CN100545946C - 具有测试数据缓冲器的非易失性存储设备及其测试方法 - Google Patents

Abstract

一种包括非易失性存储器核心的存储设备，所述非易失性存储器核心包括存储单元阵列和被配置以存储将在存储单元阵列中被编程的数据的页缓冲器。设备还包括：被配置以从外部源接收测试数据的测试数据输入缓冲器、和控制非易失性存储器核心及测试数据输入缓冲器的控制电路。控制电路被配置以把测试数据从测试数据缓冲器加载到页缓冲器，在存储单元阵列中对页缓冲器中加载的测试数据编程，并且在页缓冲器中保持测试数据，用于存储单元阵列的随后的编程。设备还可以包括测试数据输出缓冲器，被配置以接收从存储单元阵列读取的数据，控制电路可以被操作为把来自测试数据输出缓冲器的读取的数据传送给外部接受者。

Description

具有测试数据缓冲器的非易失性存储设备及其测试方法

技术领域

本发明涉及一种存储设备，更具体地说，涉及一种非易失性存储设备及其测试方法。

背景技术

由于半导体存储器的集成密度已经随着半导体制造技术的发展而增加，所以测试时间趋于增加。总体上，存储器生产过程所需要的成本增加得比测试成本少，因此在总制造成本方面，测试成本的显著性增大。

通常，为了检验正常功能，测试向量被应用于存储设备中。诸如快闪存储设备的非易失性存储设备典型地具有比其它类型的存储设备更长的数据读写时间，它与大数据量的存储能力结合，会对这样的设备导致相对长的测试时间。因此，对于非易失性存储设备，通常希望缩短测试时间。

发明内容

在本发明的某些实施例中，存储设备包括非易失性存储器核心，所述非易失性存储器核心包括存储单元阵列和被配置以存储将在存储单元阵列中被编程的数据的页缓冲器。所述设备还包括被配置以接收来自外部源的测试数据的测试数据输入缓冲器，和控制非易失性存储器核心及测试数据输入缓冲器的控制电路。控制电路被配置为把测试数据从测试数据缓冲器加载到页缓冲器，把加载到页缓冲器中的测试数据在存储单元阵列中编程，并且在页缓冲器中保持测试数据用于存储单元阵列的随后的编程。所述设备还可以包括测试数据输出缓冲器，被配置以接收从存储单元阵列读取的数据，所述控制电路可以被操作以把来自测试数据输出缓冲器的读取的数据传送给外部接受者(recipient)。

在某些实施例中，控制电路被操作为响应于编程失败，而以在页缓冲器中保持的测试数据对存储单元阵列中的存储单元重新编程。控制电路也可以被操作为，以页缓冲器中加载的测试数据对存储单元阵列的第一组存储单元编程，以测试该第一组存储单元，并且以保持的测试数据对存储单元阵列的第二组存储单元编程，以测试第二组存储单元。页缓冲器可以保持测试数据，直到页缓冲器的复位禁止功能失效。

根据本发明的其它实施例，控制电路被配置为，把各自的测试数据模式存储到测试数据输入缓冲器内。控制电路可以把多个数量的至少一个测试数据模式传送到页缓冲器，并且可以以该多个数量的至少一个测试数据模式对存储单元阵列编程。

在其它的实施例中，控制电路包括接口电路，所述接口电路被配置为从外部源接收测试数据和一个或多个控制信号。控制电路还包括被配置来存储一个或多个控制信号的控制寄存器，被配置来编程和读取非易失性存储器核心的存储器控制器，以及被配置来在接口电路、测试数据输入缓冲器、和存储器控制器之间传送测试数据的缓冲器控制器。控制电路还包括状态机电路，所述状态机电路被配置为，响应于存储在控制寄存器中的一个或多个控制信号而控制缓冲器控制器和存储器控制器。

根据本发明的某些方法实施例，提供方法以测试包括非易失性存储器核心的存储设备，所述非易失性存储器核心包括存储单元阵列和页缓冲器，所述页缓冲器被配置以存储将在存储单元阵列中编程的数据，所述存储设备还包括被配置以从外部源接收测试数据的测试数据输入缓冲器。测试数据从测试数据缓冲器加载到页缓冲器。以页缓冲器中加载的测试数据对存储单元阵列编程。被编程的测试数据被保持在页缓冲器中，并且随后以保持的测试数据对存储单元阵列编程。例如，以保持的测试数据对存储单元阵列编程的过程可以包括响应于编程失败而以保持的测试数据对存储单元阵列重新编程的过程。在其它的实施例中，以加载在页缓冲器中的测试数据对存储单元阵列编程的过程包括对第一组存储单元编程的过程，以保持的测试数据对存储单元阵列编程的过程包括对第二组存储单元编程的过程。

附图说明

图1是根据本发明的某些实施例的包括半导体存储设备的数据处理系统的框图。

图2是框图，示出了图1中所示的控制单元的构造。

图3示出了使用存储在如图2中所示的第一缓冲器中的测试数据来编程的例子。

图4是流程图，示出了根据本发明的测试操作。

具体实施方式

下面，将参照附图更全面地描述本发明，附图中示出本发明的实施例。但是，该发明可以被具体实施为不同的形式，并且不应当被解释为被这里提出的实施例所限制。而是，提供这些实施例以便该公开是彻底而完全的，并且将充分地把本发明的范围传达给本领域的技术人员。相似的数字指相似的元件。这里使用的术语“和/或”包括一个或多个有关所列项的任一和所有组合。

这里使用的术语仅仅是为了描述具体实施例的目的，并不意欲被本发明所限制。如这里所用，单数形式“一个”也包括复数形式，除非上下文另外明确指出。还要理解，当在本说明书中使用时，术语“包括”和/或“包括......的”，指存在所陈述的特征、整数、步骤、操作、元件、和/或成分，但是并不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、成分、和/或它们的群体。

应当理解当元件被称为与另一元件“连接”或“耦接”时，它能够与其它元件直接连接或耦接，或者也可以存在介入元件。相反，当元件被称为与另一元件“直接连接”或“直接耦接”时，不存在介入元件。

除非另外定义，此处所用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常所理解的意义相同的意义。还应当理解，例如通用词典中所定义的那些术语，应当被解释为具有与它们在相关领域的语言环境中的意义一致的意义，而不应当被解释为理想的或过度正式的意义，除非其中明确地定义。

在根据本发明的某些实施例的非易失性存储设备的示例性的测试方法中，测试数据存储在半导体存储设备的缓冲器内，而不是在存储单元的测试期间，每当它们被编程，均外部加载测试数据。所存储的测试数据被有选择地加载到页缓冲器。因为通过反复使用所存储的数据可以对存储单元编程，所以外部加载数据所需的时间可以被缩短。当进行编程之后，加载到页缓冲器上的数据可以被保持以减少内部缓冲器和页缓冲器之间的数据加载。

如图1中所说明的，数据处理系统包括半导体存储设备100和主机110。存储设备100是包括多个功能的电路的快闪存储设备。主机110在存储设备100中存储测试数据，并导致存储设备100处理测试数据以测试存储设备100。主机100还分析从存储设备100得到的测试结果，以确认存储设备100是否是有缺陷的。现在描述快闪存储设备的示例性构造和测试操作。

存储设备100在主机110的控制下存储数据和/或输出所存储的数据。在测试操作期间，存储设备100在主机110的控制下输出测试结果。可以使用先前存储在存储设备100中的测试数据来执行测试。

存储设备100包括快闪核心130、第一缓冲器140和第二缓冲器150、以及控制单元160。快闪核心130包括快闪存储单元阵列131和页缓冲器132。测试数据TDATA_IN、缓冲器地址、和控制信号从主机110输入。存储设备100通过控制单元160接收来自主机110的测试数据TDATA_IN，并且把接收的测试数据存储到第一缓冲器140的相应地址。经过正常数据路径向第一缓冲器140传送测试数据。

在测试开始时，待测试的快闪单元的地址和控制信号从主机110输入。作为响应，存储在第一缓冲器140内的测试数据TDATA_IN在控制单元160的控制下被加载到页缓冲器132。加载到页缓冲器132的数据被编程到待测试的快闪单元。测试数据TDATA_IN可以被编程到包括在单元阵列131中的一个或多个页，或编程到整个快闪存储单元阵列131。在测试数据TDATA_IN被编程后，控制单元160把已编程的数据作为测试结果TDATA_OUT读出，所述测试结果TDATA_OUT被存储在第二缓冲器150内。控制单元160向主机110输出存储在第二缓冲器150内的测试结果TDATA_OUT。

第一缓冲器140和第二缓冲器150可以是静态随机访问存储器(SRAM)或其它随机访问存储器。测试数据TDATA_IN存储在第一缓冲器140内，测试结果TDATA_OUT存储在第二缓冲器150内。对于典型的NAND快闪存储器，一页的数据被编程。因此，第一缓冲器140和第二缓冲器150可以有充足的容量(例如2KB)来存储至少一页的数据。但是，应当理解第一缓冲器140和第二缓冲器150的这些大小只不过是示例性的，缓冲器可以有不同的大小。

存储在第一缓冲器140内的测试数据TDATA_IN可以被排列，以使得在每一扇区(例如，512字节)内存储不同的模式。存储在第一缓冲器140中的测试数据TDATA_IN被独立加载到每一扇区(512B)的快闪存储器上。如果用于测试的所选择的扇区的总的数据大小大于页缓冲器132的总大小，则所选择的扇区的测试数据可以被反复加载，直到页缓冲器132被充满。因此，使用相对低容量的第一缓冲器140可以存储各种测试模式。

当进行编程操作时，加载到页缓冲器132上的测试数据不被复位。而是，维持加载的数据，直到输入例如页缓冲器复位禁止释放(release)命令的具体命令。结果，通过反复使用存储在页缓冲器132中的数据可以进行重复的测试，而不用从外部源向半导体设备100加载数据。

如图2所示，控制单元160的示例性实施包括：主机接口161、寄存器162、状态机163、和快闪控制器167。主机接口161作为主机110和存储设备100之间的接口。主机接口161接收测试数据TDATA_IN、缓冲器地址或快闪单元、和控制信号，并且响应于控制信号，而向主机110输出在存储设备100内进行的测试的结果。主机接口161可以具有各种构造中的任意一种。例如，主机接口161可以具有快闪存储器接口和/或NOR快闪存储器接口。

寄存器162用来存储从主机110通过主机接口161传输的地址REG_ADD和命令REG_CTL。从主机110传输的命令REG_CTL由控制信号的组合来定义。寄存器数据RAG_DATA被存储在对应于寄存器地址REG_ADD的寄存器162的区域中。寄存器数据REG_DATA包括第一缓冲器140和第二缓冲器150的地址、快闪存储器的地址、和读/写命令。

存储设备100具有正常模式和测试模式。响应于控制信号REG_CTL，状态机163产生地址B_ADD和F_ADD、控制信号B_CTL和F_CTL来控制缓冲器控制器165和快闪控制器167的控制操作。响应于从状态机163产生的地址B_ADD和控制信号B_CTL，缓冲器控制器165控制对于第一缓冲器140和第二缓冲器150的测试数据的读/写操作。响应于从状态机163产生的地址F_ADD和控制信号F_CTL，快闪控制器167控制对于存储器核心130的测试数据的读/写操作。

缓冲器控制器165响应于地址B_ADD和控制信号B_CTL而存储测试数据TDATA_IN，其在进行测试前从状态机163输入。如果存储设备100处在测试模式，则缓冲器控制器165响应于从状态机163输入的地址B_ADD和控制信号B_CTL，读出存储在第一缓冲器140的特定扇区内的测试数据TDATA_IN。缓冲器控制器165向快闪控制器167输出所读出的测试数据TDATA_IN。

快闪控制器167响应于从状态机163输入的地址F_ADD和控制信号F_CTL，而把测试数据TDATA_IN编程到快闪核心130中。编程完成后，快闪控制器167从快闪核心130中读出编程的结果TDATA_OUT，并且把编程的结果TDATA_OUT传输给缓冲器控制器165。

图3图示了使用存储在如图2所示的第一缓冲器140中的测试数据TDATA_IN来编程的例子。在图3中，说明了快闪存储器的单元阵列131中的一个块(例如，1024个块或者2048个块)。块包括多个页1311，1312，...，131m和131n，每页都担当数据写/读操作的基本单位，并且每页都有多个扇区。

图3图示了一页被分为4个扇区的例子。在图示的快闪存储器中，页大小为2K+64字节，扇区大小为512+16字节。每一扇区有称作快闪扇区地址(FSA)的地址。例如，第一缓冲器扇区的地址是“00”，以“BSA＝00”表示；第二缓冲器扇区的地址是“01”，以“BSA＝01”表示；第三缓冲器扇区的地址是“10”，以“BSA＝10”表示；第四缓冲器扇区的地址是“11”，以“BSA＝11”表示。

在第一缓冲器140内，不同的测试数据模式，模式A、模式B、模式C和模式D存储在各自的扇区中。测试数据模式的模式A、模式B、模式C和模式D中的每一个被独立加载到每一扇区的页缓冲器132上。例如，如图3中所示，如果存储在第三缓冲器扇区中的C-模式测试数据将被编程到第m页131m中，则它首先被加载到页缓冲器132上。当存储在所选择的缓冲器扇区的数据的总大小小于页缓冲器132的总大小时，所选择的扇区的测试数据被反复加载，直到页缓冲器132被充满。在这种情况下，可以同时选择一个或多个扇区，并且通过使用包括在所选择的扇区中的测试数据的组合，可以设置各种测试模式。

第一缓冲器140和各个页通过使用存储在寄存器162中的地址数据来寻址。加载到页缓冲器132上的测试数据用来对包括在单元阵列131中的页编程，或者连续对多个页编程。例如，如果加载到页缓冲器132上的数据被用来对多个页编程，则当执行编程操作时，测试数据不从第一缓冲器140加载，而是使用加载到页缓冲器132上的存在的数据。快闪控制器167使得存储在页缓冲器132上的测试数据在编程操作执行之后不被复位。结果，第一缓冲器140和页缓冲器132之间的复制数据加载可以被忽略，以缩短测试时间。取决于测试数据是否将被重新使用，而执行对于页缓冲器132的这样的复位禁止设置功能。

页缓冲器132的数据复位禁止设置和释放功能可以由页缓冲器132的双重锁存器(未示出)来提供。例如，第一页缓冲器132可以包括用来存储从第一缓冲器140加载的数据的第一锁存器、和用来内部转储(dump)以存储在第一锁存器中存储的数据的第二锁存器。如果从第一缓冲器140加载测试数据，则从第一缓冲器140到第一锁存器的数据加载被禁止。第一锁存器保持加载的数据，直到加载禁止功能被释放，并且新数据从第一缓冲器140被加载。加载到第一锁存器中的数据被转储到第二锁存器。

第二锁存器担当存储数据的任务，所述数据被编程到单元阵列。在验证编程的数据后，第二锁存器转储存储在第一锁存器中的数据。结果，甚至在被编程以后，加载到页缓冲器132上的数据也被维持。通过使用第一和第二锁存器之间的这样的内部数据传送，存储在页缓冲器内的数据被维持，直到关于页缓冲器132的数据复位禁止失效。上述关于页缓冲器132的配置仅仅是示例性的，并且在本发明的范围内可以改变。

图4是流程图，示出了根据本发明的某些实施例的示例性的测试操作。在先于测试的某时候，测试数据TDATA_IN被存储在存储设备100的第一缓冲器140中(S1000)。第一缓冲器140可以是诸如SRAM的随机访问存储器。代替在测试期间从外部源接收测试数据，预先存储在第一缓冲器140中的测试数据TDATA_IN被内部加载，以执行编程。因此，可以缩短允许存储设备100从主机110接收数据所需要的外部接口时间。

关于每个扇区单元(例如，512字节)的包括不同模式的测试数据被存储在第一缓冲器140内。存储在第一缓冲器140内的对应于扇区的测试数据被加载到页缓冲器132上(S1100)。在测试数据被加载到页缓冲器132上后，页缓冲器复位禁止功能生效(S1200)。页缓冲器复位禁止功能防止存储在页缓冲器132中的数据在编程后被复位。由于页缓冲器复位禁止功能，曾经加载的数据可以被重复使用，而不用在页缓冲器132上重新加载数据。因此，第一缓冲器140和页缓冲器132之间的内部数据加载时间可以被缩短。

存储在页缓冲器132中的测试数据被编程到单元阵列131。此后，验证编程(S1400)。执行验证操作后，存储在页缓冲器132中的数据可以被复位为“1”或“0”值。但是，如上所述，因为页缓冲器132可以包括两个锁存器，所以存储在第一锁存器中的测试数据可以被内部转储到第二锁存器，即使第二锁存器通过验证操作复位。结果，加载到页缓冲器132的数据可以被保持。

如果在S1400编程失败，则重新进行编程(S1300)。因为在步骤S1100加载的数据没有被复位就被存储在页缓冲器132中，所以不从第一缓冲器140重新加载测试数据而使用加载到页缓冲器132上的数据。如果编程成功，编程到单元阵列131的结果被读出为测试结果TDATA_OUT(S1500)。读出的测试结果被存储在第二缓冲器150中(S1600)。与第一缓冲器140相似，第二缓冲器150可以是SRAM。

存储在第二缓冲器150中的测试结果TDATA_OUT被输出到外部主机110(S1700)。无论何时页被编程，测试结果TDATA_OUT可以输出到主机110。或者，对于多个页的测试结果可以通过主机110的命令而一起输出。其中输出测试结果TDATA_OUT的方式随第二缓冲器150的容量和与主机110的接口而改变。输出测试结果TDATA_OUT后，加载到页缓冲器132上的测试数据被用来确认是否将通过该数据进行另一测试(S1800)。

如果在步骤S1800使用加载到页缓冲器132上的测试数据而进行测试，则该规程进行到步骤S1300，其中加载到页缓冲器132上的测试数据被用来进行测试，而不把测试数据重新加载到页缓冲器132上。

如果在步骤S1800没有使用加载到页缓冲器132上的测试数据来进行测试，则页缓冲器复位禁止被释放(S1900)。此后，确认测试是否完成(S2000)。如果测试没有完成，则规程返回步骤S1100，其中存储在第一缓冲器140中的另一测试数据模式被选择，并且所选择的测试数据被加载到页缓冲器132上。此后，对该模式重复步骤1200到2000。如果在步骤S2000完成测试，则规程结束。

在根据本发明的某些实施例的测试操作中，替代当存储单元被编程时从外部加载测试数据，测试数据被预先存储在半导体存储设备的缓冲器内。预先加载的测试数据被选择性地使用，以对存储单元编程。结果，测试数据的加载时间被缩短，以提高测试效率。

虽然本发明已经参照其优选的实施例被描述，但是应当理解本发明不局限于其细节。在前述描述中已经建议各种置换和修改，并且对本领域普通技术人员来说，也可以有其它改动。但是，所有这样的置换和修改都意指被包括在如所附权利要求中所定义的发明范围内。

相关申请

本申请要求的优先权为2004年9月8日向韩国知识产权局提交的韩国专利申请No.2004-71797，其内容通过参考而被完整包括于此。

Claims (15)

1.一种存储设备，包括：

非易失性存储器核心，包括存储单元阵列和页缓冲器，所述页缓冲器被配置以存储将在存储单元阵列中被编程的数据；

测试数据输入缓冲器，被配置以接收来自外部源的测试数据；以及

控制电路，控制非易失性存储器核心及测试数据输入缓冲器，所述控制电路被配置为：把测试数据从测试数据输入缓冲器加载到页缓冲器，在存储单元阵列中对页缓冲器中加载的测试数据编程，并且在页存储器中保持测试数据，用于存储单元阵列的随后的编程。

2.根据权利要求1的设备，其中所述控制电路被操作为：响应于编程失败，通过页缓冲器内保持的测试数据对存储单元阵列中的存储单元重新编程。

3.根据权利要求1的设备，其中所述控制电路被操作为：通过页缓冲器中加载的测试数据对存储单元阵列的第一组存储单元编程，以测试第一组存储单元；并且其中，所述控制电路还被操作为：通过保持的测试数据对存储单元阵列的第二组存储单元编程，以测试第二组存储单元。

4.根据权利要求1的设备，其中所述页缓冲器保持测试数据，直到页缓冲器的复位禁止功能失效。

5.根据权利要求1的设备，其中所述控制电路被配置为：在测试数据输入缓冲器内存储各自的测试数据模式，把多个数量的至少一个测试数据模式传送到页缓冲器，并且通过该多个数量的至少一个测试数据模式对存储单元阵列编程。

6.根据权利要求1的设备，其中所述控制电路包括：

接口电路，被配置以从外部源接收测试数据和一个或多个控制信号；

控制寄存器，被配置来存储一个或多个控制信号；

存储器控制器，被配置来编程和读取非易失性存储器核心；

缓冲器控制器，被配置来在接口电路、测试数据输入缓冲器、和存储器控制器之间传送测试数据；以及

状态机电路，被配置以响应于存储在控制寄存器中的一个或多个控制信号而控制缓冲器控制器和存储器控制器。

7.根据权利要求1的设备，还包括测试数据输出缓冲器，被配置以接收从存储单元阵列读取的数据，并且其中所述控制电路还被操作为，把来自测试数据输出缓冲器的读取的数据传送到外部接受者。

8.根据权利要求7的设备，其中所述测试数据输出缓冲器包括随机访问存储器。

9.根据权利要求1的设备，其中所述测试数据输入缓冲器包括随机访问存储器。

10.一种测试存储设备的方法，所述存储设备包括非易失性存储器核心，所述非易失性存储器核心包括存储单元阵列和页缓冲器，所述页缓冲器被配置以存储将在存储单元阵列中被编程的数据，所述存储设备还包括测试数据输入缓冲器，被配置以从外部源接收测试数据，所述方法包括：

把测试数据从测试数据缓冲器加载到页缓冲器；

通过页缓冲器中加载的测试数据对存储单元阵列编程；

把编程的测试数据保持在页缓冲器；并且随后

通过保持的测试数据对存储单元阵列编程。

11.根据权利要求10的方法，其中通过保持的测试数据对存储单元阵列编程的过程包括：响应于编程失败，通过保持的测试数据对存储单元阵列重新编程。

12.根据权利要求10的方法，其中通过页缓冲器中加载的测试数据对存储单元阵列编程的过程包括对第一组存储单元编程，并且其中通过保持的测试数据对存储单元阵列编程的过程包括对第二组存储单元编程。

13.根据权利要求10的方法，其中在页缓冲器中保持编程的测试数据的过程包括：保持编程的测试数据，直到页缓冲器的复位禁止功能被释放。

14.根据权利要求10的方法，其中在把测试数据从测试数据缓冲器加载到页缓冲器之前，在测试数据输入缓冲器中存储各自的测试数据模式，其中测试数据从测试数据缓冲器加载到页缓冲器的过程包括把多个数量的至少一个测试数据模式传送到页缓冲器，并且其中通过页缓冲器中加载的测试数据对存储单元阵列编程的过程包括通过该多个数量的至少一个测试数据模式对存储单元阵列编程。

15.根据权利要求10的方法，还包括在测试数据输出缓冲器中存储从存储单元阵列读取的数据，以及把所存储的数据从测试数据输出缓冲器向外部接受者传送。

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