CN115547379A - 存储器电路系统和用于形成存储器电路系统的方法 - Google Patents

存储器电路系统和用于形成存储器电路系统的方法 Download PDF

Info

Publication number
CN115547379A
CN115547379A CN202210156672.6A CN202210156672A CN115547379A CN 115547379 A CN115547379 A CN 115547379A CN 202210156672 A CN202210156672 A CN 202210156672A CN 115547379 A CN115547379 A CN 115547379A
Authority
CN
China
Prior art keywords
source
individually
electrically coupled
directly
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210156672.6A
Other languages
English (en)
Inventor
杨广军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN115547379A publication Critical patent/CN115547379A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请涉及存储器电路系统和用于形成存储器电路系统的方法。一种用于形成存储器电路系统的方法包括形成晶体管，所述晶体管个别地包括一个源极/漏极区和另一源极/漏极区。沟道区在所述一个源极/漏极区与所述另一源极/漏极区之间。导电栅极以操作方式接近所述沟道区。形成个别地直接电耦合到所述另一源极/漏极区的导电通孔。形成直接耦合到所述一个源极/漏极区的导体材料。在一个方向上使所述导体材料图案化以形成所述导体材料的水平线，所述水平线在紧邻的水平导体材料线之间具有水平沟槽。以自对准方式，形成个别地在所述紧邻导体材料线之间的所述沟槽中的个别者中的数字线。

Description

存储器电路系统和用于形成存储器电路系统的方法
技术领域
本文中所公开的实施例涉及存储器电路系统和用于形成存储器电路系统的方法。
背景技术
存储器是一种类型集成电路系统且在计算机系统中用于存储数据。存储器可在个别存储器单元的一或多个阵列中制造。可使用数字线(其也可称为位线、数据线或感测线)和存取线(其也可称为字线)对存储器单元进行写入或从中进行读取。数字线可沿着阵列的列以导电方式互连存储器单元，且存取线可沿着阵列的行以导电方式互连存储器单元。每一存储器单元可通过数字线与存取线的组合唯一地寻址。
存储器单元可以是易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两个以上水平或状态的信息。
电容器是可用在存储器单元中的一种类型的电子组件。电容器具有通过电绝缘材料分隔开的两个电导体。作为电场的能量可以静电方式存储在这种材料内。取决于绝缘体材料的组成物，所存储的场将为易失性的或非易失性的。举例来说，仅包含SiO2的电容器绝缘体材料将为易失性的。一种类型的非易失性电容器是具有铁电材料作为绝缘材料的至少部分的铁电电容器。铁电材料的特征在于具有两个稳定极化状态且由此可包括电容器和/或存储器单元的可编程材料。铁电材料的极化状态可通过施加合适的编程电压来改变，且在去除编程电压之后保持(至少持续一段时间)。每个极化状态具有彼此不同的电荷存储电容，所述电荷存储电容理想地可用于对存储器状态进行写入(即，存储)和读取而不逆转极化状态直到期望逆转此类极化状态为止。不太期望地，在具有铁电电容器的某一存储器中，读取存储器状态的行为可以逆转极化。因此，在确定极化状态之后，对存储器单元进行重新写入以紧接在极化状态的确定之后，将存储器单元置于预读取状态中。无论如何，由于形成电容器的部分的铁电材料的双稳态特性，因此并入有铁电电容器的存储器单元理想地为非易失性的。其它可编程材料可被用作电容器绝缘体以使电容器为非易失性的。
场效应晶体管是可用在存储器单元中的另一类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极去除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。无论如何，栅极绝缘体可为可编程的，例如为铁电的。
发明内容
本公开的方面提供一种存储器电路系统，其包括：衬底，其包括晶体管，所述晶体管个别地包括：一对源极/漏极区；沟道区，其在一对源极/漏极区之间；以及导电栅极，其以操作方式接近沟道区；导体通孔，其个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的一个，导体通孔在竖直横截面中个别地包含具有从顶部到底部横向向外变锥形的两个侧壁的竖直部分；导电通孔，其个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的另一个；数字线，其沿着多个晶体管的线个别地直接电耦合到多个导电通孔；以及存储元件，其直接电耦合到导体通孔中的个别者。
本公开的另一方面提供一种存储器电路系统，其包括：衬底，其包括晶体管，所述晶体管个别地包括：一对源极/漏极区；沟道区，其在一对源极/漏极区之间；以及导电栅极，其以操作方式接近沟道区；导体通孔，其个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的一个；导电通孔，其个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的另一个；数字线，其沿着多个晶体管的线个别地直接电耦合到多个导电通孔，数字线在竖直横截面中个别地具有从顶部到底部横向向外变锥形两个侧壁；以及存储元件，其直接电耦合到导体通孔中的个别者。
本公开的另一方面提供一种存储器电路系统，其包括：衬底，其包括晶体管，所述晶体管个别地包括：一对源极/漏极区；沟道区，其在一对源极/漏极区之间；以及导电栅极，其以操作方式接近沟道区；导体通孔，其个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的一个；导电通孔，其个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的另一个；数字线，其沿着多个晶体管的线个别地直接电耦合到多个导电通孔；导体通孔个别地包括：下部导电掺杂的半导电材料，其直接电耦合到一个源极/漏极区；以及上部金属材料，其在下部导电掺杂的半导电材料正上方且直接电耦合到下部导电掺杂的半导电材料，所述上部金属材料覆盖下部导电掺杂的半导电材料的所有顶部表面；以及存储元件，其直接电耦合到导体通孔中的个别者的上部金属材料。
本公开的另一方面提供一种存储器电路系统，其包括：衬底，其包括晶体管，所述晶体管个别地包括：一对源极/漏极区；沟道区，其在一对源极/漏极区之间；以及导电栅极，其以操作方式接近沟道区；导体通孔，其个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的一个，导体通孔在竖直横截面中个别地包含具有从顶部到底部横向向外变锥形的两个侧壁的竖直部分；导电通孔，其个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的另一个；数字线，其沿着多个晶体管的线个别地直接电耦合到多个导电通孔，数字线在竖直横截面中个别地具有从顶部到底部横向向外变锥形两个侧壁；导体通孔个别地包括：下部导电掺杂的半导电材料，其直接电耦合到一个源极/漏极区；以及上部金属材料，其在下部导电掺杂的半导电材料正上方且直接电耦合到下部导电掺杂的半导电材料，所述上部金属材料覆盖下部导电掺杂的半导电材料的所有顶部表面；以及存储元件，其直接电耦合到导体通孔中的个别者。
本公开的另一方面提供一种存储器电路系统，其包括：衬底，其包括晶体管，所述晶体管个别地包括：一对源极/漏极区；沟道区，其在一对源极/漏极区之间；以及导电栅极，其以操作方式接近沟道区；导体通孔，其个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的一个；导电通孔，其个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的另一个；数字线，其沿着多个晶体管的线个别地直接电耦合到多个导电通孔；存储元件，其直接电耦合到导体通孔中的个别者；且所述导体通孔个别地包括在字线中的一个正下方的部分。
本公开的另一方面提供一种用于形成存储器电路系统的方法，其包括：形成晶体管，其个别地包括：一个源极/漏极区和另一源极/漏极区；沟道区，其在一个源极/漏极区与另一源极/漏极区之间；以及导电栅极，其以操作方式接近沟道区；形成个别地直接电耦合到另一源极/漏极的导电通孔；形成直接耦合到一个源极/漏极区的导体材料；在一个方向上使导体材料图案化以形成导体材料的水平线，所述水平线在紧邻的水平导体材料线之间具有水平沟槽；以自对准方式，形成个别地在紧邻的导体材料线之间的沟槽中的个别者中的数字线；在形成数字线之后，在与一个方向水平成角度的另一方向上使导体材料图案化以形成个别地直接电耦合到一个源极/漏极区的导体通孔；以及形成个别地直接电耦合到导体通孔中的个别者的多个存储元件。
附图说明
图1到7为根据本发明的一些实施例的DRAM构造的一部分的图解横截面图。
图8为根据本发明的一些实施例的DRAM构造的一部分的图解横截面图。
图9到17为根据本发明的一些实施例的在形成图1到7的构造的过程中，针对图1到7的构造的前置构造的图解序列截面图。
具体实施方式
本发明的实施例涵盖存储器电路系统(诸如DRAM)和用于形成存储器电路系统(诸如DRAM)的方法。参考图1到7描述包括DRAM构造的第一实例实施例，图1到7展示包括已相对于基底衬底11制造的阵列或阵列区域10的衬底构造8的实例片段。衬底构造11可包括导电/导体/传导、半导电/半导体/半传导以及绝缘/绝缘体/隔绝(即，在本文中电气地)材料中的任何一个或多个。各种材料在基底衬底11上方。材料可在图1到7描绘的材料的旁边、竖向内侧或竖向外侧。举例来说，集成电路的其它部分制造或完全制造的组件可设置在基底衬底11上方、周围或内部某处。还可制造用于操作存储器阵列内的组件的控制电路和/或其它外围电路，且所述电路可或可不完全或部分地在存储器阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。如在本文件中所使用，“子阵列”也可视为阵列。
基底衬底11包括半导电材料12(例如，适当地且不同地掺杂的单晶和/或多晶硅、Ge、SiGe、GaAs，和/或其它现有或未来研发的半导电材料)、沟槽隔离区14(例如，氮化硅和/或二氧化硅)，以及包括合适地且不同地掺杂的半导电材料12的有源区域区16。在一个实施例中，构造8包括存储器单元75(图5和7，且为了在这些图式中清楚起见，具有图5中展示的仅四个轮廓75和图7中的仅两个轮廓75)，例如DRAM存储器单元，其个别地包括场效应晶体管装置25(图3)和存储元件(例如电容器85；图1和7)。然而，本发明的实施例涵盖独立于是否含有存储器单元的其它存储器单元和集成电路的其它构造。
实例晶体管装置25个别地包括一对源极/漏极区、在所述一对源极/漏极区之间的沟道区、以操作方式接近沟道区的导电栅极，以及在导电栅极与沟道区之间的栅极绝缘体。装置25展示为凹陷的存取装置，其中实例构造8展示这些凹陷的存取装置在这类装置的个别对中分组。个别凹陷的存取装置25包含埋式存取线构造18，例如，所述埋式存取线构造在半导电材料12中的沟槽19内。构造18包括充当个别装置25的导电栅极的导电栅极材料22(例如，导电掺杂的半导体材料和/或金属材料，包含例如元素W、Ru和/或Mo)。栅极绝缘体20(例如，二氧化硅和/或氮化硅)在导电栅极材料22与半导电材料12之间沿着个别沟槽19的侧壁21和基底23。绝缘体材料37(例如，二氧化硅和/或氮化硅)在材料20和22上方的沟槽19内。个别装置25包括在个别沟槽19的相对侧上的在半导电材料12的上部部分中的一对源极/漏极区24、26(例如，区24、26从存取线构造18横向地向外且高于所述存取线构造18)。源极/漏极区24、26中的每一个具有其至少一个部分，在所述至少一个部分中具有导电性增大的掺杂剂，所述掺杂剂是相应源极/漏极区24、26内的最大浓度的这类导电性增大的掺杂剂，例如以使得此部分是导电的(例如，具有至少1019原子/cm3的最大掺杂剂浓度)。因此，所有的或仅一部分的每一源极/漏极区24、26可具有这类最大浓度的导电性增大的掺杂剂。源极/漏极区24和/或26可包含其它掺杂区(未展示)，例如卤素区、LDD区等。
在一对凹陷的存取装置25的个别者中的一对源极/漏极区的源极/漏极区中的一个(例如区26)横向地在导电栅极材料22之间且由一对装置25共享。一对源极/漏极区的其它源极/漏极区(例如区24)不由一对装置25共享。因此，在实例实施例中，每一有源区域区16包括两个装置25(例如，一对装置25)，其中每一装置共享中央源极/漏极区26。
实例沟道区27(图1、3、6和7)在半导电材料12中沿着沟槽侧壁21(图6和7)在一对源极/漏极区24、26下方且围绕沟槽基底23。沟道区27可为未掺杂的或可合适地掺杂有导电性增大的掺杂剂，所述导电性增大的掺杂剂很可能是与源极/漏极区24、26中相反的导电性类型的掺杂剂，且例如在沟道中具有不超过1x1017原子/cm3的最大浓度。当合适的电压被施加到存取线构造18的栅极材料22时，导电沟道在沟道区27内接近栅极绝缘体20形成(例如，沿着沟道电流流动管线/路径29[图7])，使得电流能够在个别有源区域区16内在存取线构造18下在一对源极/漏极区24与26之间流动。以图解方式展示了点刻法以指示主要导电性修改的掺杂剂浓度(无论类型如何)，其中较稠密点刻法指示较大掺杂剂浓度且较轻点刻法指示较低掺杂剂浓度。导电性修改的掺杂剂可以在且将很可能在如所展示的材料12的其它部分中。为方便起见在材料12中仅展示了两个不同的点刻法密度，且可以使用额外的掺杂剂浓度，并且在任何区中不需要恒定掺杂剂浓度。
导体通孔36(例如，包括导电/导体材料32和60)个别地直接电耦合到一对源极/漏极区中的源极/漏极区(例如，24)中的一个。存储元件85中的一个直接电耦合到个别导体通孔36(例如，在其顶部)。在一个实施例中，竖直横截面(例如，图1的横截面)中的导体通孔36个别地包含具有从顶部到底部横向向外变锥形的两个侧壁52、53的竖直部分51。在一个这类实施例中且如所展示，在竖直横截面中，竖直部分51少于所有相应导体通孔36。在一个这类实施例中，竖直部分51可视为一个竖直部分，其中导体通孔36在竖直横截面中个别地包含在一个竖直部分51下方的另一竖直部分54。另一部分54具有从顶部到底部横向向外变锥形的一个侧壁55，和从顶部到底部不横向向外变锥形的另一侧壁57。在一个实施例中，另一侧壁57为竖直的。在一个实施例中，导体通孔36个别地包括直接电耦合到(在实施例中直接抵靠)一个源极/漏极区24的下部导电掺杂的半导电材料32(例如，导电掺杂的多晶硅)。导体材料60包括上部金属材料60，其在下部导电掺杂的半导电材料32正上方且直接电耦合到(在一个实施例中直接抵靠)下部导电掺杂的半导电材料32。在一个实施例中，上部金属材料60覆盖下部导电掺杂的半导电材料32的所有顶部表面61。在一个实施例中，竖直部分51为上部金属材料60。在一个实施例中，上部金属材料60横向向外延伸超出竖直横截面(例如，图1的横截面)中的下部导电材料32的顶部表面61的至少一侧64(仅展示一侧64)。
导电通孔33个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的另一个(例如，26)。数字线39沿着多个晶体管25的线个别地直接电耦合到多个导电通孔33。导电通孔33可具有与导线39的组成相同或不同的组成。在一个实施例中，竖直横截面(例如，图1的横截面)中的数字线39个别地具有从顶部到底部横向向内变锥形的两个侧壁62、63。
实例绝缘材料38(例如，氮化硅和/或二氧化硅)在实例描绘的导电材料的周围、上方和/或下方。实例材料48(例如，氮化硅和/或二氧化硅)在数字线39和绝缘材料38下方，在纵向相邻的导电通孔33之间(图1、6、7)。
如本文中关于其它实施例展示及/或描述的任何其它属性或方面可用于参考上文实施例展示和描述的实施例中。
图8展示实例替代构造8a。在适当时使用上文所描述实施例的相同标号，其中用后缀“a”或用不同标号指示一些构造差异。构造8a的导体通孔36a个别地包括直接在数字线39中的一个下方的部分90(例如，材料32的部分)。可使用如本文中关于其它实施例所展示和/或描述的任何其它属性或方面。
本发明的实施例涵盖用于形成存储器电路系统的方法。本发明的实施例涵盖独立于制造方法的存储器阵列。然而，这类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。同样地，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的属性中的任一个。参考9到17描述这类方法实施例的实例，其中对针对由图1到7展示的构造的前置构造使用相同标号。在一个实施例中，一种用于形成存储器电路的方法包括形成晶体管(例如，25)，其个别地包括一个源极/漏极区(例如，24)和另一源极/漏极区(例如，26)。沟道区(例如，27)在一个源极/漏极区与另一源极/漏极区之间。导电栅极(例如，材料22)以操作方式接近沟道。
参考图9，这类横截面对应于图1的横截面，且其中已形成导电通孔33且个别地直接电耦合到另一源极/漏极区26。
参考图10，已形成导体材料60且(例如，通过材料32)直接耦合到一个源极/漏极区24。
参看图11和12，已在导体材料60上方形成可选牺牲材料83，且接着在一个方向(例如，方向D1)上使所述导体材料60图案化以形成导体材料60的水平线80，且所述水平线80在紧邻的水平导体材料线80之间具有水平沟槽82。
以自对准方式，形成个别地在导体材料线的紧邻水平线之间的沟槽中的个别者中的数字线。如此操作的这类方式的一个实例展示在图13和14中。这展示填充且接着回蚀沟槽82中的绝缘材料38以具有对应于数字线39的底部的顶部，如图1中所展示。此后，作为内衬的绝缘材料38已沉积到沟槽24中，且接着以间隔物类的方式各向异性地刻蚀，以大体上从水平表面上方移除这类材料。接着，数字线39的导电材料已沉积到沟槽82的剩余体积中，随后回蚀这类导电材料以形成如所展示的数字线39。图15展示绝缘材料38在数字线39顶上的后续沉积和平坦化背面。
在形成导线39之后，且参考图16和17，在与一个方向D1水平成角(例如，呈90°)的另一方向(例如，D2)上使导体材料60图案化，以形成个别地直接电耦合到一个源极/漏极区24的导体通孔36。最终形成多个存储元件(例如，图1中的85)且个别地直接电耦合到个别导体通孔36。
在一个实施例中，形成的存储器电路系统包括DRAM。在一个实施例中，竖直横截面(例如，图1的横截面)中的导体通孔36个别地包含具有从顶部到底部横向向外变锥形的两个侧壁52、53的竖直部分51。在一个实施例中，竖直横截面(例如，图1的横截面)中的数字线39个别地具有从顶部到底部横向向内变锥形的两个侧壁62、63。
在一个实施例中，导体通孔36个别地包括直接电耦合到(在实施例中直接抵靠)一个源极/漏极区24的下部导电掺杂的半导电材料32(例如，导电掺杂的多晶硅)。上部金属材料60在下部导电掺杂的半导电材料32正上方且直接电耦合到下部导电掺杂的半导电材料32。在一个实施例中，上部金属材料60覆盖下部导电掺杂的半导电材料32的所有顶部表面61。
在一个实施例中，导体通孔(例如，36a)个别地包括在数字线39中的一个正下方的部分(例如，90)(图8)。
可使用如本文中关于其它实施例所展示和/或描述的任何其它属性或方面。
上述处理或构造可被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的这类组件的控制和/或其它外围电路作为最终构造的部分也可形成于任何位置，并且在一些实施例中可以在阵列下面(例如，阵列下方的CMOS)。无论如何，一或多个额外这类堆叠/叠组可提供或制造于在图中所展示或上文所描述的堆叠/叠组上方及/或下方。此外，组件的阵列在不同堆叠/叠组中可相对彼此相同或不同，且不同堆叠/叠组可相对彼此具有相同的厚度或不同厚度。居间结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路和/或介电层)。此外，不同堆叠/叠组可相对于彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或者两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、运输工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
本文件中，除非另有指示，否则“竖向”、“较高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在…下”、“在…下方”、“向上”和“向下”通常参考竖直方向。“水平”指代沿着主衬底表面且可相对于在制造期间处理的衬底的大体方向(即，在10度内)，且竖直是大体与其正交的方向。提及“恰好水平”是指沿着主衬底表面(即，与所述表面不形成度数)且在制造期间处理衬底可参照的方向。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，关于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“直接在…上方”、“直接在…下方”和“直接在…下面”要求两个所陈述区/材料/组件相对彼此的至少一些横向重叠(即，水平地)。另外，使用前面没有“直接”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“直接”的“下方”和“下面”仅要求在另一所陈述区域/材料/部件下方的所陈述区域/材料/部件的某一部分在另一所陈述区域/材料/部件的竖向内侧(即，与两个所陈述区域/材料/部件是否存在任何橫向重叠无关)。
本文中所描述的材料、区和结构中的任一个可为均匀的或非均匀的，且无论如何在其所覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多种实例组合物时，所述材料可包括此一或多种组合物、主要由此一或多种组合物组成或由此一或多种组合物组成。此外，除非另行陈述，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本上恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且此类材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在所述材料或区不均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并不均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文档中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“直接”的“上方”、“在…上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述的材料、区或结构相对彼此无物理触摸接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有介入的电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
此文件中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已或可沿着所述“行”和“列”形成。“行”及“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此笔直和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行及列可相对彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一个的组成可为金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金和任何一或多种导电金属化合物中的任一种或组合。
本文中，关于刻蚀(etch)、刻蚀(etching)、移除(removing)、移除(removal)、沉积、形成(forming)和/或形成(formation)的“选择性”的任何使用是一种所陈述材料以按体积计至少2:1的速率相对于所作用的另一所陈述材料进行的这一动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
本文中，“自对准(self-aligned/self-aligning)”意指一种技术，其中通过将材料沉积在先前形成的结构的侧壁上来界定随后形成的结构的至少一个侧表面，从而不需要对随后形成的结构的侧表面进行后续光刻或其它处理。
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
结论
在一些实施例中，存储器电路系统包括衬底，所述衬底包括个别地包括一对源极/漏极区的晶体管。沟道区在一对源极/漏极区之间。导电栅极以操作方式接近沟道区。导体通孔个别地直接电耦合到一对源极/汲极区中的源极/漏极区中的一个。导体通孔在竖直横截面中个别地包含具有从顶部到底部横向向外变锥形的两个侧壁的垂直部分。导电通孔个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的另一个。数字线沿着多个晶体管的线个别地直接电耦合到多个导电通孔。存储元件直接电耦合到导体通孔中的个别者。
在一些实施例中，存储器电路系统包括衬底，所述衬底包括个别地包括一对源极/漏极区的晶体管。沟道区在一对源极/漏极区之间。导电栅极以操作方式接近沟道区。导体通孔个别地直接电耦合到一对源极/汲极区中的源极/漏极区中的一个。导电通孔个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的另一个。数字线沿着多个晶体管的线个别地直接电耦合到多个导电通孔。数字线在竖直横截面中个别地具有从顶部到底部横向内向变锥形的两个侧壁。存储元件直接电耦合到导体通孔中的个别者。
在一些实施例中，存储器电路系统包括衬底，所述衬底包括个别地包括一对源极/漏极区的晶体管。沟道区在一对源极/漏极区之间。导电栅极以操作方式接近沟道区。导体通孔个别地直接电耦合到一对源极/汲极区中的源极/漏极区中的一个。导电通孔个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的另一个。数字线沿着多个晶体管的线个别地直接电耦合到多个导电通孔。导体通孔个别地包括直接电耦合到一个源极/漏极区的下部导电掺杂的半导电材料。上部金属材料在下部导电掺杂的半导电材料正上方且直接电耦合到下部导电掺杂的半导电材料。上部金属材料覆盖下部导电掺杂的半导电材料的所有顶部表面。存储元件直接电耦合到导体通孔中的个别者的上部金属材料。
在一些实施例中，存储器电路系统包括衬底，所述衬底包括个别地包括一对源极/漏极区的晶体管。沟道区在一对源极/漏极区之间。导电栅极以操作方式接近沟道区。导体通孔个别地直接电耦合到一对源极/汲极区中的源极/漏极区中的一个。导体通孔在竖直横截面中个别地包含具有从顶部到底部横向向外变锥形的两个侧壁的垂直部分。导电通孔个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的另一个。数字线沿着多个晶体管的线个别地直接电耦合到多个导电通孔。数字线在竖直横截面中个别地具有从顶部到底部横向内向变锥形的两个侧壁。导体通孔个别地包括直接电耦合到一个源极/漏极区的下部导电掺杂的半导电材料。上部金属材料在下部导电掺杂的半导电材料正上方且直接电耦合到下部导电掺杂的半导电材料。上部金属材料覆盖下部导电掺杂的半导电材料的所有顶部表面。存储元件直接电耦合到导体通孔中的个别者。
在一些实施例中，存储器电路系统包括衬底，所述衬底包括个别地包括一对源极/漏极区的晶体管。沟道区在一对源极/漏极区之间。导电栅极以操作方式接近沟道区。导体通孔个别地直接电耦合到一对源极/汲极区中的源极/漏极区中的一个。导电通孔个别地直接电耦合到一对源极/漏极区中的源极/漏极区中的另一个。数字线沿着多个晶体管的线个别地直接电耦合到多个导电通孔。存储元件直接电耦合到导体通孔中的个别者。导体通孔个别地包括在所述数字线中的一个正下方的部分。
在一些实施例中，用于形成存储器电路系统的方法包括形成个别地包括一个源极/漏极区和另一源/漏极区的晶体管。沟道区在一个源极/漏极区与另一源极/漏极区之间。导电栅极以操作方式接近沟道区。形成个别地直接电耦合到所述另一源极/漏极区的导电通孔。形成直接耦合到一个源极/漏极区的导体材料。在一个方向上使导体材料图案化以形成导体材料的水平线，所述水平线在紧邻的水平导体材料线之间具有水平沟槽。以自对准方式，形成数字线，其个别地在紧邻导体材料线之间的沟槽中的个别者中。在形成数字线之后，在与一个方向水平成角度的另一方向上使导体材料图案化以形成个别地直接电耦合到一个源极/漏极区的导体通孔。形成个别地直接电耦合到导体通孔中的个别者的多个存储元件。
根据规定，已就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所示出和描述的特定部件，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (35)

1.一种存储器电路系统，其包括：
衬底，其包括晶体管，所述晶体管个别地包括：
一对源极/漏极区；
沟道区，其在所述一对源极/漏极区之间；以及
导电栅极，其以操作方式接近所述沟道区；
导体通孔，其个别地直接电耦合到所述一对源极/漏极区中的所述源极/漏极区中的一个，所述导体通孔在竖直横截面中个别地包含具有从顶部到底部横向向外变锥形的两个侧壁的竖直部分；
导电通孔，其个别地直接电耦合到所述一对源极/漏极区中的所述源极/漏极区中的另一个；
数字线，其沿着多个所述晶体管的线个别地直接电耦合到多个所述导电通孔；以及
存储元件，其直接电耦合到所述导体通孔中的个别者。
2.根据权利要求1所述的存储器电路系统，其中在所述竖直横截面中，所述竖直部分小于所有相应导体通孔。
3.根据权利要求2所述的存储器电路系统，其中所述竖直部分为一个竖直部分，所述导体通孔在所述竖直横截面中个别地包含在所述一个竖直部分下方的另一竖直部分，所述另一竖直部分具有从顶部到底部横向向外变锥形的一个侧壁和不从顶部到底部横向向外变锥形的另一侧壁。
4.根据权利要求3所述的存储器电路系统，其中所述另一侧壁为竖直的。
5.根据权利要求1所述的存储器电路系统，其中所述数字线在所述竖直横截面中个别地具有从顶部到底部横向向内变锥形的两个侧壁。
6.根据权利要求1所述的存储器电路系统，其中所述导体通孔个别地包括：
下部导电掺杂的半导电材料，其直接电耦合到一个源极/漏极区；以及
上部金属材料，其在所述下部导电掺杂的半导电材料正上方且直接电耦合到所述下部导电掺杂的半导电材料，所述上部金属材料覆盖所述下部导电掺杂的半导电材料的所有顶部表面。
7.根据权利要求6所述的存储器电路系统，其中所述竖直部分为所述上部金属材料。
8.根据权利要求1所述的存储器电路系统，其中所述导体通孔个别地包括在所述数字线中的一个正下方的部分。
9.根据权利要求8所述的存储器电路系统，其中在所述数字线中的一个正下方的所述部分在所述竖直横截面中。
10.根据权利要求1所述的存储器电路系统，其中所述存储元件为电容器。
11.根据权利要求1所述的存储器电路系统，其包括DRAM。
12.一种存储器电路系统，其包括：
衬底，其包括晶体管，所述晶体管个别地包括：
一对源极/漏极区；
沟道区，其在所述一对源极/漏极区之间；以及
导电栅极，其以操作方式接近所述沟道区；
导体通孔，其个别地直接电耦合到所述一对源极/漏极区中的所述源极/漏极区中的一个；
导电通孔，其个别地直接电耦合到所述一对源极/漏极区中的所述源极/漏极区中的另一个；
数字线，其沿着多个所述晶体管的线个别地直接电耦合到多个所述导电通孔，所述数字线在竖直横截面中个别地具有从顶部到底部横向向外变锥形两个侧壁；以及
存储元件，其直接电耦合到所述导体通孔中的个别者。
13.根据权利要求12所述的存储器电路系统，其中所述导体通孔个别地包括：
下部导电掺杂的半导电材料，其直接电耦合到所述一个源极/漏极区；以及
上部金属材料，其在所述下部导电掺杂的半导电材料正上方且直接电耦合到所述下部导电掺杂的半导电材料，所述上部金属材料覆盖所述下部导电掺杂的半导电材料的所有顶部表面。
14.根据权利要求12所述的存储器电路系统，其中所述导体通孔个别地包括在所述数字线中的一个正下方的部分。
15.一种存储器电路系统，其包括：
衬底，其包括晶体管，所述晶体管个别地包括：
一对源极/漏极区；
沟道区，其在所述一对源极/漏极区之间；以及
导电栅极，其以操作方式接近所述沟道区；
导体通孔，其个别地直接电耦合到所述一对源极/漏极区中的所述源极/漏极区中的一个；
导电通孔，其个别地直接电耦合到所述一对源极/漏极区中的所述源极/漏极区中的另一个；
数字线，其沿着多个所述晶体管的线个别地直接电耦合到多个所述导电通孔；
所述导体通孔个别地包括：
下部导电掺杂的半导电材料，其直接电耦合到所述一个源极/漏极区；以及
上部金属材料，其在所述下部导电掺杂的半导电材料正上方且直接电耦合到所述下部导电掺杂的半导电材料，所述上部金属材料覆盖所述下部导电掺杂的半导电材料的所有顶部表面；以及
存储元件，其直接电耦合到所述导体通孔中的个别者的所述上部金属材料。
16.根据权利要求15所述的存储器电路系统，其中在竖直横截面中，所述上部金属材料横向向外延伸超出所述下部导电掺杂的半导电材料的所述顶部表面的至少一侧。
17.根据权利要求16所述的存储器电路系统，其中在所述竖直横截面中，所述上部金属材料横向向外延伸超出所述下部导电掺杂的半导电材料的所述顶部表面的仅一侧。
18.根据权利要求15所述的存储器电路系统，其中所述导体通孔个别地包括在所述数字线中的一个正下方的部分。
19.一种存储器电路系统，其包括：
衬底，其包括晶体管，所述晶体管个别地包括：
一对源极/漏极区；
沟道区，其在所述一对源极/漏极区之间；以及
导电栅极，其以操作方式接近所述沟道区；
导体通孔，其个别地直接电耦合到所述一对源极/漏极区中的所述源极/漏极区中的一个，所述导体通孔在竖直横截面中个别地包含具有从顶部到底部横向向外变锥形的两个侧壁的竖直部分；
导电通孔，其个别地直接电耦合到所述一对源极/漏极区中的所述源极/漏极区中的另一个；
数字线，其沿着多个所述晶体管的线个别地直接电耦合到多个所述导电通孔，所述数字线在竖直横截面中个别地具有从顶部到底部横向向外变锥形两个侧壁；
所述导体通孔个别地包括：
下部导电掺杂的半导电材料，其直接电耦合到所述一个源极/漏极区；以及
上部金属材料，其在所述下部导电掺杂的半导电材料正上方且直接电耦合到所述下部导电掺杂的半导电材料，所述上部金属材料覆盖所述下部导电掺杂的半导电材料的所有顶部表面；以及
存储元件，其直接电耦合到所述导体通孔中的个别者。
20.一种存储器电路系统，其包括：
衬底，其包括晶体管，所述晶体管个别地包括：
一对源极/漏极区；
沟道区，其在所述一对源极/漏极区之间；以及
导电栅极，其以操作方式接近所述沟道区；
导体通孔，其个别地直接电耦合到所述一对源极/漏极区中的所述源极/漏极区中的一个；
导电通孔，其个别地直接电耦合到所述一对源极/漏极区中的所述源极/漏极区中的另一个；
数字线，其沿着多个所述晶体管的线个别地直接电耦合到多个所述导电通孔；
存储元件，其直接电耦合到所述导体通孔中的个别者；且
所述导体通孔个别地包括在所述数字线中的一个正下方的部分。
21.根据权利要求20所述的存储器电路系统，其中所述部分包括金属材料。
22.一种用于形成存储器电路系统的方法，其包括：
形成晶体管，其个别地包括：
一个源极/漏极区和另一源极/漏极区；
沟道区，其在所述一个源极/漏极区与所述另一源极/漏极区之间；以及
导电栅极，其以操作方式接近所述沟道区；
形成个别地直接电耦合到所述另一源极/漏极的导电通孔；
形成直接耦合到所述一个源极/漏极区的导体材料；
在一个方向上使所述导体材料图案化以形成所述导体材料的水平线，所述水平线在紧邻的水平导体材料线之间具有水平沟槽；
以自对准方式，形成个别地在所述紧邻的导体材料线之间的所述沟槽中的个别者中的数字线；
在形成所述数字线之后，在与所述一个方向水平成角度的另一方向上使所述导体材料图案化以形成个别地直接电耦合到所述一个源极/漏极区的导体通孔；以及
形成个别地直接电耦合到所述导体通孔中的个别者的多个存储元件。
23.根据权利要求22所述的方法，其包括形成所述存储器电路系统以包括DRAM。
24.根据权利要求22所述的方法，其中所述导体通孔在竖直横截面中个别地包含具有从顶部到底部横向向外变锥形的两个侧壁的竖直部分。
25.根据权利要求22所述的方法，其中所述数字线在竖直横截面中个别地具有从顶部到底部横向向内变锥形的两个侧壁。
26.根据权利要求22所述的方法，其中所述导体通孔个别地包括：
下部导电掺杂的半导电材料，其直接电耦合到所述一个源极/漏极区；以及
上部金属材料，其在所述下部导电掺杂的半导电材料正上方且直接电耦合到所述下部导电掺杂的半导电材料，所述上部金属材料覆盖所述下部导电掺杂的半导电材料的所有顶部表面。
27.根据权利要求22所述的方法，其中所述导体通孔个别地包括在所述数字线中的一个正下方的部分。
28.根据权利要求22所述的方法，其中，
所述导体通孔在竖直横截面中个别地包含具有从顶部到底部横向向外变锥形的两个侧壁的竖直部分；且
所述数字线在所述竖直横截面中个别地具有从顶部到底部横向向内变锥形的两个侧壁。
29.根据权利要求28所述的方法，其中所述导体通孔个别地包括在所述数字线中的一个正下方的部分。
30.根据权利要求22所述的方法，其中，
所述导体通孔在竖直横截面中个别地包含具有从顶部到底部横向向外变锥形的两个侧壁的竖直部分；且
所述导体通孔个别地包括：
下部导电掺杂的半导电材料，其直接电耦合到所述一个源极/漏极区；以及
上部金属材料，其在所述下部导电掺杂的半导电材料正上方且直接电耦合到所述下部导电掺杂的半导电材料，所述上部金属材料覆盖所述下部导电掺杂的半导电材料的所有顶部表面。
31.根据权利要求30所述的方法，其中所述导体通孔个别地包括在所述数字线中的一个正下方的部分。
32.根据权利要求22所述的方法，其中，
所述数字线在竖直横截面中个别地具有从顶部到底部横向向内变锥形的两个侧壁；且
所述导体通孔个别地包括：
下部导电掺杂的半导电材料，其直接电耦合到所述一个源极/漏极区；以及
上部金属材料，其在所述下部导电掺杂的半导电材料正上方且直接电耦合到所述下部导电掺杂的半导电材料，所述上部金属材料覆盖所述下部导电掺杂的半导电材料的所有顶部表面。
33.根据权利要求32所述的方法，其中所述导体通孔个别地包括在所述数字线中的一个正下方的部分。
34.根据权利要求22所述的方法，其中所述导体通孔个别地包括：
下部导电掺杂的半导电材料，其直接电耦合到所述一个源极/漏极区；
上部金属材料，其在所述下部导电掺杂的半导电材料正上方且直接电耦合到所述下部导电掺杂的半导电材料，所述上部金属材料覆盖所述下部导电掺杂的半导电材料的所有顶部表面；且
所述导体通孔个别地包括：
下部导电掺杂的半导电材料，其直接电耦合到所述一个源极/漏极区；以及
上部金属材料，其在所述下部导电掺杂的半导电材料正上方且直接电耦合到所述下部导电掺杂的半导电材料，所述上部金属材料覆盖所述下部导电掺杂的半导电材料的所有顶部表面。
35.根据权利要求34所述的方法，其中所述导体通孔个别地包括在所述数字线中的一个正下方的部分。
CN202210156672.6A 2021-06-30 2022-02-21 存储器电路系统和用于形成存储器电路系统的方法 Pending CN115547379A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/364,154 2021-06-30
US17/364,154 US11785762B2 (en) 2021-06-30 2021-06-30 Memory circuitry and method used in forming memory circuitry

Publications (1)

Publication Number Publication Date
CN115547379A true CN115547379A (zh) 2022-12-30

Family

ID=84723712

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210156672.6A Pending CN115547379A (zh) 2021-06-30 2022-02-21 存储器电路系统和用于形成存储器电路系统的方法

Country Status (2)

Country Link
US (2) US11785762B2 (zh)
CN (1) CN115547379A (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990021A (en) * 1997-12-19 1999-11-23 Micron Technology, Inc. Integrated circuit having self-aligned CVD-tungsten/titanium contact plugs strapped with metal interconnect and method of manufacture
US6696339B1 (en) * 2002-08-21 2004-02-24 Micron Technology, Inc. Dual-damascene bit line structures for microelectronic devices and methods of fabricating microelectronic devices
US10229874B1 (en) * 2018-03-22 2019-03-12 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and a transistor and methods of forming such arrays
US10840249B2 (en) * 2018-08-23 2020-11-17 Micron Technology, Inc. Integrated circuitry constructions
US10777562B1 (en) 2019-03-14 2020-09-15 Micron Technology, Inc. Integrated circuity, DRAM circuitry, methods used in forming integrated circuitry, and methods used in forming DRAM circuitry
US10770465B1 (en) 2019-04-30 2020-09-08 Micron Technology, Inc. Method used in forming integrated circuitry

Also Published As

Publication number Publication date
US20230422483A1 (en) 2023-12-28
US20230005927A1 (en) 2023-01-05
US11785762B2 (en) 2023-10-10

Similar Documents

Publication Publication Date Title
US20220130845A1 (en) Array Of Capacitors, Array Of Memory Cells, Methods Of Forming An Array Of Capacitors, And Methods Of Forming An Array Of Memory Cells
US20200212043A1 (en) Construction Of Integrated Circuitry, DRAM Circuitry, A Method Of Forming A Conductive Line Construction, A Method Of Forming Memory Circuitry, And A Method Of Forming DRAM Circuitry
US11355531B1 (en) Array of capacitors, an array of memory cells, method used in forming an array of memory cells, methods used in forming an array of capacitors, and methods used in forming a plurality of horizontally-spaced conductive lines
US11877438B2 (en) Array of memory cells
CN114342065A (zh) 电容器阵列、存储器单元阵列、形成电容器阵列的方法以及形成存储器单元阵列的方法
US11925031B2 (en) Arrays of capacitors and arrays of memory cells
US20220301941A1 (en) Array Of Vertical Transistors
US10770465B1 (en) Method used in forming integrated circuitry
US11659716B2 (en) Memory circuitry and methods of forming memory circuitry
US11694932B2 (en) Array of vertical transistors, an array of memory cells comprising an array of vertical transistors, and a method used in forming an array of vertical transistors
US20220246622A1 (en) Integrated Circuitry, Memory Circuitry, Method Used In Forming Integrated Circuitry, And Method Used In Forming Memory Circuitry
US11563011B2 (en) Integrated circuitry, memory circuitry, method used in forming integrated circuitry, and method used in forming memory circuitry
CN113380805A (zh) 集成电路、dram电路及用于形成其的方法
CN114121801A (zh) 用于形成垂直晶体管阵列和存储器单元阵列的方法
CN113544849A (zh) 集成电路系统、dram电路系统、用于形成集成电路系统的方法及用于形成dram电路系统的方法
US11785762B2 (en) Memory circuitry and method used in forming memory circuitry
US20240172412A1 (en) Memory Circuitry And Methods Used In Forming Memory Circuitry
CN112106197A (zh) 集成电路系统构造、dram构造以及用于形成集成电路系统构造的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination