TW202230731A - 具有埋入式閘極的半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，包含：基底，包含主動區；閘極結構，安置於基底中的閘極溝渠中；位元線，安置於基底上且電連接至閘極結構的一側上的主動區；以及電容器，安置於位元線上且電連接至閘極結構的另一側上的主動區。閘極結構包含：閘極介電層，安置於閘極溝渠的底部表面及內側表面上；導電層，安置於位於閘極溝渠的下部部分中的閘極介電層上；側壁絕緣層，安置於閘極介電層上、導電層的上部表面上；石墨烯導電層，安置於導電層上；以及埋入式絕緣層，安置於石墨烯導電層上側壁絕緣層之間。

Description

具有埋入式閘極的半導體裝置
本揭露是關於一種半導體裝置，且更特定言之，是關於一種具有埋入式閘極的半導體裝置。
隨著電子工業的持續發展及使用者需求的增加，電子裝置變得更加緊密且效能更高。因此，將在電子裝置中所使用的半導體裝置設計成具有高整合度及高效能。將閘極電極埋入於半導體基底內是一種可使半導體更高度整合的方式。
一種半導體裝置可包含：基底，包含主動區；閘極結構，在基底中的閘極溝渠中在第一方向上延伸；位元線，在基底上在與第一方向相交的第二方向上延伸且電連接至閘極結構的一側上的主動區；以及電容器，安置於位元線上且電連接至閘極結構的另一側上的主動區。閘極結構可包含：閘極介電層，安置於閘極溝渠的底部表面及內側表面上；第一導電層，安置於位於閘極溝渠的下部部分中的閘極介電層上；側壁絕緣層，安置於閘極介電層上、第一導電層的上部表面上；第二導電層，安置於第一導電層上且包含石墨烯；以及埋入式絕緣層，在第二導電層上填充側壁絕緣層之間的空間。
一種半導體裝置可包含：基底，包含主動區；以及閘極結構，位於基底中的閘極溝渠中。閘極結構可包含安置於閘極溝渠的底部表面及內側表面上的閘極介電層。閘極電極層安置於位於閘極溝渠的下部部分中的閘極介電層上。閘極電極包含：第一金屬層及第二金屬層，包含依序堆疊的金屬材料；以及石墨烯層，至少部分地圍繞第一金屬層及第二金屬層中的至少一者的外側表面及下部表面且包含石墨烯。埋入式絕緣層安置於閘極電極層的上部表面上。
一種半導體裝置可包含：基底，包含具有源極/汲極區的主動區；閘極電極層，埋入於基底中且包含多個金屬層以及石墨烯層，所述多個金屬層埋入於基底中且安置成在垂直於基底的上部表面的方向上至少部分地重疊，所述石墨烯層至少部分地覆蓋多個金屬層中的任一者的下部表面。閘極介電層安置於主動區與閘極電極層之間。
在下文中，將參考隨附圖式描述本發明概念的實施例。
圖1為示出根據實例實施例的半導體裝置的示意性佈局圖。圖2A及圖2B為示出根據實例實施例的半導體裝置的示意性橫截面圖。圖2A為沿著圖1的切割線I-I'截取的橫截面圖，且圖2B為沿著圖1的切割線II-II'截取的橫截面圖。圖3為示出根據實例實施例的半導體裝置的局部放大圖。圖3為示出圖2A的區『A』的放大圖。
參考圖1至圖3，半導體裝置100可包含基底101，所述基底101包含主動區ACT、埋入於基底101中且在基底101中延伸的閘極結構GS。半導體裝置100可更包含字元線WL、與字元線WL相交的位元線BL、使位元線BL及主動區ACT彼此電連接的直接觸點DC、安置於位元線BL的上部部分上的電容器CAP，以及使電容器CAP及主動區ACT彼此電連接的儲存節點觸點BC。半導體裝置100可更包含限定主動區ACT的裝置隔離層110、安置於基底101上的下部絕緣層115及層間絕緣層170，以及位於位元線BL的側壁上的位元線間隔件140。可將半導體裝置100應用於例如動態隨機存取記憶體（dynamic random access memory；DRAM）的單元陣列區，但本發明未必限於此。
基底101可具有在X方向及Y方向上延伸的上部表面。基底101可包含半導體材料，諸如第IV族半導體、第III-V族化合物半導體及/或第II-VI族化合物半導體。舉例而言，第IV族半導體可包含矽、鍺或矽-鍺。基底101可摻雜或離子植入有雜質。基底101可為絕緣層上矽（silicon on insulator；SOI）基底、絕緣層上鍺（germanium on insulator；GOI）基底、矽-鍺基底或包含磊晶層的基底。
可藉由裝置隔離層110將主動區ACT限定於基底101中。主動區ACT可具有條形形狀且可以在一個方向上（例如，在W方向上）延伸的島狀形狀安置於基底101中。W方向可為相對於字元線WL及位元線BL的延伸方向傾斜的方向。
主動區ACT可具有與基底101的上部表面相距預定深度的雜質區105。可提供雜質區105作為由閘極結構GS構成的電晶體的源極/汲極區。舉例而言，汲極區可形成於與一個主動區ACT相交的兩個閘極結構GS之間，且源極區可分別形成於兩個閘極結構GS的外部。源極區及汲極區藉由摻雜或離子植入實質上相同的雜質而由雜質區105形成，且可根據最終將形成的電晶體的電路組態而可互換地指代。雜質區105可形成為比閘極電極層GE的上部表面更淺的深度，但本發明未必限於此。在實例實施例中，源極區及汲極區中的雜質區105的深度可彼此不同。
裝置隔離層110可藉由淺溝渠隔離（shallow trench isolation；STI）製程形成。裝置隔離層110可至少部分地圍繞主動區ACT且使主動區ACT彼此電隔離。裝置隔離層110可由絕緣材料（例如氧化物、氮化物或其組合）製成。
閘極結構GS可包含字元線WL，且可安置於自基底101的上部表面延伸的閘極溝渠GT中。閘極結構GS可橫跨基底101中的主動區ACT在一個方向上（例如，在X方向上）延伸。舉例而言，一對閘極結構GS可與一個主動區ACT相交。閘極結構GS可分別包含構成埋入式通道陣列電晶體（buried channel array transistor；BCAT）的埋入式字元線WL。閘極結構GS中的每一者可包含閘極介電層120、側壁絕緣層125、閘極電極層GE以及埋入式絕緣層128。
閘極溝渠GT在裝置隔離層110中可具有比在主動區ACT中更深的深度。因此，如圖2B中所繪示，閘極電極層GE可在部分地圍繞主動區ACT的側表面的同時在主動區ACT的上部部分上延伸。
閘極介電層120可安置於閘極溝渠GT的底部表面及內側表面上。閘極介電層120可包含氧化物、氮化物以及氮氧化物中的至少一者。閘極介電層120可為例如具有高介電常數（例如，比氧化矽的介電常數更大的介電常數，在本文中可稱為「高k」材料）的氧化矽膜或絕緣膜。在實例實施例中，閘極介電層120可為藉由使主動區ACT氧化而形成的層或藉由沈積而形成的層。
側壁絕緣層125可安置於與閘極溝渠GT的上部部分相距預定深度的位置處。在閘極溝渠GT中，側壁絕緣層125可安置於第一導電層132的上部表面上且可安置於閘極介電層120的內側表面上。側壁絕緣層125中的每一者可具有比閘極介電層120的第一厚度T1更小的第二厚度T2。舉例而言，第一厚度T1可在第二厚度T2的約2倍至約7倍的範圍內。側壁絕緣層125可包含氧化物、氮化物以及氮氧化物中的至少一者。舉例而言，側壁絕緣層125可為氧化矽層。側壁絕緣層125可包含與閘極介電層120相同的材料或可包含與閘極介電層120不同的材料。當側壁絕緣層125由與閘極介電層120相同的材料製成時，可能無法區分與閘極介電層120的界面。然而，即使在此情況下，亦可藉由與未形成側壁絕緣層125的區的寬度差異來識別形成側壁絕緣層125的區。
閘極電極層GE可包含第一導電層132、第二導電層134以及第三導電層136，所述第一導電層132安置於閘極溝渠GT的下部部分中，所述第二導電層134安置於位於第一導電層132的上部表面上的閘極介電層120上，所述第三導電層136填充第二導電層134內的區。
第一導電層132可填充位於閘極溝渠GT的下部部分中的閘極介電層120之間的區，且可具有預定厚度或高度。第一導電層132為包含金屬材料的第一金屬層，且可包含例如鈦（Ti）、氮化鈦（TiN）、鉭（Ta）以及氮化鉭（TaN）中的至少一者。舉例而言，第一導電層132可由鈦（Ti）及氮化鈦（TiN）的雙層形成。
第二導電層134可以內襯的形式在側壁絕緣層125的下部部分中延伸，以覆蓋側壁絕緣層125的內側表面及第一導電層132的上部表面。第二導電層134可延伸為實質上均勻的厚度。第二導電層134的上部表面可接觸埋入式絕緣層128。第二導電層134可插入於第一導電層132與第三導電層136之間，且可至少部分地圍繞第三導電層136的外側表面及下部表面。第二導電層134可至少部分地由第一導電層132、側壁絕緣層125、第三導電層136以及埋入式絕緣層128圍繞。歸因於側壁絕緣層125，在鄰近於第一導電層132與第二導電層134之間的界面的區中，第二導電層134的寬度W2可小於第一導電層132的第一寬度W1。第二導電層134可為包含石墨烯的石墨烯層。石墨烯具有由一或多個碳原子層組成的蜂巢的二維結構。由於石墨烯為具有相對較低的電阻率的材料，因此閘極電極層GE的總電阻可利用第二導電層134來減小。舉例而言，第二導電層134可具有在約6埃至約50埃的範圍內的第三厚度T3。
可將第三導電層136安置成使得其外側表面及下部表面至少部分地由第二導電層134圍繞。第三導電層136的上部表面可與第二導電層134的上部表面實質上共面。第三導電層136可包含例如鈦（Ti）、氮化鈦（TiN）、鉭（Ta）以及氮化鉭（TaN）中的至少一者作為包含金屬材料的第二金屬層。舉例而言，第三導電層136可包含與第一導電層132相同的材料或可由不同材料製成。
在閘極電極層GE中，第一導電層132可安置成與閘極介電層120接觸，以構成電晶體的閘極部分。在閘極電極層GE中，安置於側壁絕緣層125內部的第二導電層134及第三導電層136可構成充當字元線WL的字元線部分。
埋入式絕緣層128可安置於第二導電層134及第三導電層136上以填充閘極溝渠GT。埋入式絕緣層128可由絕緣材料（例如，氮化矽層）製成。
在主動區ACT中，閘極溝渠GT可在垂直於基底的上部表面的方向（例如，Z方向）上具有第一長度L1。舉例而言，第一長度L1可在約900埃至約1100埃的範圍內。在本發明實施例中，可將具有相對較低的電阻率的石墨烯應用於第二導電層134中，同時藉由相對地減小第一長度L1來防止閘極結構GS中的諸如彎曲或類似者的缺陷，使得可確保閘極電極層GE的電阻率。另外，藉由將側壁絕緣層125安置於閘極電極層GE的上部側壁上，可使閘極誘導汲極漏電流（gate induced drain leakage current；GIDL）的出現減至最少，且即使在此情況下，亦可藉由第二導電層134確保電阻率。
第一導電層132在Z方向上的第二長度L2可小於第二導電層134的第三長度L3。第一導電層132的第二長度L2可小於第三導電層136的長度。第二導電層134的第三長度L3可小於埋入式絕緣層128的第四長度L4，但本發明未必限於此。
直接觸點DC可安置於位元線BL下方，且可連接至主動區ACT的汲極區。直接觸點DC可穿透下部絕緣層115以將汲極區電連接至位元線BL。儲存節點觸點BC可連接至主動區ACT的源極區。儲存節點觸點BC可穿透下部絕緣層115及層間絕緣層170以電連接源極區及電容器CAP。儲存節點觸點BC可在X方向及Y方向上配置成列。在實例實施例中，可以不同方式改變直接觸點DC及儲存節點觸點BC的形狀及結構。舉例而言，單獨的接觸間隔件可進一步安置於直接觸點DC的側表面上。舉例而言，儲存節點觸點BC可以使基底101凹陷的形式安置，且可包含安置於其上的著陸墊。
直接觸點DC及儲存節點觸點BC可由導電材料製成，且可包含例如多晶矽及/或金屬材料。
下部絕緣層115及層間絕緣層170可至少部分地覆蓋基底101的上部表面。下部絕緣層115及層間絕緣層170可包含絕緣材料，且可包含例如氧化物、氮化物以及氮氧化物中的至少一者。
位元線BL可在垂直於閘極結構GS的一個方向（例如，Y方向）上延伸。位元線BL可包含第一位元線導電層162、位於第一位元線導電層162上的第二位元線導電層164以及位於第二位元線導電層164上的頂蓋層166。
第一位元線導電層162可為半導體層，且可接觸直接觸點DC的上部表面。第二位元線導電層164可包含金屬材料，且亦可由例如包括金屬層及金屬矽化物層的雙層形成。頂蓋層166可包含絕緣材料。
位元線間隔件140可安置於位元線BL的相對側壁上。位元線間隔件140可由氧化物膜、氮化物膜、空氣間隔件或其組合形成。空氣間隔件可包含可存在於大氣中的氣體或在半導體裝置的製造製程期間產生的氣體。
電容器CAP可包含下部電極182、電容器介電層184以及上部電極186。下部電極182及上部電極186可包含摻雜半導體、金屬氮化物、金屬以及金屬氧化物中的至少一者。下部電極182及上部電極186可包含例如多晶矽、氮化鈦（TiN）、鎢（W）、鈦（Ti）、釕（Ru）以及氮化鎢（WN）中的至少一者。電容器介電層184可包含至少一種高k材料，例如（諸如）氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）以及氧化鉿（Hf 2O 3）。將電容器CAP示出為具有圓柱形形狀，但不限於此，且在實例實施例中，電容器CAP亦可具有柱形狀。
圖4A至圖4C為示出根據實例實施例的半導體裝置的局部放大圖。圖4A至圖4C為示出對應於圖2A的區『A』的區域的放大圖。
參考圖4A，在半導體裝置100a的閘極結構GSa中，閘極電極層GEa可包含第一導電層132、第三導電層136a以及第二導電層134a，所述第一導電層132安置於閘極溝渠GT的下部部分中，所述第三導電層136a安置於位於第一導電層132的上部表面上的閘極介電層120上，所述第二導電層134a填充第三導電層136a內的區。第二導電層134a可至少部分地由第三導電層136a及埋入式絕緣層128圍繞。
相較於圖2A至圖3的實施例，閘極電極層GEa可具有第二導電層134a及第三導電層136a的不同安置。在本發明實施例中，第二導電層134a可具有比第三導電層136a更大的體積，但本發明未必限於此。考慮到閘極電極層GEa的總電阻及製程難度，可選擇第二導電層134a與第三導電層136a的相對體積。
參考圖4B，在半導體裝置100b的閘極結構GSb中，閘極電極層GEb可包含第一導電層132及第二導電層134b，所述第一導電層132安置於閘極溝渠GT的下部部分中，所述第二導電層134b填充位於第一導電層132的上部表面上的閘極介電層120內的區。第二導電層134b可至少部分地由第一導電層132、側壁絕緣層125以及埋入式絕緣層128圍繞。
不同於圖2A至圖3及圖4A所示出的配置，閘極電極層GEb可能不包含第三導電層136及第三導電層136a，且可安置成使得第二導電層134b具有相對較大的體積。因此，可使閘極電極層GEb的電阻最小化，且可進一步減小閘極溝渠GT的深度或可進一步增加閘極溝渠GT的寬度。因此，可使在閘極溝渠GT中出現的諸如彎曲的缺陷減至最少。
參考圖4C，在半導體裝置100c的閘極結構GSc中，閘極電極層GEc可包含第一導電層132c、第二導電層134以及第三導電層136，所述第一導電層132c安置於閘極溝渠GT的下部部分中且包含第一層132A及第二層132B，所述第二導電層134安置於位於第一導電層132的上部表面上的閘極介電層120上，所述第三導電層136填充第二導電層134內的區。不同於圖2A至圖3中所示出的配置，閘極電極層GEc可包含第一導電層132c，所述第一導電層132c由包含不同材料的多個層形成。
第一層132A可沿著閘極介電層120的內側表面及上部表面延伸，且第二層132B可填充第一層132A內的空間。除了第二層132B的上部表面以外，第一層132A可至少部分地圍繞第二層132B的外側表面及下部表面。第一層132A可包含具有第一電阻率的材料，且第二層132B可包含具有比第一電阻率更低的第二電阻率的材料。舉例而言，第一層132A可包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）以及氮化鉭（TaN）中的至少一者，且第二層132B可包含鎢（W）、鋁（Al）以及銅（CU）中的至少一者。
圖5A及圖5B分別為示出根據實例實施例的半導體裝置的橫截面圖及局部放大圖。圖5B為圖5A的區『B』的放大圖。
參考圖5A及圖5B，半導體裝置100d的閘極結構GSd可包含閘極介電層120、閘極電極層GEd以及埋入式絕緣層128。閘極電極層GEd可包含依序堆疊且安置於位於閘極溝渠GT的下部部分中的閘極介電層120上的第一金屬層131d、第二金屬層133d以及第三金屬層135d。閘極電極層GEd可更包含至少部分地圍繞第一金屬層131d、第二金屬層133d以及第三金屬層135d的外側表面及第一金屬層131d的下部表面的石墨烯層134d。就省略對一或多個元件的詳細描述而言，可假定彼等元件至少與在本揭露中的其他地方中所論述的對應元件類似。
第一金屬層131d、第二金屬層133d以及第三金屬層135d可各自包含不同的金屬材料。舉例而言，第一金屬層131d可包含用於調整電晶體的臨限電壓的材料，且可包含例如p型金屬。第二金屬層133d可包含電阻率比第一金屬層131d及第三金屬層135d的電阻率更低的金屬材料。第二金屬層133d可調整字元線WL的電阻率。第三金屬層135d可包含用於與石墨烯層134d一起調整功函數的材料。第三金屬層135d可包含具有與第一金屬層131d的功函數不同的功函數的材料，且可包含例如n型金屬。
舉例而言，n型金屬可為具有4.3電子伏特或小於4.3電子伏特的功函數的金屬，且p型金屬可為具有4.4電子伏特或大於4.4電子伏特的功函數的金屬，但本發明未必限於此。第三金屬層135d可與石墨烯層134d組合以降低功函數。此是因為界面偶極是根據石墨烯與金屬之間的電荷轉移而形成，從而抑制了金屬表面的表面偶極。因此，可選擇第三金屬層135d作為即使功函數不是4.3電子伏特或小於4.3電子伏特亦能夠藉由與石墨烯層134d組合來降低總功函數的材料。舉例而言，第三金屬層135d可包含藉由與石墨烯層134d組合而具有低於約4.05電子伏特的總功函數的材料。舉例而言，第一金屬層131d可包含氮化鈦（TiN）、鎢（W）、鎳(Ni)、鈷(Co)以及鈀（Pd）中的至少一者，第二金屬層133d可包含鎢（W）、銅（CU）、金（Au）以及銀（Ag）中的至少一者，且第三金屬層135d可包含鈦（Ti）、氮化鈦（TiN）、鋁（Al）以及鉻（Cr）中的至少一者。在實例實施例中，可以不同方式改變第一金屬層131d、第二金屬層133d以及第三金屬層135d的相對厚度。
石墨烯層134d可插入於第一金屬層131d、第二金屬層133d以及第三金屬層135d與閘極介電層120之間，使得上部表面可與埋入式絕緣層128接觸且外側表面可與閘極介電層120接觸。石墨烯層134d的上部表面可與第三金屬層135d的上部表面實質上相同，但本發明未必限於此。根據實例實施例，石墨烯層134d的上部表面可定位成高於或低於第三金屬層135d的上部表面。石墨烯層134d可具有小於第一金屬層131d、第二金屬層133d以及第三金屬層135d中的每一者的厚度。另外，對於石墨烯層134d，同樣可應用對上文參考圖1至圖3所描述的第二導電層134的描述。
圖6A至圖6C為根據實例實施例的半導體裝置的局部放大圖。圖6A至圖6C為對應於圖5A的區『B』的區域的放大圖。
參考圖6A，在半導體裝置100e的閘極結構GSe中，閘極電極層GEe可包含依序堆疊且安置於位於閘極溝渠GT的下部部分中的閘極介電層120上的第一金屬層131e、第二金屬層133e以及第三金屬層135e，且可更包含至少部分地圍繞第二金屬層133e及第三金屬層135e的外側表面及第二金屬層133e的下部表面的石墨烯層134e。石墨烯層134e可在第一金屬層131e與第二金屬層133e之間延伸，以便接觸第一金屬層131e的上部表面及第二金屬層133e的下部表面。
參考圖6B，在半導體裝置100f的閘極結構GSf中，閘極電極層GEf可包含依序堆疊於位於閘極溝渠GT的下部部分中的閘極介電層120上的第一金屬層131f及第三金屬層135f，且可更包含至少部分地圍繞第一金屬層131f及第三金屬層135f的外側表面及第一金屬層131f的下部表面的石墨烯層134f。
參考圖6C，在半導體裝置100g的閘極結構GSg中，閘極電極層GEg可包含依序堆疊且安置於位於閘極溝渠GT的下部部分中的閘極介電層120上的第一金屬層131g及第三金屬層135g，且可更包含至少部分地圍繞第三金屬層135g的外側表面及下部表面的石墨烯層134g。石墨烯層134g可在第一金屬層131g與第三金屬層135g之間延伸，以便接觸第一金屬層131g的上部表面及第三金屬層135g的下部表面。
如在圖6A至圖6C的實施例中，考慮到閘極電極層GEe、閘極電極層GEf以及閘極電極層GEg的大小、臨限電壓以及電阻率，可如上文所描述的一般以不同方式改變構成閘極電極層GEe、閘極電極層GEf以及閘極電極層GEg的金屬層的數目以及石墨烯層的安置形式。在實例實施例中，可以不同方式改變構成閘極電極層GEe、閘極電極層GEf以及閘極電極層GEg的金屬層及石墨烯層的相對厚度。
圖7A至圖7H為示出根據實例實施例的製造半導體裝置的方法的示意性橫截面圖。
參考圖7A，裝置隔離層110可形成於基底101上以限定主動區ACT。
首先，可藉由根據淺溝渠裝置隔離（shallow trench device isolation；STI）製程使用罩幕層非等向性地蝕刻基底101來形成溝渠。可藉由在溝渠中沈積絕緣材料且接著執行平坦化製程來形成裝置隔離層110。可藉由在形成裝置隔離層110之前將雜質植入至基底101中來形成雜質區105。然而，根據實例實施例，可在形成裝置隔離層110之後或在其他處理步驟中形成雜質區105。
參考圖7B，可形成延伸至基底101中的閘極溝渠GT。
閘極溝渠GT可藉由使用罩幕層ML非等向性地蝕刻基底101來形成，且可例如使用電漿蝕刻製程來形成。閘極溝渠GT可與主動區ACT及裝置隔離層110相交且可在X方向上延伸。閘極溝渠GT可在Y方向及W方向上具有實質上相同的寬度，且可具有相同的分離距離。閘極溝渠GT可在裝置隔離層110中形成為更深的深度。此深度差異可歸因於由不同的蝕刻材料所導致的蝕刻速率的差異，但可能意欲使用呈如圖2B中所繪示的鰭的形式的主動區ACT。
在本發明步驟中，閘極溝渠GT可具有更淺的深度。舉例而言，閘極溝渠GT的深度可在約900埃至約1100埃的範圍內。如上文所描述，閘極溝渠GT可具有更淺的深度，以防止諸如彎曲或類似者的缺陷，同時最佳化隨後將形成的閘極結構GS的結構，可使GIDL的出現減至最少且可確保閘極電極GE的電阻。
參考圖7C，閘極介電層120可形成於閘極溝渠GT中。
閘極介電層120可形成為在閘極溝渠GT的內壁及底部表面上具有實質上均勻的厚度。可藉由主動區ACT的氧化製程或介電材料的沈積製程來形成閘極介電層120。
參考圖7D，在閘極溝渠GT中，第一導電層132可形成於閘極介電層120上。
可藉由將導電材料沈積於閘極溝渠GT中且使導電材料自上方凹陷預定深度來形成第一導電層132。第一導電層132可形成為在閘極溝渠GT的下部部分上具有預定高度。在主動區ACT及裝置隔離層110中，第一導電層132的上部表面可定位於實質上相同的高度位準處。
參考圖7E，側壁絕緣層125可形成於閘極溝渠GT中的第一導電層132上。
可使用例如上文參考圖7C所描述的介電材料的沈積製程來形成側壁絕緣層125。側壁絕緣層125可形成為具有比閘極介電層120更小的厚度。當側壁絕緣層125由與閘極介電層120相同的材料製成時，可能無法清楚地區分側壁絕緣層125與閘極介電層120之間的邊界。然而，當側壁絕緣層125由與閘極介電層120不同的材料形成或側壁絕緣層125及閘極介電層120即使在由相同材料製成的情況下亦具有不同的物理特性時，可區分並識別側壁絕緣層125與閘極介電層120之間的邊界。
參考圖7F，在閘極溝渠GT中，初步第二導電層134P及初步第三導電層136P可形成於第一導電層132及側壁絕緣層125上。
首先，初步第二導電層134P可形成為沿著第一導電層132及側壁絕緣層125延伸。初步第二導電層134P可為石墨烯層，且可以實質上均勻的厚度沿著側壁絕緣層125的內側表面及第一導電層132的上部表面延伸。初步第三導電層136P可形成為至少部分地填充閘極溝渠GT。
參考圖7G，初步第二導電層134P及初步第三導電層136P可各自部分地凹陷。
初步第二導電層134P及初步第三導電層136P可各自藉由自基底101的上部表面凹陷預定深度而被移除。因此，可形成第二導電層134及第三導電層136，且可形成分別包含第一導電層132、第二導電層134以及第三導電層136的閘極電極層GE。
參考圖7H，可藉由在閘極溝渠GT中形成埋入式絕緣層128來形成閘極結構GS，且位元線BL可形成於閘極結構GS上。
可沈積埋入式絕緣層128以填充閘極溝渠GT，且接著所述埋入式絕緣層128可經受平坦化製程。因此，可形成分別包含閘極介電層120、側壁絕緣層125、閘極電極層GE以及埋入式絕緣層128的閘極結構GS。
可藉由在基底101上形成下部絕緣層115且接著在使其圖案化之前依序堆疊第一位元線導電層162、第二位元線導電層164以及頂蓋層166來形成位元線BL。當形成第一位元線導電層162時，直接觸點DC可一起形成於部分地移除基底101的區中。接著，可形成覆蓋位元線BL的側表面的位元線間隔件140，且可形成層間絕緣層170。接著，連接至主動區ACT的儲存節點觸點BC可形成為穿過下部絕緣層115及層間絕緣層170。
接著，電容器CAP（諸如在圖2A中所繪示）可形成於層間絕緣層170上。因此，最終可製造圖2A至圖3的半導體裝置100。
如上文所闡述，藉由包含閘極電極層（所述閘極電極層包含石墨烯）且具有最佳化結構，可提供具有增加的可靠性的半導體裝置。
本發明概念的各種態樣及元件未必受限於以上描述。
儘管上文已繪示且描述了實例實施，但對於所屬技術領域中具有通常知識者而言將顯而易見的是，可在不脫離本發明概念的範疇的情況下進行修改及變化。
100、100a、100b、100c、100d、100e、100f、100g:半導體裝置 101:基底 105:雜質區 110:裝置隔離層 115:下部絕緣層 120:閘極介電層 125:側壁絕緣層 128:埋入式絕緣層 131d、131e、131f、131g:第一金屬層 132、132c:第一導電層 132A:第一層 132B:第二層 133d、133e:第二金屬層 134、134a、134b:第二導電層 134d、134e、134f、134g:石墨烯層 134P:初步第二導電層 135d、135e、135f、135g:第三金屬層 136、136a:第三導電層 136P:初步第三導電層 140:位元線間隔件 162:第一位元線導電層 164:第二位元線導電層 166:頂蓋層 170:層間絕緣層 182:下部電極 184:電容器介電層 186:上部電極 A、B:區 ACT:主動區 BC:儲存節點觸點 BL:位元線 CAP:電容器 DC:直接觸點 GE、GEa、GEb、GEc、GEd、GEe、GEf、GEg:閘極電極層 GS、GSa、GSb、GSc、GSd、GSe、GSf、GSg:閘極結構 GT:閘極溝渠 I-I'、II-II':切割線 L1:第一長度 L2:第二長度 L3:第三長度 L4:第四長度 ML:罩幕層 T1:第一厚度 T2:第二厚度 T3:第三厚度 W1:第一寬度 W2:寬度 WL:字元線
在本揭露及其許多隨附態樣將根據結合隨附圖式進行的以下詳細描述更清楚地理解時將容易地獲得對本揭露及其許多隨附態樣的更全面理解，在隨附圖式中： 圖1為示出根據本揭露的實例實施例的半導體裝置的示意性佈局圖。 圖2A及圖2B為示出根據本揭露的實例實施例的半導體裝置的示意性橫截面圖。 圖3為示出根據本揭露的實例實施例的半導體裝置的局部放大圖。 圖4A、圖4B以及圖4C為示出根據實例實施例的半導體裝置的橫截面圖及局部放大圖。 圖5A及圖5B為示出根據實例實施例的半導體裝置的橫截面圖及局部放大圖。 圖6A至圖6C為示出根據實例實施例的半導體裝置的局部放大圖。 圖7A至圖7H為示出根據實例實施例的製造半導體裝置的方法的示意性橫截面圖。
100:半導體裝置
120:閘極介電層
125:側壁絕緣層
128:埋入式絕緣層
132:第一導電層
134:第二導電層
136:第三導電層
A:區
ACT:主動區
GE:閘極電極層
GS:閘極結構
GT:閘極溝渠
L1:第一長度
L2:第二長度
L3:第三長度
L4:第四長度
T1:第一厚度
T2:第二厚度
T3:第三厚度
W1:第一寬度
W2:寬度
WL:字元線

Claims (20)

  1. 一種半導體裝置，包括： 基底，包含主動區； 閘極結構，主要在所述基底中的閘極溝渠中在第一方向上延伸； 位元線，主要在所述基底上在與所述第一方向相交的第二方向上延伸，所述位元線電連接至所述閘極結構的第一側上的所述主動區；以及 電容器，安置於所述位元線上且電連接至所述閘極結構的第二側上的所述主動區， 其中所述閘極結構包括： 閘極介電層，安置於所述閘極溝渠的底部表面及內側表面上； 第一導電層，安置於位於所述閘極溝渠的下部部分中的所述閘極介電層上； 側壁絕緣層，安置於所述閘極介電層上、所述第一導電層的上部表面上； 第二導電層，安置於所述第一導電層上且包含石墨烯；以及 埋入式絕緣層，位於所述第二導電層上至少部分地填充所述側壁絕緣層之間的空間。
  2. 如請求項1所述的半導體裝置，其中在垂直於所述基底的上部表面的方向上，所述第一導電層具有第一長度，且所述第二導電層具有比所述第一長度更長的第二長度。
  3. 如請求項1所述的半導體裝置，其中所述閘極介電層具有第一厚度，且所述側壁絕緣層中的每一者具有比所述第一厚度更小的第二厚度。
  4. 如請求項1所述的半導體裝置，其中所述第二導電層具有在約6埃至約50埃的範圍內的厚度。
  5. 如請求項1所述的半導體裝置，其中所述第二導電層至少部分地由所述第一導電層、所述側壁絕緣層以及所述埋入式絕緣層圍繞。
  6. 如請求項1所述的半導體裝置，其中所述第二導電層安置於所述側壁絕緣層上及所述第一導電層上，且 其中所述閘極結構於所述第一導電層上更包括至少部分地填充所述第二導電層內的空間的第三導電層。
  7. 如請求項6所述的半導體裝置，其中所述第二導電層至少部分地由所述第一導電層、所述側壁絕緣層、所述第三導電層以及所述埋入式絕緣層圍繞。
  8. 如請求項1所述的半導體裝置，其中所述閘極結構於所述第一導電層上更包括安置所述側壁絕緣層上的第三導電層，且 其中所述第二導電層至少部分地填充所述第一導電層上的所述第三導電層內的空間。
  9. 如請求項8所述的半導體裝置，其中所述第二導電層至少部分地由所述第三導電層及所述埋入式絕緣層圍繞。
  10. 如請求項1所述的半導體裝置，其中所述第一導電層包括與所述閘極介電層接觸的第一層及至少部分地填充所述第一層內的空間的第二層，且 其中所述第二層包括電阻率比所述第一層的材料的電阻率更低的材料。
  11. 一種半導體裝置，包括： 基底，包含主動區；以及 閘極結構，安置於所述基底中的閘極溝渠中， 其中所述閘極結構包括： 閘極介電層，安置於所述閘極溝渠的底部表面及內側表面上； 閘極電極層，安置於所述閘極溝渠的下部部分中所述閘極介電層上且包含第一金屬層及第二金屬層以及石墨烯層，所述石墨烯層至少部分地圍繞所述第一金屬層及所述第二金屬層中的至少一者的外側表面及下部表面；以及 埋入式絕緣層，安置於所述閘極電極層的上部表面上。
  12. 如請求項11所述的半導體裝置，其中所述石墨烯層的上部表面與所述埋入式絕緣層接觸。
  13. 如請求項11所述的半導體裝置，其中所述石墨烯層的外側表面與所述閘極介電層接觸。
  14. 如請求項11所述的半導體裝置，其中所述第一金屬層及所述第二金屬層具有彼此不同的功函數。
  15. 如請求項11所述的半導體裝置，其中所述石墨烯層在所述第一金屬層的上部表面與所述第二金屬層的下部表面之間延伸。
  16. 如請求項11所述的半導體裝置，其中所述閘極電極層更包括安置於所述第二金屬層上且具有由所述石墨烯層覆蓋的側表面的第三金屬層。
  17. 如請求項11所述的半導體裝置，其中所述第一金屬層及所述第二金屬層具有彼此不同的寬度。
  18. 如請求項17所述的半導體裝置，其中所述閘極結構於所述第一金屬層的上部表面上更包括安置於所述閘極介電層上的側壁絕緣層。
  19. 一種半導體裝置，包括： 基底，包含具有源極/汲極區的主動區； 閘極電極層，埋入於所述基底中且包含在垂直於所述基底的上部表面的方向上彼此重疊的多個金屬層以及至少部分地覆蓋所述多個金屬層中的任一者的下部表面的石墨烯層；以及 閘極介電層，安置於所述主動區與所述閘極電極層之間。
  20. 如請求項19所述的半導體裝置，其中所述石墨烯層插入於所述多個金屬層的至少部分之間。
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