DE102021113443B4 - Halbleitervorrichtungen mit vergrabenen Gates - Google Patents

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Abstract

Halbleitervorrichtung, aufweisend:ein Substrat (101), das eine aktive Region (ACT) umfasst;eine Gate-Struktur (GS; GSa; GSb; GSc), die sich hauptsächlich in einer ersten Richtung in einem Gate-Graben (GT) in dem Substrat (101) erstreckt;eine Bit-Leitung (BL), die sich hauptsächlich in einer zweiten Richtung, welche die erste Richtung kreuzt, auf dem Substrat (101) erstreckt, wobei die Bit-Leitung (BL) mit der aktiven Region (ACT) auf einer ersten Seite der Gate-Struktur (GS; GSa; GSb; GSc) elektrisch verbunden ist; undeinen Kondensator (CAP), der sich auf der Bit-Leitung (BL) befindet und mit der aktiven Region (ACT) auf einer zweiten Seite der Gate-Struktur (GS; GSa; GSb; GSc) elektrisch verbunden ist,wobei die Gate-Struktur (GS; GSa; GSb; GSc) aufweist:eine Gate-Dielektrikumsschicht (120), die sich auf einer unteren Fläche und auf inneren Seitenflächen des Gate-Grabens (GT) befindet;eine erste leitfähige Schicht (132; 132c), die sich auf der Gate-Dielektrikumsschicht (120) in einem unteren Abschnitt des Gate-Grabens (GT) befindet;Seitenwandisolierschichten (125), die sich auf der Gate-Dielektrikumsschicht (120) auf einer oberen Fläche der ersten leitfähigen Schicht (132; 132c) befinden;eine zweite leitfähige Schicht (134; 134a; 134b), die sich auf der ersten leitfähigen Schicht (132; 132c) befindet und Graphen umfasst; undeine vergrabene Isolierschicht (128), die zumindest teilweise einen Freiraum zwischen den Seitenwandisolierschichten (125) ausfüllt, auf der zweiten leitfähigen Schicht (134; 134a; 134b).

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft eine Halbleitervorrichtung und insbesondere eine Halbleitervorrichtung mit vergrabenen Gates.
  • BESCHREIBUNG DER VERWANDTEN TECHNIK
  • Im Zuge der kontinuierlichen Entwicklung der Elektronikindustrie und den steigenden Anforderungen von Nutzern werden elektronische Vorrichtungen immer kompakter und leistungsfähiger. Entsprechend werden Halbleitervorrichtungen, die in elektronischen Vorrichtungen verwendet werden, derart konzipiert, dass sie eine hohe Integration und eine hohe Leistung aufweisen. Die Gate-Elektroden in einem Halbleitersubstrat zu vergraben ist eine Möglichkeit, wie Halbleiter stärker integriert werden können.
  • KURZFASSUNG
  • Eine Halbleitervorrichtung kann ein Substrat umfassen, das eine aktive Region umfasst, eine Gate-Struktur, die sich in einer ersten Richtung in einem Gate-Graben in dem Substrat erstreckt, eine Bit-Leitung, die sich in einer zweiten Richtung, welche die erste Richtung kreuzt, auf dem Substrat erstreckt, und die mit der aktiven Region auf einer Seite der Gate-Struktur elektrisch verbunden ist, und einen Kondensator, der sich auf der Bit-Leitung befindet und mit der aktiven Region auf der anderen Seite der Gate-Struktur elektrisch verbunden ist. Die Gate-Struktur kann eine Gate-Dielektrikumsschicht umfassen, die sich auf einer unteren Fläche und inneren Seitenflächen des Gate-Grabens befindet, eine erste leitfähige Schicht, die sich auf der Gate-Dielektrikumsschicht befindet, in einem unteren Abschnitt des Gate-Grabens, Seitenwandisolierschichten, die sich auf der Gate-Dielektrikumsschicht auf einer oberen Fläche der ersten leitfähigen Schicht befinden, eine zweite leitfähige Schicht, die sich auf der ersten leitfähigen Schicht befindet und Graphen umfasst, und eine vergrabene Isolierschicht, die einen Freiraum zwischen den Seitenwandisolierschichten auf der zweiten leitfähigen Schicht ausfüllt.
  • Eine Halbleitervorrichtung kann ein Substrat umfassen, das eine aktive Region und eine Gate-Struktur in einem Gate-Graben in dem Substrat umfasst. Die Gate-Struktur kann eine Gate-Dielektrikumsschicht umfassen, die sich auf einer unteren Fläche und auf inneren Seitenflächen des Gate-Grabens befindet. Eine Gate-Elektrodenschicht befindet sich auf der Gate-Dielektrikumsschicht in einem unteren Abschnitt des Gate-Grabens. Die Gate-Elektrode umfasst erste und zweite Metallschichten, die sequenziell gestapelt sind, umfassend ein Metallmaterial, sowie eine Graphenschicht, die zumindest teilweise äußere Seitenflächen und eine untere Fläche von zumindest einer von der ersten und zweiten Metallschicht umgibt und Graphen umfasst. Eine vergrabene Isolierschicht befindet sich auf einer oberen Fläche der Gate-Elektrodenschicht.
  • Eine Halbleitervorrichtung kann ein Substrat umfassen, das eine aktive Region umfasst mit Source-/Drain-Regionen, einer Gate-Elektrodenschicht, die in dem Substrat vergraben ist und umfassend eine Mehrzahl von Metallschichten, die in dem Substrat vergraben sind und derart angeordnet sind, dass sie zumindest teilweise in einer Richtung senkrecht zu einer oberen Fläche des Substrats überlappen, und eine Graphenschicht, die zumindest teilweise eine untere Fläche einer beliebigen der Mehrzahl an Metallschichten bedeckt. Eine Gate-Dielektrikumsschicht befindet sich zwischen der aktiven Region und der Gate-Elektrodenschicht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Ein umfassenderes Verständnis der vorliegenden Offenbarung und vieler der begleitenden Aspekte lässt sich leicht erzielen, da diese deutlicher aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen hervorgehen, in welchen:
    • 1 ein schematisches Layoutdiagramm ist, das eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung darstellt;
    • 2A und 2B schematische Querschnittsansichten sind, die Halbleitervorrichtungen gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung darstellen;
    • 3 eine teilweise vergrößerte Ansicht ist, die eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung darstellt;
    • 4A, 4B und 4C Querschnittsansichten und teilweise vergrößerte Ansichten sind, die eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen darstellen;
    • 5A und 5B Querschnittsansichten und teilweise vergrößerte Ansichten sind, die eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen darstellen;
    • 6A bis 6C teilweise vergrößerte Ansichten sind, die Halbleitervorrichtungen gemäß beispielhaften Ausführungsformen darstellen; und
    • 7A bis 7H schematische Querschnittsansichten sind, die ein Herstellungsverfahren für eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen darstellen.
  • DETAILLIERTE BESCHREIBUNG
  • Nachfolgend werden Ausführungsformen des vorliegenden erfinderischen Konzepts mit Bezug auf die beigefügten Zeichnungen beschrieben.
  • 1 ist ein schematisches Layoutdiagramm, das eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen darstellt. 2A und 2B sind schematische Querschnittsansichten, die Halbleitervorrichtungen gemäß beispielhaften Ausführungsformen darstellen. 2A ist eine Querschnittsansicht, die entlang der Schnittlinie I-I' aus 1 vorgenommen wurde, und 2B ist eine Querschnittsansicht, die entlang der Schnittlinie II-II' aus 1 vorgenommen wurde. 3 ist eine teilweise vergrößerte Ansicht, die eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen darstellt. 3 ist eine vergrößerte Ansicht, die eine Region „A“ aus 2A darstellt.
  • Bezug nehmend auf 1 bis 3 kann eine Halbleitervorrichtung 100 ein Substrat 101 umfassen, das aktive Regionen ACT und Gate-Strukturen GS umfasst, die in dem Substrat 101 vergraben sind und sich darin erstrecken. Die Halbleitervorrichtung 100 kann ferner eine Wortleitung WL umfassen, Bit-Leitungen BL, welche die Wortleitung WL kreuzen, direkte Kontakte DC, welche die Bit-Leitungen BL und die aktiven Regionen ACT miteinander elektrisch verbinden, Kondensatoren CAP, die sich auf einem oberen Abschnitt der Bit-Leitungen BL befinden, und Speicherknotenkontakte BC, welche die Kondensatoren CAP und die aktiven Regionen ACT elektrisch miteinander verbinden. Die Halbleitervorrichtung 100 kann ferner Vorrichtungsisolationsschichten 110 umfassen, die aktive Regionen ACT definieren, eine untere Isolierschicht 115 und eine Zwischenisolierschicht 170, die sich auf dem Substrat 101 befinden, und Bit-Leitungs-Abstandhalter 140 auf Seitenwänden der Bit-Leitungen BL. Die Halbleitervorrichtung 100 kann zum Beispiel bei einer Zell-Array-Region eines dynamischen Direktzugriffsspeichers (DRAM) Anwendung finden, aber die vorliegende Erfindung ist nicht notwendigerweise darauf beschränkt.
  • Das Substrat 101 kann eine obere Fläche haben, die sich in einer X-Richtung und einer Y-Richtung erstreckt. Das Substrat 101 kann ein Halbleitermaterial umfassen, wie beispielsweise ein Gruppe-IV-Halbleitermaterial, einen Gruppe-III-V-Verbindungshalbleiter und/oder einen Gruppe-II-VI-Verbindungshalbleiter. Zum Beispiel kann der Gruppe-IV-Halbleiter Silizium, Germanium oder Siliziumgermanium umfassen. Das Substrat 101 kann mit Verunreinigungen dotiert oder ionenimplantiert sein. Das Substrat 101 kann ein Silicon-on-Insulator(SOI)-Substrat sein, ein Germanium-on-Insulator(GOI)-Substrat, ein Siliziumgermanium-Substrat oder ein Substrat, das eine epitaktische Schicht umfasst.
  • Die aktiven Regionen ACT können durch die Vorrichtungsisolationsschichten 110 in dem Substrat 101 definiert sein. Die aktiven Regionen ACT können eine Stangenform aufweisen und können in dem Substrat 101 in Form einer Insel angeordnet sein, die sich in einer Richtung erstreckt, zum Beispiel in einer W-Richtung. Die W-Richtung kann eine Richtung sein, die bezüglich einer Erstreckungsrichtung der Wortleitungen WL und der Bit-Leitungen BL geneigt ist.
  • Die aktiven Regionen ACT können eine Verunreinigungsregion 105 haben, die ausgehend von der oberen Fläche des Substrats 101 eine vorgegebene Tiefe aufweist. Die Verunreinigungsregion 105 kann als Source-/Drain-Region eines Transistors vorgesehen sein, der durch die Gate-Struktur GS gebildet wird. Zum Beispiel kann eine Drain-Region zwischen zwei Gate-Strukturen GS ausgebildet sein, die eine aktive Region ACT kreuzt, und eine Source-Region kann jeweils außerhalb der zwei Gate-Strukturen GS ausgebildet sein. Die Source-Region und die Drain-Region werden durch die Verunreinigungsregion 105 entsprechend einem Schaltbild eines Transistors, der letztendlich ausgebildet werden soll, ausgebildet, indem im Wesentlichen die gleichen Verunreinigungen dotiert oder ionenimplantiert werden, und können austauschbar bezeichnet werden. Die Verunreinigungsregion 105 kann auf einer Tiefe ausgebildet werden, die geringer ist als die obere Fläche der Gate-Elektrodenschicht GE, aber die vorliegende Erfindung ist nicht notwendigerweise darauf beschränkt. In beispielhaften Ausführungsformen können sich die Tiefe der Verunreinigungsregion 105 in der Source-Region und der Drain-Region voneinander unterscheiden.
  • Die Vorrichtungsisolationsschichten 110 können durch einen Prozess flacher Grabenisolation (STI) ausgebildet sein. Die Vorrichtungsisolationsschichten 110 können zumindest teilweise die aktiven Regionen ACT umgeben und können die aktiven Regionen ACT voneinander elektrisch isolieren. Die Vorrichtungsisolationsschichten 110 können aus einem Isoliermaterial bestehen, zum Beispiel einem Oxid, einem Nitrid oder einer Kombination daraus.
  • Die Gate-Strukturen GS können Wortleitungen WL umfassen und können sich in den Gate-Gräben GT befinden, die sich von einer oberen Fläche des Substrats 101 erstrecken. Die Gate-Strukturen GS können sich in einer Richtung, zum Beispiel in der X-Richtung, über die aktiven Regionen ACT in dem Substrat 101 erstrecken. Zum Beispiel kann ein Paar Gate-Strukturen GS eine aktive Region ACT kreuzen. Die Gate-Strukturen GS können vergrabene Wortleitungen WL umfassen, die jeweils einen Buried Channel Array Transistor (BCAT) bilden. Jede der Gate-Strukturen GS kann eine Gate-Dielektrikumsschicht 120, Seitenwandisolierschichten 125, eine Gate-Elektrodenschicht GE und eine vergrabene Isolierschicht 128 umfassen.
  • Die Gate-Gräben GT können in den Vorrichtungsisolationsschichten 110 eine größere Tiefe aufweisen als in der aktiven Region ACT. Wie in 2B gezeigt, kann sich entsprechend die Gate-Elektrodenschicht GE auf einem oberen Abschnitt der aktiven Regionen ACT erstrecken, während sie die Seitenflächen der aktiven Regionen ACT teilweise umgibt.
  • Die Gate-Dielektrikumsschicht 120 kann sich auf einer unteren Fläche und auf inneren Seitenflächen des Gate-Grabens GT befinden. Die Gate-Dielektrikumsschicht 120 kann ein Oxid, ein Nitrid und/oder ein Oxinitrid umfassen. Die Gate-Dielektrikumsschicht 120 kann zum Beispiel eine Siliziumoxidschicht oder eine isolierende Schicht mit einer hohen Dielektrizitätskonstante sein (z. B. einer höheren Dielektrizitätskonstante als der von Siliziumoxid, was vorliegend als „High-k“-Material bezeichnet werden kann). In beispielhaften Ausführungsformen kann die Gate-Dielektrikumsschicht 120 eine Schicht sein, die durch Oxidation der aktiven Region ACT ausgebildet wird, oder eine Schicht, die durch Abscheidung ausgebildet wird.
  • Die Seitenwandisolierschichten 125 können sich an einer vorgegebenen Tiefe von dem oberen Abschnitt des Gate-Grabens GT befinden. In dem Gate-Graben GT können die Seitenwandisolierschichten 125 auf der oberen Fläche der ersten leitfähigen Schicht 132 angeordnet sein und können sich auf den inneren Seitenflächen der Gate-Dielektrikumsschicht 120 befinden. Jede der Seitenwandisolierschichten 125 kann eine zweite Dicke T2 aufwiesen, die kleiner ist als die erste Dicke T1 der Gate-Dielektrikumsschicht 120. Zum Beispiel kann die erste Dicke T1 von etwa einem 2-fachen bis 7-fachen der zweiten Dicke T2 reichen. Die Seitenwandisolierschichten 125 können ein Oxid, ein Nitrid und/oder ein Oxinitrid umfassen. Die Seitenwandisolierschichten 125 können zum Beispiel Siliziumoxidschichten sein. Die Seitenwandisolierschichten 125 können das gleiche Material wie die Gate-Dielektrikumsschicht 120 umfassen oder können ein Material umfassen, das sich davon unterscheidet. Wenn die Seitenwandisolierschichten 125 aus dem gleichen Material bestehen wie die Gate-Dielektrikumsschicht 120, könnte eine Schnittstelle mit der Gate-Dielektrikumsschicht 120 nicht erkennbar sein. Selbst in diesem Fall allerdings kann eine Region, in der die Seitenwandisolierschichten 125 ausgebildet sind, anhand einer Differenz der Breite verglichen mit der Region, in der die Seitenwandisolierschichten 125 nicht ausgebildet sind, erkannt werden.
  • Die Gate-Elektrodenschicht GE kann eine erste leitfähige Schicht 132 umfassen, die sich in einem unteren Abschnitt des Gate-Grabens GT befindet, eine zweite leitfähige Schicht 134, die sich auf der Gate-Dielektrikumsschicht 120 auf der oberen Fläche der ersten leitfähigen Schicht 132 befindet, und eine dritte leitfähige Schicht 136, die eine Region innerhalb der zweiten leitfähigen Schicht 134 ausfüllt.
  • Die erste leitfähige Schicht 132 kann eine Region zwischen der Gate-Dielektrikumsschicht 120 in dem unteren Abschnitt des Gate-Grabens GT ausfüllen und kann eine vorgegebene Dicke oder Höhe aufweisen. Die erste leitfähige Schicht 132 ist eine erste Metallschicht, die ein Metallmaterial umfasst, und kann zum Beispiel Titan (Ti), Titannitrid (TiN), Tantal (Ta) und Tantalnitrid (TaN) umfassen. Zum Beispiel kann die erste leitfähige Schicht 132 aus einer dualen Schicht aus Titan (Ti) und Titannitrid (TiN) ausgebildet sein.
  • Die zweite leitfähige Schicht 134 kann sich in Form einer Auskleidung in einem unteren Abschnitt der Seitenwandisolierschichten 125 derart erstrecken, dass sie innere Seitenwände der Seitenwandisolierschichten 125 und der oberen Fläche der ersten leitfähigen Schicht 132 bedeckt. Die zweite leitfähige Lage 134 kann sich mit einer im Wesentlichen einheitlichen Dicke erstrecken. Eine obere Fläche der zweiten leitfähigen Schicht 134 kann die vergrabene Isolierschicht 128 berühren. Die zweite leitfähige Schicht 134 kann zwischen der ersten leitfähigen Schicht 132 und der dritten leitfähigen Schicht 136 eingefügt sein und kann zumindest teilweise die äußeren Seitenflächen und untere Fläche der dritten leitfähigen Schicht 136 umgeben. Die zweite leitfähige Schicht 134 kann zumindest teilweise von der ersten leitfähigen Schicht 132, den Seitenwandisolierschichten 125, der dritten leitfähigen Schicht 136 und der vergrabenen Isolierschicht 128 umgeben sein. Aufgrund der Seitenwandisolierschichten 125 kann eine Breite W2 der zweiten leitfähigen Schicht 134 in einer Region, die zu der Schnittstelle zwischen der ersten leitfähigen Schicht 132 und der zweiten leitfähigen Schicht 134 benachbart ist, geringer sein als die erste Breite W1 der ersten leitfähigen Schicht 132. Die zweite leitfähige Schicht 134 kann eine Graphenschicht sein, die Graphen umfasst. Graphen weist eine zweidimensionale Struktur einer Honigwabe auf, die aus einer oder mehreren Schichten an Kohlenstoffatomen besteht. Da Graphen ein Material mit einer relativ niedrigen Widerstandsfähigkeit ist, kann der Gesamtwiderstand der Gate-Elektrodenschicht GE durch die zweite leitfähige Schicht 134 reduziert sein. Zum Beispiel kann die zweite leitfähige Schicht 134 eine dritte Dicke T3 aufweisen, die von etwa 0,6 nm bis etwa 5 nm reicht.
  • Die dritte leitfähige Schicht 136 kann derart angeordnet sein, dass äußere Seitenflächen und eine untere Fläche derselben zumindest teilweise durch die leitfähige Schicht 134 umgeben sind. Eine obere Fläche der dritten leitfähigen Schicht 136 kann im Wesentlichen koplanar mit der oberen Schicht der zweiten leitfähigen Schicht 134 sein. Die dritte leitfähige Schicht 136 kann zum Beispiel Titan (Ti), Titannitrid (TiN), Tantal (Ta) und/oder Tantalnitrid (TaN) als zweite Metallschicht umfassen, welche ein Metallmaterial umfassen. Zum Beispiel kann die dritte leitfähige Schicht 136 das gleiche Material umfassen wie die erste leitfähige Schicht 132 oder sie kann aus einem anderen Material bestehen.
  • In der Gate-Elektrodenschicht GE kann die erste leitfähige Schicht 132 derart angeordnet sein, dass sie mit der Gate-Dielektrikumsschicht 120 in Kontakt ist, sodass sie einen Gate-Abschnitt eines Transistors bildet. In der Gate-Elektrodenschicht GE können die zweite leitfähige Schicht 134 und die dritte leitfähige Schicht 136, die sich innerhalb der Seitenwandisolierschichten 125 befinden, einen Wortleitungsabschnitt bilden, der als Wortleitung WL fungiert.
  • Die vergrabene Isolierschicht 128 kann derart auf der zweiten leitfähigen Schicht 134 und der dritten leitfähigen Schicht 136 angeordnet sein, dass sie den Gate-Graben GT ausfüllt. Die vergrabene Isolierschicht 128 kann aus einem Isoliermaterial bestehen, zum Beispiel einer Siliziumnitridschicht.
  • In der aktiven Region ACT können die Gate-Gräben GT eine erste Länge L1 in einer Richtung aufweisen, die senkrecht zu der oberen Fläche des Substrats ist, zum Beispiel eine Z-Richtung. Zum Beispiel kann die erste Länge L1 von etwa 90 nm bis etwa 110 nm reichen. In der vorliegenden Ausführungsform kann Graphen mit einer relativ niedrigen Widerstandsfähigkeit bei der zweiten leitfähigen Schicht 134 Anwendung finden, während Defekte, wie beispielsweise Biegen oder dergleichen, in der Gate-Struktur GS verhindert werden, indem die erste Länge L1 relativ reduziert wird, sodass die Widerstandsfähigkeit der Gate-Elektrodenschicht GE sichergestellt werden kann. Indem die Seitenwandisolierschicht 125 auf der oberen Seitenwand der Gate-Elektrodenschicht GE angeordnet wird, kann ein Auftreten eines Gate-induzierten Drain-Leckstroms (GIDL) auf ein Minimum reduziert werden und selbst in diesem Fall kann die Widerstandsfähigkeit durch die zweite leitfähige Schicht 134 sichergestellt werden.
  • Die zweite Länge L2 der ersten leitfähigen Schicht 132 in der Z-Richtung kann geringer sein als die dritte Länge L3 der zweiten leitfähigen Schicht 134. Die zweite Länge L2 der ersten leitfähigen Schicht 132 kann geringer sein als die Länge der dritten leitfähigen Schicht 136. Die dritte Länge L3 der zweiten leitfähigen Schicht 134 kann geringer sein als die vierte Länge L4 der vergrabenen Isolierschicht 128 aber die vorliegende Erfindung ist nicht notwendigerweise darauf beschränkt.
  • Der direkte Kontakt DC kann sich unterhalb der Bit-Leitungen BL befinden und kann mit einer Drain-Region der aktiven Region ACT verbunden sein. Der direkte Kontakt DC kann durch die untere Isolierschicht 115 hindurchdringen, sodass er die Drain-Region mit der Bit-Leitung BL elektrisch verbindet. Der Speicherknotenkontakt BC kann mit einer Source-Region der aktiven Region ACT verbunden sein. Der Speicherknotenkontakt BC kann durch die untere Isolierschicht 115 und die Zwischenisolierschicht 170 hindurchtreten, sodass er die Source-Region und den Kondensator CAP elektrisch verbindet. Die Speicherknotenkontakte BC können in einer Reihe in der X- und Y-Richtung angeordnet sein. In beispielhaften Ausführungsformen können Formen und Strukturen des direkten Kontakts DC und der Speicherknotenkontakte BC unterschiedlich verändert werden. Zum Beispiel können sich ferner separate Kontaktabstandhalter auf Seitenflächen des direkten Kontakts DC befinden. Zum Beispiel können die Speicherknotenkontakte BC in einer Form angeordnet sein, bei der das Substrat 101 vertieft ist, und kann Landing-Pads umfassen, die sich darauf befinden.
  • Der direkte Kontakt DC und der Speicherknotenkontakt BC können aus einem leitfähigen Material ausgebildet sein und können zum Beispiel polykristallines Silizium und/oder ein Metallmaterial umfassen.
  • Die untere Isolierschicht 115 und die Zwischenisolierschicht 170 können zumindest teilweise die obere Fläche des Substrats 101 bedecken. Die untere Isolierschicht 115 und die Zwischenisolierschicht 170 kann ein Isoliermaterial umfassen und kann zum Beispiel ein Oxid, ein Nitrid und/oder ein Oxinitrid umfassen.
  • Die Bit-Leitungen BL können sich in einer Richtung, zum Beispiel einer Y-Richtung, senkrecht zu der Gate-Struktur GS erstrecken. Die Bit-Leitungen BL können eine erste leitfähige Bit-Leitungs-Schicht 162, eine zweite leitfähige Bit-Leitungs-Schicht 164 auf der ersten leitfähigen Bit-Leitungs-Schicht 162 und eine Deckschicht 166 auf der zweiten leitfähigen Bit-Leitungs-Schicht 164 umfassen.
  • Die erste leitfähige Bit-Leitungs-Schicht 162 kann eine Halbleiterschicht sein und kann eine obere Fläche des direkten Kontakts DC berühren. Die zweite leitfähige Bit-Leitungs-Schicht 164 kann ein Metallmaterial umfassen und kann auch aus, zum Beispiel, einer dualen Schicht ausgebildet sein, die eine Metallschicht und eine Metallsilizidschicht aufweist. Die Deckschicht 166 kann ein Isoliermaterial umfassen.
  • Die Bit-Leitungs-Abstandhalter 140 können sich auf gegenüberliegenden Seitenwänden der Bit-Leitungen BL befinden. Die Bit-Leitungs-Abstandhalter 140 können aus einer Oxidschicht, einer Nitridschicht, einem Luftabstandhalter oder einer Kombination daraus ausgebildet sein. Der Luftabstandhalter kann Gase umfassen, die in der Atmosphäre vorliegen können oder während eines Herstellungsprozesses einer Halbleitervorrichtung erzeugt werden.
  • Der Kondensator CAP kann eine untere Elektrode 182 umfassen, eine dielektrische Kondensatorschicht 184 und eine obere Elektrode 186. Die untere Elektrode 182 und die obere Elektrode 186 können einen dotierten Halbleiter, ein Metallnitrid, ein Metall und/oder ein Metalloxid umfassen. Die untere Elektrode 182 und die obere Elektrode 186 können zum Beispiel polykristallines Silizium, Titannitrid (TiN), Wolfram (W), Titan (Ti), Ruthenium (Ru) und/oder Wolframnitrid (WN) umfassen. Die dielektrische Kondensatorschicht 184 kann mindestens ein High-k-Material umfassen, zum Beispiel Zirconiumoxid (ZrO2), Aluminiumoxid (Al2O3) und Hafniumoxid (Hf2O3). Der Kondensator CAP ist als zylindrische Form dargestellt, ist aber nicht darauf beschränkt, und in beispielhaften Ausführungsformen kann der Kondensator CAP ebenfalls eine Säulenform aufweisen.
  • 4A bis 4C sind teilweise vergrößerte Ansichten, die Halbleitervorrichtungen gemäß beispielhaften Ausführungsformen darstellen. 4A bis 4C sind vergrößerte Ansichten, die einen Bereich darstellen, der Region „A“ aus 2A entspricht.
  • Bezug nehmend auf 4A kann in einer Gate-Struktur GSa einer Halbleitervorrichtung 100a eine Gate-Elektrodenschicht GEa eine erste leitfähige Schicht 132 umfassen, die sich in einem unteren Abschnitt eines Gate-Grabens GT befindet, eine dritte leitfähige Schicht 136a, die sich auf der Gate-Dielektrikumsschicht 120 auf der oberen Fläche der ersten leitfähigen Schicht 132 befindet, und eine zweite leitfähige Schicht 134a, die eine Region innerhalb der dritten leitfähigen Schicht 136a ausfüllt. Die zweite leitfähige Schicht 134a kann zumindest teilweise von der dritten leitfähigen Schicht 136a und der vergrabenen Isolierschicht 128 umgeben sein.
  • Die Gate-Elektrodenschicht GEa kann eine andere Anordnung der zweiten leitfähigen Schicht 134a und der dritten leitfähigen Schicht 136a im Vergleich zu den Ausführungsformen aus 2A bis 3 aufweisen. In der vorliegenden Ausführungsform kann die zweite leitfähige Schicht 134a ein größeres Volumen aufweisen als die dritte leitfähige Schicht 136a, aber die vorliegende Erfindung ist nicht notwendigerweise darauf beschränkt. Ein relatives Volumen der zweiten leitfähigen Schicht 134a und der dritten leitfähigen Schicht 136a kann unter Berücksichtigung eines Gesamtwiderstands der Gate-Elektrodenschicht GEa und einer Prozesskomplexität ausgewählt werden.
  • Bezug nehmend auf 4B kann in einer Gate-Struktur GSb einer Halbleitervorrichtung 100b eine Gate-Elektrodenschicht GEb eine erste leitfähige Schicht 132 umfassen, die sich in einem unteren Abschnitt eines Gate-Grabens GT befindet, und eine zweite leitfähige Schicht 134b, die eine Region innerhalb der Gate-Dielektrikumsschicht 120 auf der oberen Fläche der ersten leitfähigen Schicht 132 ausfüllt. Die zweite leitfähige Schicht 134b kann zumindest teilweise von der ersten leitfähigen Schicht 132, den Seitenwandisolierschichten 125 und der vergrabenen Isolierschicht 128 umgeben sein.
  • Anders als die in 2A bis 3 und 4A dargestellte Anordnung umfasst die Gate-Elektrodenschicht GEb möglicherweise nicht die dritten leitfähigen Schichten 136 und 136a und kann derart angeordnet sein, dass die zweite leitfähige Schicht 134b ein relativ großes Volumen aufweist. Entsprechend kann der Widerstand der Gate-Elektrodenschicht GEb auf ein Minimum reduziert werden und die Tiefe des Gate-Grabens GT kann weiter reduziert werden oder die Breite desselben kann weiter erhöht werden. Entsprechend können Mängel, die in dem Gate-Graben GT auftreten, wie beispielsweise Biegen, auf ein Minimum reduziert werden.
  • Bezug nehmend auf 4C kann in einer Gate-Struktur GSc einer Halbleitervorrichtung 100c eine Gate-Elektrodenschicht GEc eine erste leitfähige Schicht 132c umfassen, die sich in einem unteren Abschnitt des Gate-Grabens GT befindet und eine erste Schicht 132A und eine zweite Schicht 132B umfasst, und eine zweite leitfähige Schicht 134, die sich auf der Gate-Dielektrikumsschicht 120 auf der oberen Fläche der ersten leitfähigen Schicht 132 befindet, und eine dritte leitfähige Schicht 136, die eine Region innerhalb der zweiten leitfähigen Schichten 134 ausfüllt. Anders als die in 2A bis 3 dargestellte Anordnung kann die Gate-Elektrodenschicht GEc die erste leitfähige Schicht 132c umfassen, die aus einer Mehrzahl von Schichten ausgebildet ist, die unterschiedliche Materialien umfassen.
  • Die erste Schicht 132A kann sich entlang der inneren Seitenflächen und der oberen Fläche der Gate-Dielektrikumsschicht 120 erstrecken und die zweite Schicht 132B kann einen Freiraum innerhalb der ersten Schicht 132A ausfüllen. Die erste Schicht 132A kann zumindest teilweise eine äußere Seitenfläche und eine untere Fläche der zweiten Schicht 132B umgeben, außer der oberen Fläche der zweiten Schicht 132B.Die erste Schicht 132A kann ein Material mit einer ersten Widerstandsfähigkeit umfassen und die zweite Schicht 132B kann ein Material mit einer zweiten Widerstandsfähigkeit umfassen, die geringer ist als die erste Widerstandsfähigkeit. Zum Beispiel kann die erste Schicht 132A Titan (Ti), Titannitrid (TiN), Tantal (Ta) und/oder Tantalnitrid (TaN) umfassen und die zweite Schicht 132B kann Wolfram (W), Aluminium (Al) und/oder Kupfer (Cu) umfassen.
  • 5A und 5B sind jeweils Querschnittsansichten und teilweise vergrößerte Ansichten, die eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen darstellen. 5B ist eine vergrößerte Ansicht einer Region „B“ aus 5A.
  • Bezug nehmend auf 5A und 5B kann eine Gate-Struktur GSd einer Halbleitervorrichtung 100d eine Gate-Dielektrikumsschicht 120, eine Gate-Elektrodenschicht GEd und eine vergrabene Isolierschicht 128 umfassen. Die Gate-Elektrodenschicht GEd kann eine erste Metallschicht 131d, eine zweite Metallschicht 133d und eine dritte Metallschicht 135d umfassen, die jeweils sequenziell gestapelt und auf der Gate-Dielektrikumsschicht 120 in einem unteren Abschnitt des Gate-Grabens GT angeordnet sind. Die Gate-Elektrodenschicht GEd kann ferner eine Graphenschicht 134d umfassen, die zumindest teilweise äußere Seitenflächen der ersten Metallschicht 131d, der zweiten Metallschicht 133d und der dritten Metallschicht 135d und die untere Fläche der ersten Metallschicht 131 d umgibt. Wo auf eine detaillierte Beschreibung eines oder mehrerer Elemente verzichtet wurde, kann angenommen werden, dass diese Elemente entsprechenden Elementen, die anderswo in der vorliegenden Offenbarung erläutert werden, zumindest ähnlich sind.
  • Die erste Metallschicht 131d, die zweite Metallschicht 133d und die dritte Metallschicht 135d können jeweils andere Metallmaterialien umfassen. Zum Beispiel kann eine erste Metallschicht 131d ein Material zum Anpassen einer Schwellwertspannung eines Transistors umfassen und kann, zum Beispiel, ein p-Typ-Metall umfassen. Die zweite Metallschicht 133d kann ein Metallmaterialien umfassen, das eine niedrigere Widerstandsfähigkeit aufweist als die erste Metallschicht 131d und die dritte Metallschicht 135d. Die zweite Metallschicht 133d kann die Widerstandsfähigkeit einer Wortleitung WL anpassen. Die dritte Metallschicht 135d kann ein Material zum Anpassen einer Austrittsarbeit zusammen mit der Graphenschicht 134d umfassen. Die dritte Metallschicht 135d kann ein Material umfassen, das eine andere Austrittsarbeit aufweist als die erste Metallschicht 131d und kann zum Beispiel ein n-Typ-Metall umfassen.
  • Das n-Typ-Metall kann zum Beispiel ein Metall sein, das eine Austrittsarbeit von 4,3 eV oder weniger aufweist, und das p-Typ-Metall kann ein Metall sein, das eine Austrittsarbeit von 4,4 eV oder mehr aufweist, aber die vorliegende Erfindung ist nicht notwendigerweise darauf beschränkt. Die dritte Metallschicht 135d kann mit der Graphenschicht 134d kombiniert werden, um die Austrittsarbeit zu senken. Dies rührt daher, dass ein Dipolübergang entsprechend eines Ladungstransfers zwischen Graphen und dem Metall ausgebildet wird, wodurch ein Oberflächendipol einer Oberfläche des Metalls unterbunden wird. Entsprechend kann die dritte Metallschicht 135d als Material ausgewählt werden, das fähig ist, die Gesamtaustrittsarbeit zu senken, indem sie mit der Graphenschicht 134d kombiniert wird, selbst falls die Austrittsarbeit nicht 4,3 eV oder weniger beträgt. Zum Beispiel kann die dritte Metallschicht 135d ein Material umfassen, das eine Gesamtaustrittsarbeit aufweist, die kleiner ist als etwa 4,05 eV, indem sie mit der Graphenschicht 134d kombiniert wird. Zum Beispiel kann die erste Metallschicht 131d Titannitrid (TiN), Wolfram (W), Nickel (Ni), Kobalt (Co) und/oder Palladium (Pd) umfassen, wobei die zweite Metallschicht 133d Wolfram (W), Kupfer (Cu), Gold (Au) und/oder Silber (Ag) umfassen kann und die dritte Metallschicht 135d Titan (Ti), Titannitrid (TiN), Aluminium (Al) und/oder Chrom (Cr) umfassen kann. In beispielhaften Ausführungsformen kann eine relative Dicke der ersten Metallschicht 131d, der zweiten Metallschicht 133d und der dritten Metallschicht 135d unterschiedlich geändert werden.
  • Die Graphenschicht 134d kann zwischen der ersten Metallschicht 131d, der zweiten Metallschicht 133d und der dritten Metallschicht 135d sowie der Gate-Dielektrikumsschicht 120 eingefügt sein, sodass eine obere Fläche mit der vergrabenen Isolierschicht 128 in Kontakt sein kann und eine äußere Seitenfläche mit der Gate-Dielektrikumsschicht 120 in Kontakt sein kann. Die obere Fläche der Graphenschicht 134d kann im Wesentlichen auf der gleichen Höhe positioniert sein wie die obere Fläche der dritten Metallschicht 135d, aber die vorliegende Erfindung ist nicht notwendigerweise darauf beschränkt. Gemäß beispielhaften Ausführungsformen kann die obere Fläche der Graphenschicht 134d höher oder niedriger positioniert sein als die obere Fläche der dritten Metallschicht 135d. Die Graphenschicht 134d kann eine geringere Dicke aufweisen als jeweils die erste Metallschicht 131d, die zweite Metallschicht 133d und die dritte Metallschicht 135d. Zudem kann die Beschreibung der zweiten leitfähigen Schicht 134, die oben unter Bezugnahme auf 1 bis 3 gegeben ist, genauso für die Graphenschicht 134d gelten.
  • 6A bis 6C sind teilweise vergrößerte Ansichten von Halbleitervorrichtungen gemäß beispielhaften Ausführungsformen. 6A bis 6C sind vergrößerte Ansichten eines Bereichs, der Region „B“ aus 5A entspricht.
  • Bezug nehmend auf 6A kann die Gate-Elektrodenschicht GEe in einer Gate-Struktur GSe einer Halbleitervorrichtung 100e eine erste Metallschicht 131e, eine zweite Metallschicht 133e und eine dritte Metallschicht 135e umfassen, die sequenziell gestapelt sind und sich in einem unteren Abschnitt des Gate-Grabens GT auf der Gate-Dielektrikumsschicht 120 befinden, und kann ferner eine Graphenschicht 134e umfassen, die zumindest teilweise äußere Seitenflächen der zweiten Metallschicht 133e und der dritten Metallschicht 135e und eine untere Fläche der zweiten Metallschicht 133e umgibt. Die Graphenschicht 134e kann sich zwischen der ersten Metallschicht 131e und der zweiten Metallschicht 133e erstrecken, sodass sie die obere Fläche der ersten Metallschicht 131e und die untere Fläche der zweiten Metallschicht 133e berührt.
  • Bezug nehmend auf 6B kann die Gate-Elektrodenschicht GEf in einer Gate-Struktur GSf einer Halbleitervorrichtung 100f eine erste Metallschicht 131f und eine dritte Metallschicht 135f umfassen, die in einem unteren Abschnitt des Gate-Grabens GT sequenziell auf der Gate-Dielektrikumsschicht 120 gestapelt sind, und kann ferner eine Graphenschicht 134f umfassen, die zumindest teilweise äußere Seitenflächen der ersten Metallschicht 131f und der dritten Metallschicht 135f und eine untere Fläche der ersten Metallschicht 13 1f umgibt.
  • Bezug nehmend auf 6C kann die Gate-Elektrodenschicht GEg in einer Gate-Struktur GSg einer Halbleitervorrichtung 100g eine erste Metallschicht 131g und eine dritte Metallschicht 135g umfassen, die in einem unteren Abschnitt des Gate-Grabens GT sequenziell auf der Gate-Dielektrikumsschicht 120 gestapelt und angeordnet sind, und kann ferner eine Graphenschicht 134g umfassen, die zumindest teilweise äußere Seitenflächen und eine untere Fläche der dritten Metallschicht 135g umgibt. Die Graphenschicht 134g kann sich zwischen der ersten Metallschicht 131g und der dritten Metallschicht 135g erstrecken, sodass sie die obere Fläche der ersten Metallschicht 131g und die untere Fläche der dritten Metallschicht 135g berührt.
  • Wie in den Ausführungsformen aus 6A bis 6C, kann die Anzahl an Metallschichten, welche die Gate-Elektrodenschichten GEe, GEf und GEg bilden, sowie die Anordnungsform der Graphenschichten auf unterschiedliche Art und Weise geändert werden, wie oben beschrieben, unter Berücksichtigung der Größe, einer Schwellwertspannung und einer Widerstandsfähigkeit der Gate-Elektrodenschichten GEe, GEf und GEg. In beispielhaften Ausführungsformen kann die relative Dicke der Metallschichten und der Graphenschichten, welche die Gate-Elektrodenschichten GEe, GEf und GEg bilden, auf unterschiedliche Art und Weise geändert werden.
  • 7A bis 7H sind schematische Querschnittsansichten, die ein Herstellungsverfahren für eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen darstellen.
  • Bezug nehmend auf 7A kann eine Vorrichtungsisolationsschicht 110 auf einem Substrat 101 ausgebildet werden, um aktive Regionen ACT zu definieren.
  • Zuerst können Gräben ausgebildet werden, indem das Substrat 101 unter Verwendung einer Maskenschicht entsprechend einem flachen Grabenisolationsprozess (STI) anisotropisch geätzt wird. Die Vorrichtungsisolationsschichten 110 können ausgebildet werden, indem Isoliermaterialien in den Gräben abgeschieden werden und dann ein Planarisierungsprozess durchgeführt wird. Eine Verunreinigungsregion 105 kann ausgebildet werden, indem Verunreinigungen in das Substrat 101 implantiert werden, bevor die Vorrichtungsisolationsschichten 110 ausgebildet werden. Allerdings kann die Verunreinigungsregion 105 gemäß beispielhaften Ausführungsformen ausgebildet werden, nachdem die Vorrichtungsisolationsschichten 110 ausgebildet wurden, oder in anderen Verarbeitungsschritten.
  • Bezug nehmend auf 7B können die Gate-Gräben GT ausgebildet werden, die sich in das Substrat 101 hinein erstrecken.
  • Die Gate-Gräben GT können ausgebildet werden, indem das Substrat 101 unter Verwendung einer Maskenschicht ML anisotropisch geätzt wird, und können zum Beispiel unter Verwendung eines Plasmaätzprozesses ausgebildet werden. Die Gate-Gräben GT können die aktiven Regionen ACT und die Vorrichtungsisolationsschichten 110 kreuzen und können sich in einer X-Richtung erstrecken. Die Gate-Gräben GT können im Wesentlichen die gleiche Breite in einer Y-Richtung und einer W-Richtung aufweisen und können den gleichen Trennabstand aufweisen. Die Gate-Gräben GT können in den Vorrichtungsisolationsschichten 110 mit einer größeren Tiefe ausgebildet werden. Diese Differenz der Tiefe kann Folge einer Differenz bei einer Ätzrate aufgrund unterschiedlicher Ätzmaterialien sein, aber sie kann gewünscht sein, um die aktiven Regionen ACT in Form von Finnen zu verwenden, wie in 2B gezeigt ist.
  • In dem vorliegenden Schritt können die Gate-Gräben GT eine geringere Tiefe haben. Zum Beispiel kann die Tiefe der Gate-Gräben GT von etwa 90 nm bis etwa 110 nm reichen. Wie oben beschrieben, können die Gate-Gräben GT eine geringere Tiefe aufweisen, um Defekte zu verhindern, wie beispielsweise Biegen oder dergleichen, während die Struktur der Gate-Struktur GS, die anschließend ausgebildet werden soll, optimiert wird, ein Auftreten von GIDL kann auf ein Minimum reduziert werden und der Widerstand der Gate-Elektrode GE kann sichergestellt werden.
  • Bezug nehmend auf 7C kann eine Gate-Dielektrikumsschicht 120 in den Gate-Gräben GT ausgebildet werden.
  • Die Gate-Dielektrikumsschicht 120 kann derart ausgebildet werden, dass sie eine im Wesentlichen einheitliche Dicke auf inneren Wänden und unteren Flächen der Gate-Gräben GT aufweist. Die Gate-Dielektrikumsschicht 120 kann durch einen Oxidationsprozess der aktiven Region ACT oder einen Abscheidungsprozess eines dielektrischen Materials ausgebildet werden.
  • Bezug nehmend auf 7D können in den Gate-Gräben GT erste leitfähige Schichten 132 auf der Gate-Dielektrikumsschicht 120 ausgebildet werden.
  • Die ersten leitfähigen Schichten 132 können ausgebildet werden, indem ein leitfähiges Material in die Gate-Gräben GT abgeschieden wird und das leitfähige Material bis zu einer vorgegebenen Höhe von oben vertieft wird. Die ersten leitfähigen Schichten 132 können derart ausgebildet werden, dass sie auf einem unteren Abschnitt der Gate-Gräben GT eine vorgegebene Höhe aufweisen. In den aktiven Regionen ACT und den Vorrichtungsisolationsschichten 110 können obere Flächen der ersten leitfähigen Schichten 132 auf im Wesentlichen der gleichen Höhe positioniert sein.
  • Bezug nehmend auf 7E können die Seitenwandisolierschichten 125 auf den ersten leitfähigen Schichten 132 in den Gate-Gräben GT ausgebildet sein.
  • Die Seitenwandisolierschichten 125 können zum Beispiel unter Verwendung des Abscheidungsprozesses des dielektrischen Materials ausgebildet werden, das oben unter Bezugnahme auf 7C beschrieben ist. Die Seitenwandisolierschichten 125 können derart ausgebildet werden, dass sie eine geringere Dicke aufweisen als die Gate-Dielektrikumsschichten 120. Wenn die Seitenwandisolierschichten 125 aus dem gleichen Material bestehen wie die Gate-Dielektrikumsschichten 120, könnte eine Grenze dazwischen nicht klar erkennbar sein. Wenn die Seitenwandisolierschichten 125 allerdings aus einem anderen Material als die Gate-Dielektrikumsschichten 120 ausgebildet sind, oder selbst in dem Fall, in dem sie aus dem gleichen Material ausgebildet sind, andere physische Eigenschaften aufweisen, kann die Grenze dazwischen unterscheidbar und erkennbar sein.
  • Bezug nehmend auf 7F können in den Gate-Gräben GT vorläufige zweite leitfähige Schichten 134P und vorläufige dritte leitfähige Schichten 136P auf den ersten leitfähigen Schichten 132 und den Seitenwandisolierschichten 125 ausgebildet werden.
  • Zuerst können die vorläufigen zweiten leitfähigen Schichten 134P derart ausgebildet werden, dass sie sich entlang den ersten leitfähigen Schichten 132 und den Seitenwandisolierschichten 125 erstrecken. Die vorläufige zweite leitfähige Schicht 134P kann eine Graphenschicht sein und kann sich entlang der inneren Seitenfläche der Seitenwandisolierschichten 125 und der oberen Fläche der ersten leitfähigen Schicht 132 mit einer im Wesentlichen einheitlichen Dicke erstrecken. Die vorläufigen dritten leitfähigen Schichten 136P können derart ausgebildet werden, dass sie die Gate-Gräben GT zumindest teilweise ausfüllen.
  • Bezug nehmend auf 7G können die vorläufigen zweiten leitfähigen Schichten 134P und die vorläufigen dritten leitfähigen Schichten 136P jeweils teilweise vertieft werden.
  • Die vorläufigen zweiten leitfähigen Schichten 134P und die vorläufigen dritten leitfähigen Schichten 136P können jeweils entfernt werden, indem sie bis zu einer vorgegebenen Tiefe von der oberen Fläche des Substrats 101 vertieft werden. Entsprechend können zweite leitfähige Schichten 134 und dritte leitfähige Schichten 136 ausgebildet werden, und es können Gate-Elektrodenschichten GE ausgebildet werden, welche j eweils die erste leitfähige Schicht 132, die zweite leitfähige Schicht 134 und die dritte leitfähige Schicht 136 umfassen.
  • Bezug nehmend auf 7H können Gate-Gräben GS ausgebildet werden, indem vergrabene Isolierschichten 128 in den Gate-Gräben GT ausgebildet werden, und es kann eine Bit-Leitung BL auf den Gate-Strukturen GS ausgebildet werden.
  • Die vergrabenen Isolierschichten 128 können derart ausgebildet sein, dass sie die Gate-Gräben GT ausfüllen und können dann einem Planarisierungsprozess unterzogen werden. Entsprechend können Gate-Strukturen GS, welche jeweils die Gate-Dielektrikumsschicht 120, die Seitenwandisolierschichten 125, die Gate-Elektrodenschicht GE und die vergrabene Isolierschicht 128 umfassen, ausgebildet werden.
  • Eine Bit-Leitung BL kann ausgebildet werden, indem eine untere Isolierschicht 115 auf dem Substrat 101 ausgebildet wird und dann eine erste leitfähige Bit-Leitungs-Schicht 162, eine zweite leitfähige Bit-Leitungs-Schicht 164 und eine Deckschicht 166 sequenziell gestapelt werden, bevor diese mit einer Struktur versehen werden. Wenn die erste leitfähige Bit-Leitungs-Schicht 162 ausgebildet wird, kann mit dieser zusammen ein direkter Kontakt DC in einer Region ausgebildet werden, in der das Substrat 101 teilweise entfernt ist. Als nächstes können Bit-Leitungs-Abstandhalter 140, welche Seitenflächen der Bit-Leitung BL bedecken, ausgebildet werden, und es kann eine Zwischenisolierschicht 170 ausgebildet werden. Als nächstes können Speicherknotenkontakte BC, die mit den aktiven Regionen ACT verbunden sind, durch die untere Isolierschicht 115 und die Zwischenisolierschicht 170 ausgebildet werden.
  • Als nächstes kann ein Kondensator CAP (wie beispielsweise in 2A gezeigt) auf der Zwischenisolierschicht 170 ausgebildet werden. Entsprechend kann schließlich eine Halbleitervorrichtung 100 aus 2A bis 3 hergestellt werden.
  • Wie oben ausgeführt, kann durch Verwenden einer Gate-Elektrodenschicht, welche Graphen umfasst und eine optimierte Struktur aufweist, eine Halbleitervorrichtung mit erhöhter Zuverlässigkeit vorgesehen werden.

Claims (20)

  1. Halbleitervorrichtung, aufweisend: ein Substrat (101), das eine aktive Region (ACT) umfasst; eine Gate-Struktur (GS; GSa; GSb; GSc), die sich hauptsächlich in einer ersten Richtung in einem Gate-Graben (GT) in dem Substrat (101) erstreckt; eine Bit-Leitung (BL), die sich hauptsächlich in einer zweiten Richtung, welche die erste Richtung kreuzt, auf dem Substrat (101) erstreckt, wobei die Bit-Leitung (BL) mit der aktiven Region (ACT) auf einer ersten Seite der Gate-Struktur (GS; GSa; GSb; GSc) elektrisch verbunden ist; und einen Kondensator (CAP), der sich auf der Bit-Leitung (BL) befindet und mit der aktiven Region (ACT) auf einer zweiten Seite der Gate-Struktur (GS; GSa; GSb; GSc) elektrisch verbunden ist, wobei die Gate-Struktur (GS; GSa; GSb; GSc) aufweist: eine Gate-Dielektrikumsschicht (120), die sich auf einer unteren Fläche und auf inneren Seitenflächen des Gate-Grabens (GT) befindet; eine erste leitfähige Schicht (132; 132c), die sich auf der Gate-Dielektrikumsschicht (120) in einem unteren Abschnitt des Gate-Grabens (GT) befindet; Seitenwandisolierschichten (125), die sich auf der Gate-Dielektrikumsschicht (120) auf einer oberen Fläche der ersten leitfähigen Schicht (132; 132c) befinden; eine zweite leitfähige Schicht (134; 134a; 134b), die sich auf der ersten leitfähigen Schicht (132; 132c) befindet und Graphen umfasst; und eine vergrabene Isolierschicht (128), die zumindest teilweise einen Freiraum zwischen den Seitenwandisolierschichten (125) ausfüllt, auf der zweiten leitfähigen Schicht (134; 134a; 134b).
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste leitfähige Schicht (132; 132c) eine erste Länge (L2) aufweist und die zweite leitfähige Schicht (134; 134a; 134b) eine zweite Länge (L3) aufweist, die länger ist als die erste Länge (L2), in einer Richtung, die senkrecht zu einer oberen Fläche des Substrats (101) ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Gate-Dielektrikumsschicht (120) eine erste Dicke (T1) aufweist und jede der Seitenwandisolierschichten (125) eine zweite Dicke (T2) aufweist, die geringer ist als die erste Dicke (T1).
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die zweite leitfähige Schicht (134; 134a; 134b) eine Dicke in einem Bereich von etwa 0,6 nm bis etwa 5 nm aufweist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei die zweite leitfähige Schicht (134; 134a; 134b) zumindest teilweise von der ersten leitfähigen Schicht (132; 132c), den Seitenwandisolierschichten (125) und der vergrabenen Isolierschicht (128) umgeben ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei sich die zweite leitfähige Schicht (134) auf den Seitenwandisolierschichten (125) auf der ersten leitfähigen Schicht (132; 132c) befindet, und wobei die Gate-Struktur (GS; GSc) ferner eine dritte leitfähige Schicht (136) aufweist, die zumindest teilweise einen Freiraum innerhalb der zweiten leitfähigen Schicht (134) auf der ersten leitfähigen Schicht (132; 132c) ausfüllt.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die zweite leitfähige Schicht (134) zumindest teilweise von der ersten leitfähigen Schicht (132; 132c), den Seitenwandisolierschichten (125), der dritten leitfähigen Schicht (136) und der vergrabenen Isolierschicht (128) umgeben ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die Gate-Struktur (GSa) ferner eine dritte leitfähige Schicht (136a) aufweist, die sich auf den Seitenwandisolierschichten (125) auf der ersten leitfähigen Schicht (132) befindet, und wobei die zweite leitfähige Schicht (134a) zumindest teilweise einen Freiraum innerhalb der dritten leitfähigen Schicht (136a) auf der ersten leitfähigen Schicht (132) ausfüllt.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die zweite leitfähige Schicht (134a) zumindest teilweise von der dritten leitfähigen Schicht (136a) und der vergrabenen Isolierschicht (128) umgeben ist.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, wobei die erste leitfähige Schicht (132c) eine erste Schicht (132A) aufweist, die mit der Gate-Dielektrikumsschicht (120) in Kontakt ist, und eine zweite Schicht (132B), die zumindest teilweise einen Freiraum innerhalb der ersten Schicht (132A) ausfüllt, und wobei die zweite Schicht (132B) ein Material aufweist, das eine Widerstandsfähigkeit hat, die niedriger ist als eine Widerstandsfähigkeit der ersten Schicht (132A).
  11. Halbleitervorrichtung, aufweisend: ein Substrat (101), das eine aktive Region (ACT) umfasst; und eine Gate-Struktur (GSd; GSe; GSf; GFg), die sich in einem Gate-Graben (GT) in dem Substrat (101) befindet, wobei die Gate-Struktur (GSd; GSe; GSf; GFg), aufweist: eine Gate-Dielektrikumsschicht (120), die sich auf einer unteren Fläche und auf inneren Seitenflächen des Gate-Grabens (GT) befindet; eine Gate-Elektrodenschicht (GEd; GEe; GEf; GEg) die sich auf der Gate-Dielektrikumsschicht (120) in einem unteren Abschnitt des Gate-Grabens (GT) befindet und erste und zweite Metallschichten (131d, 133d; 131e, 133e; 131f, 135f; 131g, 135g) und eine Graphenschicht (134d; 134e; 134f; 134g) umfasst, die zumindest teilweise äußere Seitenflächen und eine untere Fläche von zumindest einer von der ersten und zweiten Metallschicht (131d, 133d; 131e, 133e; 131f, 135f; 131g, 135g) umgibt; und eine vergrabene Isolierschicht (128), die sich auf einer oberen Fläche der Gate-Elektrodenschicht (GEd; GEe; GEf; GEg) befindet.
  12. Halbleitervorrichtung nach Anspruch 11, wobei eine obere Fläche der Graphenschicht (134d; 134e; 134f; 134g) mit der vergrabenen Isolierschicht (128) in Kontakt ist.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, wobei eine äußere Seitenfläche der Graphenschicht (134d; 134e; 134f; 134g) mit der Gate-Dielektrikumsschicht (120) in Kontakt ist.
  14. Halbleitervorrichtung nach einer der Ansprüche 11 bis 13, wobei die erste und zweite Metallschicht (131d, 133d; 131e, 133e; 131f, 135f; 131g, 135g) voneinander unterschiedliche Austrittsarbeiten aufweisen.
  15. Halbleitervorrichtung nach einem der Ansprüche 11 bis 14, wobei sich die Graphenschicht (134e; 134g) zwischen einer oberen Fläche der ersten Metallschicht (131e; 131g) und einer unteren Fläche der zweiten Metallschicht (133e; 135g) erstreckt.
  16. Halbleitervorrichtung nach einer der Ansprüche 11 bis 15, wobei die Gate-Elektrodenschicht (GEd; GEe) ferner eine dritte Metallschicht (135d; 135e) aufweist, die sich auf der zweiten Metallschicht (133d; 133e) befindet und deren Seitenflächen von der Graphenschicht (134d; 134e) bedeckt sind.
  17. Halbleitervorrichtung nach einer der Ansprüche 11 bis 16, wobei die erste und zweite Metallschicht (131d, 133d; 131e, 133e; 131f, 135f; 131g, 135g) voneinander unterschiedliche Breiten aufweisen.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die Gate-Struktur ferner Seitenwandisolierschichten (125) aufweist, die sich auf der Gate-Dielektrikumsschicht (120) auf einer oberen Fläche der ersten Metallschicht (131d; 131e; 131f; 131g) befinden.
  19. Halbleitervorrichtung, aufweisend: ein Substrat (101), das eine aktive Region (ACT) umfasst, die Source-/Drain-Regionen aufweist; eine Gate-Elektrodenschicht (GEd; GEe; GEf; GEg), die in dem Substrat (101) vergraben ist und eine Mehrzahl von Metallschichten (131d, 133d, 135d; 131e, 133e, 135e; 131f, 135f; 131g, 135g) umfasst, die einander in einer Richtung senkrecht zu einer oberen Fläche des Substrats (101) überlappen, und eine Graphenschicht (134c; 134d; 134e; 134f; 134g), die zumindest teilweise eine untere Fläche einer beliebigen der Mehrzahl an Metallschichten (131d, 133d, 135d; 131e, 133e, 135e; 131f, 135f; 131g, 135g) bedeckt; und eine Gate-Dielektrikumsschicht (120), die sich zwischen der aktiven Region (ACT) und der Gate-Elektrodenschicht (GEd; GEe; GEf; GEg) befindet.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die Graphenschicht (134e; 134g) zwischen zumindest Abschnitten der Mehrzahl an Metallschichten (131e, 133e, 135e; 131g, 135g) eingefügt ist.
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