CN115910990B - 反熔丝结构及反熔丝结构的制备方法 - Google Patents

Abstract

本公开提供一种反熔丝结构及反熔丝结构的制备方法，反熔丝结构包括位线结构及与位线结构电连接的选通结构；选通结构包括依次叠置的可变电阻结构、阈值选通结构及字线结构，可变电阻结构与位线结构相邻，可变电阻结构、阈值选通结构及字线结构的叠置方向与位线结构的厚度方向相交。本实施例的反熔丝结构直接在位线结构中间形成选通结构，且选通结构的叠置方向与厚度方向相交,相较于三者在厚度方向依次叠置，能够在确保反熔丝结构性能不减小的情况下，减小反熔丝结构的厚度并满足多种不同应用场景的实际需求。

Description

反熔丝结构及反熔丝结构的制备方法

技术领域

本公开涉及半导体制造技术领域，尤其涉及一种反熔丝结构及反熔丝结构的制备方法。

背景技术

随着半导体技术的发展，在动态随机存取存储器（Dynamic Random AccessMemory，DRAM）中使用的熔丝，从以物理性切断的金属熔丝逐渐转变为使用脉冲电压的反熔丝。

传统的芯片上反熔丝结构的制作是通过在不修改既有DRAM工艺流程下，使用外围区域在DRAM芯片上制作而成，由于工艺方法的制约，通常在半导体器件中制备反熔丝的位置较为固定，且占据了芯片中的较大面积和厚度，影响半导体器件的高度地集成化，所以亟待提供一种新的反熔丝结构。

发明内容

基于此，有必要针对上述背景技术中的问题，提供一种反熔丝结构及反熔丝结构的制备方法，至少能够在确保反熔丝结构性能不减小的情况下，减小反熔丝结构的尺寸。

为实现上述目的及其他目的，根据本公开的各种实施例，本公开的一方面提供了一种反熔丝结构，包括位线结构及与位线结构电连接的选通结构；选通结构包括依次叠置的可变电阻结构、阈值选通结构及字线结构，可变电阻结构与位线结构相邻，可变电阻结构、阈值选通结构及字线结构的叠置方向与位线结构的厚度方向相交。

上述实施例中的反熔丝结构，可以利用可变电阻结构具备初始态为高阻态且在一定的电压驱动下由高阻态转变为低阻态的性能，实现反熔丝结构的写入与读出；由于可变电阻结构、阈值选通结构及字线结构的叠置方向与位线结构的厚度方向相交，相较于三者在厚度方向依次叠置，本实施例能够在确保反熔丝结构性能不减小的情况下，减小反熔丝结构的厚度并满足多种不同应用场景的实际需求。

在一些实施例中，选通结构至少部分位于位线结构的内部。选通结构中的可变电阻结构、阈值选通结构及字线结构中的一个或多个可以部分或全部位于位线结构的内部，形成埋入式反熔丝结构，进一步减小反熔丝结构的厚度。

在一些实施例中，位线结构内形成有第一沟槽；第一沟槽内形成有两个共用位线结构的选通结构，使得本实施例中的反熔丝结构形成埋入式共享位线结构，提高反熔丝结构的集成度。

在一些实施例中，两个共用位线结构的选通结构以第一沟槽的对称轴对称，对称轴平行于位线结构的厚度方向，有利于提高位线结构的稳定性。

在一些实施例中，两个选通结构在相同的工艺步骤中制备而成。两个选通结构采用一体成型结构，能够减小两个选通结构的性能差异，提高反熔丝结构的性能与可靠性；两个选通结构在相同的工艺步骤中制备而成还可以减少制备步骤，降低制备成本。

在一些实施例中，两个选通结构的选通时刻具有预设时间间隔，可以避免写入或读取冲突。

在一些实施例中，阈值选通结构的顶面高于可变电阻结构的顶面；阈值选通结构的底面高于可变电阻结构的底面，使得本实施例反熔丝结构形成台阶状分布，可以在确保导电性能的前提下，减少阈值选通结构制备工艺的复杂度，还可以减小接触面积，使击穿点位置固定且击穿功耗低，避免反熔丝出现未熔断状态。

在一些实施例中，字线结构的顶面高于阈值选通结构的顶面，字线结构的底面不低于阈值选通结构的底面，使得本实施例反熔丝结构形成台阶状分布，可以在确保导电性能的前提下，减少字线结构制备工艺的复杂度。

在一些实施例中，可变电阻结构被配置为初始态为高阻态；在字线结构提供的预设编程电压驱动下，从高阻态转变为低阻态；以及在字线结构提供的预设读取电压驱动下，若为高阻态则读出第一数值及若为低阻态则读出第二数值。

在一些实施例中，预设编程电压的幅值范围为3.0V-4.0V；及/或预设读取电压的幅值范围为0V-2.0V。本实施例的反熔丝结构的编程电压与可变电阻结构厚度相关，减小可变电阻结构的厚度，可以减小其编程电压的幅值。

在一些实施例中，反熔丝结构形成于存储结构的预设区域内；预设区域选自第一金属层的表面、第二金属层的表面、顶层金属层的表面和其组合。本实施例的反熔丝结构不限于做在有源区上，节约有源区的面积。

在一些实施例中，反熔丝结构形成于动态随机存取存储器的电容层平面，充分利用电容结构附近的空间，减少反熔丝结构制备的复杂度，减小制备产品的体积，并降低制造成本。

在一些实施例中，反熔丝结构包括如下特征中的至少一种：可变电阻结构的材料选自氧化铪、氧化锆、氧化铊与氧化铝和其组合；阈值选通结构的材料选自氧化钛、氧化铪、氧化钛铪与碲锡锗相变材料和其组合；字线结构的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合；位线结构的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合。

在一些实施例中，反熔丝结构包括如下特征中的至少一种：可变电阻结构的厚度范围为5 Å-10 Å；阈值选通结构的厚度范围为1nm-10nm；字线结构的厚度范围为20nm-50nm；位线结构的厚度范围为20nm-50nm。

在一些实施例中，本公开的另一方面提供了一种反熔丝结构的制备方法，包括如下步骤：提供衬底，衬底包括位线结构；于衬底上形成位线结构；于位线结构上形成可变电阻结构；于可变电阻结构远离位线结构的一侧形成阈值选通结构；于阈值选通结构远离位线结构的一侧形成字线结构，可变电阻结构、阈值选通结构及字线结构的叠置方向与位线结构的厚度方向相交。

上述实施例中的反熔丝结构的制备方法得到的反熔丝结构中，可变电阻结构、阈值选通结构及字线结构的叠置方向与位线结构的厚度方向相交，相较于三者在厚度方向依次叠置，能够在确保反熔丝结构性能不减小的情况下，减小反熔丝结构的厚度并满足多种不同应用场景的实际需求。

在一些实施例中，可变电阻结构、阈值选通结构及字线结构构成选通结构，于位线结构上形成可变电阻结构之前包括：于位线结构上形成第一沟槽，选通结构至少部分位于第一沟槽的内部。选通结构至少部分位于第一沟槽的内部使得本实施例中的反熔丝结构形成埋入式结构，进一步减小反熔丝结构的厚度。

在一些实施例中，于所述位线结构上形成可变电阻结构包括：形成覆盖第一沟槽底面的第一隔离层；于第一沟槽内、第一隔离层上形成两个相互绝缘的可变电阻结构，两个可变电阻结构中的一个连接至第一沟槽的侧壁的第一表面，且另一个连接至第一沟槽的与第一表面相对的第二表面。两个可变电阻结构中的一个连接至第一沟槽的侧壁的第一表面，且另一个连接至第一沟槽与第一表面相对的第二表面，使得本实施例中的反熔丝结构可以形成阶梯式结构。

在一些实施例中，于可变电阻结构远离位线结构的一侧形成阈值选通结构包括：于两个可变电阻结构之间的第一隔离层上形成第二隔离层；于两个可变电阻结构之间、第二隔离层上形成两个间隔的阈值选通结构，两个阈值选通结构中的一个连接至一个可变电阻结构，且另一个连接至另一个可变电阻结构。两个阈值选通结构中的一个连接至一个可变电阻结构，且另一个连接至另一个可变电阻结构，使得本实施例中的反熔丝结构形成互相隔离开的两个阶梯式结构，进一步减小了反熔丝结构的体积。

在一些实施例中，于所述阈值选通结构远离所述位线结构的一侧形成字线结构包括：于两个阈值选通结构之间、第二隔离层上形成两个间隔的字线结构，两个字线结构中的一个连接至一个阈值选通结构，且另一个连接至另一个阈值选通结构。两个字线结构中的一个连接至一个阈值选通结构，且另一个连接至另一个阈值选通结构，使得本实施例中的反熔丝结构充分利用沟槽侧壁，形成阶梯式反熔丝结构，减小反熔丝结构的体积，且提升了反熔丝性能。

在一些实施例中，衬底内形成有存储结构；于位线结构上形成选通结构包括：于存储结构的预设区域内形成选通结构，预设区域选自第一金属层的表面、第二金属层的表面、顶层金属层的表面和其组合，预设区域内的金属层构成位线结构。由此，本实施例的反熔丝结构不限于做在有源区上，可以节约有源区的面积。

在一些实施例中，反熔丝结构的制备方法包括如下特征中的至少一种：可变电阻结构的材料选自氧化铪、氧化锆、氧化铊与氧化铝和其组合；阈值选通结构的材料选自氧化钛、氧化铪、氧化钛铪与碲锡锗相变材料和其组合；字线结构的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合；位线结构的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例中提供的一种反熔丝结构的立体结构示意图；

图2为本公开一实施例中提供的一种反熔丝结构的截面结构示意图；

图3为本公开另一实施例中提供的一种反熔丝结构的截面结构示意图；

图4为本公开再一实施例中提供的一种反熔丝结构的截面结构示意图；

图5为本公开一实施例中提供的一种反熔丝结构的制备方法的流程示意图；

图6-图25为本公开一实施例中反熔丝结构的制备方法中不同步骤所得截面结构示意图；

附图标记说明：

100、反熔丝结构；10、位线结构；21、可变电阻结构；22、阈值选通结构；23、字线结构；30、第一沟槽；30a、第一沟槽的第一表面；30b、第一沟槽的第二表面；101、隔离层；1021、第一光刻胶材料层；102、第一图形化光刻胶层；103、第一隔离层；104、可变电阻材料层；1051、第二光刻胶材料层；105、第二图形化光刻胶层；106、第二隔离层；107、阈值选通材料层；1081、第三光刻胶材料层；108、第三图形化光刻胶层；109、字线材料层；1101、第四光刻胶材料层；110、第四图形化光刻胶层；111、第三隔离层。

实施方式

为了便于理解本公开，下面将参阅相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开的基本构想，虽图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请注意，本公开实施例中所述的两者之间相互绝缘包括但不仅限于两者之间存在绝缘材料、绝缘气隙或间隙等中至少一种。

传统的反熔丝一般包括开关晶体管和编程晶体管结构，随着制程工艺的微缩，反熔丝单元由于尺寸与可靠性成负相关，导致反熔丝微缩很容易遇到瓶颈，新型的小尺寸反熔丝结构亟待开发；传统反熔丝主要包括金属-氧化物半导体场效应晶体管（Metal OxideSemiconductor Field Effect Transistor，MOSFET）器件，通常制备位置较为固定，一般制备在外围电路区域中的有源区上方。另外，参考图1，反熔丝结构通常在纵向方向上形成，反熔丝阵列在外围电路上占用的面积和厚度过大，不利于芯片尺寸的缩减。

基于此，本发明提供一种新型的反熔丝结构，可以在不降低反熔丝性能的基础上，进一步降低反熔丝尺寸。

请参考图2，在一些实施例中，本公开提供了一种反熔丝结构100，包括位线结构10及与位线结构10电连接的选通结构20；选通结构20包括依次叠置的可变电阻结构21、阈值选通结构22及字线结构23，可变电阻结构21与位线结构10相邻，可变电阻结构21、阈值选通结构22及字线结构23的叠置方向与位线结构10的厚度方向相交。

作为示例，请继续参考图2，上述实施例中的反熔丝结构100可以利用可变电阻结构21具备初始态为高阻态且在一定的电压驱动下由高阻态转变为低阻态的性能，实现反熔丝结构100的写入与读出；由于可变电阻结构21、阈值选通结构22及字线结构23的叠置方向（例如op方向）与位线结构10的厚度方向（例如oy方向）相交，相较于图1三者在厚度方向依次叠置的结构，本实施例能够在确保反熔丝结构100性能不减小的情况下，减小反熔丝结构100的厚度，并满足多种不同应用场景的实际需求。此外，由于本实施例能够在没有采用晶体管的情况下，实现反熔丝结构100的写入与读出，因此，本公开实施例提供的反熔丝结构100可以制作于有源区之外的位置，可借助于形成位置处的导电材料构成部分或全部位线结构10，进一步在确保反熔丝结构100性能不减小的情况下，减小反熔丝结构100的体积，节约有源区的面积。在该些示例中，位线的厚度方向，指衬底生长的厚度方向，也即垂直于衬底平面的方向。

作为示例，请继续参考图2，本实施例的位线结构10与选通结构20电连接包括位线结构10与选通结构直接连接、位线结构10与选通结构20通过中间媒介物连接，及在位线结构10上挖槽并嵌入选通结构20的连接方法或其组合。可变电阻结构21与位线结构10相邻可以为直接相邻或存在中间元件相邻。可变电阻结构21、阈值选通结构22及字线结构23的叠置方向例如op方向与位线结构10的厚度方向例如oy方向相交，ox方向可以为与oy方向垂直的第一方向，oy方向与op方向的夹角为0°- 90°，例如oy方向与op方向的夹角可以为5°、15°、25°、35°、45°、55°、65°、75°、85°或90°等等。

需要说明的是，虽然图中示例性地画出了两个反熔丝结构，但是本发明中的反熔丝结构也适用于仅一个反熔丝的情况。

在一些实施例中，参考图3，可变电阻结构21及阈值选通结构22可以至少部分位于字线结构23的内部。可变电阻结构21、阈值选通结构22及字线结构23的位置关系包括：可变电阻结构21、阈值选通结构22全部位于字线结构23内；仅可阈值选通结构22全部位于字线结构23内，可变电阻结构21位于字线结构23外部；阈值选通结构22部分位于字线结构23内部，部分与可变电阻结构21位于字线结构23外部，阈值选通结构22位于字线结构23外部的部分和可变电阻结构21相接触；阈值选通结构22全部及可变电阻结构21部分位于字线结构23内部，可变电阻结构21的部分位于字线结构23外部，可变电阻结构21位于字线结构23外部的部分和位线结构10相接触。可变电阻结构21及阈值选通结构22可以至少部分位于字线结构23的内部使得本实施例反熔丝结构100形成埋入式或者包裹式反熔丝结构100，以进一步减小反熔丝结构100的厚度。在一些实施例中，在图2的基础上，进一步地，选通结构20可以至少部分位于位线结构10的内部。选通结构20中的可变电阻结构21、阈值选通结构22及字线结构23的位置关系包括：选通结构20中的可变电阻结构21、阈值选通结构22及字线结构23全部位于位线结构10内；仅选通结构20中的可变电阻结构21全部位于位线结构10内，字线结构23和阈值选通结构22位于位线结构10外部；选通结构20中的可变电阻结构21部分位于位线结构10内部，部分与字线结构23和阈值选通结构22位于位线结构10外部，可变电阻结构21位于位线结构10外部的部分和阈值选通结构22相接触；选通结构20中的可变电阻结构21全部及阈值选通结构22部分位于位线结构10内部，阈值选通结构22部分与字线结构23全部位于位线结构10外部，阈值选通结构22位于位线结构10外部的部分和字线结构23相接触。选通结构20至少部分位于位线结构10的内部，形成埋入式反熔丝结构100，以进一步减小反熔丝结构100的厚度或占据空间的体积。

在一些实施例中，请参考图4，位线结构10内形成有第一沟槽30；第一沟槽30内形成有两个共用位线结构10的选通结构20，使得本实施例中的反熔丝结构100形成埋入式共享位线结构10，提高反熔丝结构100的集成度。

在一些实施例中，请继续参考图4，两个共用位线结构10的选通结构20以第一沟槽30的对称轴mn沿ox方向对称，对称轴mn沿位线结构10的厚度方向例如oy方向延伸，有利于减小共用位线结构10的两个选通结构20的性能差异，减小制备工艺的复杂度，提高制备产品的性能及稳定性。

在一些实施例中，请继续参考图4，两个选通结构20在相同的工艺步骤中制备而成。两个选通结构20采用一体成型，能够减小两个选通结构20的性能差异，提高反熔丝结构100的性能与可靠性。两个选通结构20在相同的工艺步骤中制备而成还可以减少制备步骤，降低制备成本。

在一些实施例中，通过时序控制，两个选通结构20的选通时刻具有预设时间间隔，可以避免写入或读取冲突。本实施例反熔丝结构100采用埋入式共享位线结构10，通过预设时间间隔，在写入或读取操作过程中，将确保写入或读取操作不会同时进行，避免了操作冲突。

在一些实施例中，请继续参考图4，阈值选通结构22的顶面高于可变电阻结构21的顶面；阈值选通结构22的底面高于可变电阻结构21的底面，使得本实施例反熔丝结构100形成台阶状分布，可以在确保导电性能的前提下，可以减小接触面积，使击穿点位置固定且击穿功耗低，避免反熔丝出现未熔断状态。

在一些实施例中，请继续参考图4，字线结构23的顶面高于阈值选通结构22的顶面，字线结构23的底面高于阈值选通结构22的底面，或字线结构23的底面与阈值选通结构22的底面齐平，使得本实施例反熔丝结构100形成台阶状分布，可以在确保导电性能的前提下，减少字线结构23制备工艺的复杂度；字线结构23的底面高于阈值选通结构22的底面还会使字线结构23更容易与外界电连接，便于施加电压。

在一些实施例中，多个反熔丝结构100阵列排布，每个反熔丝结构100包括两个共用位线结构10的选通结构20，该两个共用位线结构10的选通结构20可以连接至位线结构10的同一节点，位于同一列上的反熔丝结构100连接至位线结构10上不同的节点。位于同一行上的反熔丝结构100中相同行上的选通结构20连接至同一行选择控制线，反熔丝结构100中两个选通结构20的选通时刻具有预设时间间隔，在写入或读取操作过程中，将确保写入或读取操作不会同时进行，避免了操作冲突。

在一些实施例中，请继续参考图4，可变电阻结构21被配置为初始态为高阻态；在字线结构23提供的预设编程电压驱动下，从高阻态转变为低阻态；以及在字线结构23提供的预设读取电压驱动下，若为高阻态则读出第一数值及若为低阻态则读出第二数值。

作为示例，请继续参考图4，在字线结构23上施加预设编程电压，位线结构10上施加0V电压，形成压差，阈值选通结构22在压差下打开，可变电阻结构21在压差下材料内部形成导电通道，由初始高阻态转变为低阻态，即可变电阻结构21由关断状态变为具有一定阻值的导通状态。第一数值可以为“0”，第二数值可以为“1”。对可变电阻结构21进行读取操作，向字线结构23施加预设读取电压，并向位线结构10上施加0V电压，形成压差，阈值选通结构22在压差下打开，字线结构23到位线结构10存在电压，再测量流过可变电阻结构21的电流，此时用驱动电压的幅值与流过可变电阻结构21的电流相比即可获取该可变电阻结构21的阻值。若可变电阻结构21为高阻态，则可变电阻结构21中几乎无电流流过，这样输出低电压为0V，将“0”状态读出；若可变电阻结构21为低阻态，则可变电阻结构21中有电流流过，输出电压大于0V，将“1”状态读出。根据读取参数的不同和读取电路的不同，第一数值可以为“1”，第二数值可以为“0”。

在一些实施例中，请继续参考图2-图4，预设编程电压的幅值范围为3.0V-4.0V，例如预设编程电压的幅值可以为3.0V、3.2V、3.4V、3.6V、3.8V或4.0V等等。预设读取电压的幅值范围包括：0V-2.0V，例如预设读取电压可以为0V、0.2V、0.4V、0.6V、0.8V、1.0V、1.2V、1.4V、1.6V、1.8V或2.0V等等。本实施例的反熔丝结构100的编程电压与可变电阻结构21的厚度相关，通过减小可变电阻结构的厚度，可以减小反熔丝结构100的编程电压的幅值，本实施例的可变电阻结构21厚度大于或等于5 Å。

在一些实施例中，请继续参考图2，反熔丝结构100形成于存储结构的预设区域内；预设区域选自第一金属层的表面、第二金属层的表面、顶层金属层的表面和其组合。本实施例的反熔丝结构100不限于做在有源区上，节约有源区的面积。

在一些实施例中，反熔丝结构100形成于存储结构的第一金属层与第二金属层之间临近电容结构的导电层表面，也即形成于电容层所在平面内，以利用存储结构的导电层构成部分或者全部位线结构10，充分利用电容结构附近的空间，减少反熔丝结构100制备的复杂度，减小制备产品的体积，并降低制造成本。

在一些实施例中，请继续参考图2，可变电阻结构21的材料选自氧化铪、氧化锆、氧化铊与氧化铝和其组合，以满足不同应用场景的实际需求。

在一些实施例中，请继续参考图2，阈值选通结构22的材料选自氧化钛、氧化铪、氧化钛铪与碲锡锗相变材料和其组合，以满足不同应用场景的实际需求。

在一些实施例中，请继续参考图2，字线结构23的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合，以满足不同应用场景的实际需求。

在一些实施例中，请继续参考图2，位线结构10的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合，以满足不同应用场景的实际需求。

在一些实施例中，请继续参考图2，可变电阻结构21的厚度范围为5 Å-10 Å，例如：5 Å、6 Å、7 Å、8 Å、9 Å或10 Å等等。阈值选通结构22的厚度范围为1nm-10nm，例如：1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm或10nm等等。字线结构23的厚度范围为20nm-50nm，例如：20nm、25nm、30nm、35nm、40nm、45nm或50nm等等。位线结构10的厚度范围为20nm-50nm，例如：20nm、25nm、30nm、35nm、40nm、45nm或50nm等等。

在一些实施例中，请参考图5，提供了一种反熔丝结构的制备方法，该方法包括如下步骤：

步骤S202：提供衬底；

步骤S204：于衬底上形成位线结构；

步骤S206：于位线结构上形成可变电阻结构；

步骤S208：于可变电阻结构远离位线结构的一侧形成阈值选通结构；

步骤S210：于阈值选通结构远离位线结构的一侧形成字线结构，可变电阻结构、阈值选通结构及字线结构的叠置方向与位线结构的厚度方向相交。

作为示例，请继续参考图5，上述实施例中的反熔丝结构的制备方法得到的反熔丝结构中，可变电阻结构、阈值选通结构及字线结构的叠置方向与位线结构的厚度方向相交，相较于三者在厚度方向依次叠置，能够在确保反熔丝结构性能不减小的情况下，减小反熔丝结构的厚度并满足多种不同应用场景的实际需求。

作为示例，请继续参考图5，步骤S202中的衬底(未图示)可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底可以为单层结构，也可以为多层结构。例如，衬底可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。因此衬底的类型不应限制本公开的保护范围。

作为示例，步骤S204中可以在衬底上形成位线结构，也可以将衬底上已有的导电材料层作为位线结构，省去制备位线结构的步骤，同时可以相对减少专门制备位线结构的占据体积。

作为示例，可变电阻结构、阈值选通结构及字线结构构成选通结构，步骤S206中于位线结构上形成可变电阻结构之前，包括如下步骤：

步骤S205：于位线结构上形成第一沟槽，选通结构至少部分位于第一沟槽的内部。

通过设置选通结构至少部分位于位线结构的内部，形成埋入式反熔丝结构，以进一步减小反熔丝结构的厚度。

作为示例，请继续参考图5-图9，步骤S205中于位线结构10上形成第一沟槽30可以包括如下步骤：

步骤S2051：于位线结构10上形成隔离层101；

步骤S2052：于隔离层远离位线结构10的表面形成第一图形化光刻胶层102；

步骤S2053：以第一图形化光刻胶层102为掩膜版刻蚀隔离层101及位线结构10，得到第一沟槽30。

作为示例，请继续参考图5-图9，步骤S2051中可以采用沉积工艺于位线结构10上形成隔离层101，隔离层101可以是单层结构，也可以是多层堆叠结构，其材质可以是二氧化硅。步骤S2052中在隔离层远离位线结构10的表面涂覆第一光刻胶材料层1021，并经曝光、显影等一系列步骤，形成第一图形化光刻胶层102，第一图形化光刻胶层102具有限定第一沟槽30的位置及形状的开口图形，光刻胶可以是正光刻胶或负光刻胶，显影方式可以是正性显影或负性显影。步骤S2053中可以采用刻蚀工艺以第一图形化光刻胶层102为掩膜版刻蚀隔离层101及位线结构10，得到第一沟槽30，然后于第一沟槽30的内部形成选通结构。刻蚀工艺可以包括但不限于干法刻蚀工艺及/或湿法刻蚀工艺。干法刻蚀工艺可以包括但不限于反应离子刻蚀（RIE）、感应耦合等离子体刻蚀（ICP）及高浓度等离子体刻蚀（HDP）等中一种或多种。

作为示例，请继续参考图10-图14，步骤S206中于位线结构上形成可变电阻结构，包括如下步骤：

步骤S2061：形成覆盖第一沟槽30底面的第一隔离层103；

步骤S2062：于第一沟槽30内、第一隔离层103上形成两个相互绝缘的可变电阻结构21，两个可变电阻结构21中的一个连接至第一沟槽30的侧壁的第一表面30a，且另一个连接至第一沟槽30的与第一表面30a相对的第二表面30b。

作为示例，请继续参考图10，步骤S2061中可以采用沉积工艺形成覆盖第一沟槽30底面的第一隔离层103，第一隔离层103的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅与其组合。沉积工艺可以包括但不限于化学气相沉积工艺（Chemical Vapor Deposition，CVD）、原子层沉积工艺（Atomic Layer Deposition，ALD）、高密度等离子沉积（HighDensity Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层（Spin-on Dielectric，SOD）等工艺中的一种或多种。

作为示例，请继续参考图10-图14，步骤S2062可以采用沉积工艺于第一沟槽30内、第一隔离层103上沉积可变电阻材料层104。可变电阻材料层104的材料包括氧化铪、氧化锆、氧化铊与氧化铝和其组合。步骤S2062中在可变电阻材料层104远离第一隔离层103的表面涂覆第二光刻胶材料层1051，并经曝光、显影等一系列步骤，形成第二图形化光刻胶层105，第二图形化光刻胶层105具有限定可变电阻结构21的位置及形状的开口图形，光刻胶可以是正光刻胶或负光刻胶，显影方式可以是正性显影或负性显影。步骤S2052中可以采用刻蚀工艺以第二图形化光刻胶层105为掩膜版刻蚀可变电阻材料层104，得到两个相互绝缘的可变电阻结构21，两个可变电阻结构21中的一个连接至第一沟槽30的侧壁的第一表面30a，且另一个连接至第一沟槽30的与第一表面30a相对的第二表面30b。沉积工艺可以包括但不限于CVD、ALD、HDP及SOD等工艺中的一种或多种。刻蚀工艺可以包括但不限于干法刻蚀工艺及/或湿法刻蚀工艺。干法刻蚀工艺可以包括但不限于RIE、ICP及HDP等中一种或多种。

作为示例，请继续参考图15-图19，步骤S208于可变电阻结构21远离位线结构10的一侧形成阈值选通结构22，包括如下步骤：

步骤S2081：于两个可变电阻结构21之间的第一隔离层103上形成第二隔离层106；

步骤S2082：于两个可变电阻结构21之间、第二隔离层106上形成两个间隔的阈值选通结构22，两个阈值选通结构22中的一个连接至一个可变电阻结构21，且另一个连接至另一个可变电阻结构21 。

作为示例，请继续参考图15，步骤S2081中可以采用沉积工艺形成覆盖两个可变电阻结构21之间的第一隔离层103上的第二隔离层106，第二隔离层106的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅与其组合。沉积工艺可以包括但不限于CVD、ALD、HDP及SOD等工艺中的一种或多种。

作为示例，请继续参考图16-图19，步骤S2082可以采用沉积工艺于两个可变电阻结构21之间、第二隔离层106上沉积阈值选通材料层107。阈值选通材料层107的材料包括氧化钛、氧化铪、氧化钛铪与碲锡锗相变材料和其组合。步骤S2082中在阈值选通材料层107远离第二隔离层106的表面涂覆第三光刻胶材料层1081，并经曝光、显影等一系列步骤，形成第三图形化光刻胶层108，第二图形化光刻胶层108具有限定阈值选通结构22的位置及形状的开口图形，光刻胶可以是正光刻胶或负光刻胶，显影方式可以是正性显影或负性显影。步骤S2082中可以采用刻蚀工艺以第三图形化光刻胶层108为掩膜版刻蚀阈值选通材料层107，得到两个间隔的阈值选通结构22，两个阈值选通结构22中的一个连接至一个可变电阻结构21，且另一个连接至另一个可变电阻结构21。沉积工艺可以包括但不限于CVD、ALD、HDP及SOD等工艺中的一种或多种。刻蚀工艺可以包括但不限于干法刻蚀工艺及/或湿法刻蚀工艺。干法刻蚀工艺可以包括但不限于RIE、ICP及HDP等中一种或多种。

作为示例，请继续参考图20-图25，步骤S210于阈值选通结构22远离位线结构10的一侧形成字线结构23，包括如下步骤：

步骤S2101：于两个阈值选通结构22之间、第二隔离层106上形成两个间隔的字线结构23，两个字线结构23中的一个连接至一个阈值选通结构22，且另一个连接至另一个阈值选通结构22。

作为示例，请继续参考图20-图25，步骤S2101可以采用沉积工艺于两个阈值选通结构22之间、第二隔离层106上沉积字线材料层109。字线材料层109的材料包括钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合。步骤S2101中在字线材料层109远离第二隔离层106的表面涂覆第四光刻胶材料层1101，并经曝光、显影等一系列步骤，形成第四图形化光刻胶层110，第四图形化光刻胶层110具有限定字线结构23的位置及形状的开口图形，光刻胶可以是正光刻胶或负光刻胶，显影方式可以是正性显影或负性显影。步骤S2101中可以采用刻蚀工艺以第四图形化光刻胶层110为掩膜版刻蚀字线材料层109，得到两个间隔的字线结构23，两个字线结构23中的一个连接至一个阈值选通结构22，且另一个连接至另一个阈值选通结构22。步骤S2101中可以采用沉积工艺形成覆盖第二隔离层106和隔离层101的第三隔离层111，第三隔离层111的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅与其组合。沉积工艺可以包括但不限于CVD、ALD、HDP及SOD等工艺中的一种或多种。刻蚀工艺可以包括但不限于干法刻蚀工艺及/或湿法刻蚀工艺。干法刻蚀工艺可以包括但不限于RIE、ICP及HDP等中一种或多种。在一些实施例中，隔离层101、第一隔离层103、第二隔离层106、第三隔离层111可以为相同的材料，例如都为二氧化硅。作为示例，请继续参考图25，本实施例的位线结构10与选通结构20电连接包括位线结构10与选通结构直接连接、位线结构10与选通结构20通过中间媒介物连接、在位线结构10上挖槽，嵌入选通结构20的连接方法或其组合。可变电阻结构21与位线结构10相邻包括直接相邻或存在中间元件相邻。可变电阻结构21、阈值选通结构22及字线结构23的叠置方向与位线结构10的厚度方向相交，oy方向可以为位线结构10的厚度方向，ox方向可以为与oy方向垂直的第一方向，op方向可以为叠置方向，oy方向与op方向的夹角为0°- 90°，例如oy方向与op方向的夹角可以为5°、15°、25°、35°、45°、55°、65°、75°、85°或90°等等。

作为示例，请继续参考图25，选通结构20至少部分位于位线结构10的内部。选通结构20中的可变电阻结构21、阈值选通结构22及字线结构23的位置关系包括：选通结构20中的可变电阻结构21、阈值选通结构22及字线结构23全部位于位线结构10内；仅选通结构20中的可变电阻结构21全部位于位线结构10内，字线结构23和阈值选通结构22位于位线结构10外部；选通结构20中的可变电阻结构21部分位于位线结构10内部，部分与字线结构23和阈值选通结构22位于位线结构10外部，可变电阻结构21位于位线结构10外部的部分和阈值选通结构22相接触；选通结构20中的可变电阻结构21全部及阈值选通结构22部分位于位线结构10内部，阈值选通结构22部分与字线结构23全部位于位线结构10外部，阈值选通结构22位于位线结构10外部的部分和字线结构23相接触。选通结构20至少部分位于位线结构10的内部使得本实施例反熔丝结构100形成埋入式反熔丝结构100，以进一步减小反熔丝结构100的厚度。

作为示例，请继续参考图25，位线结构10内形成有第一沟槽30；第一沟槽30内形成有两个共用位线结构10的选通结构20，使得本实施例中的反熔丝结构100形成埋入式共享位线结构10，提高反熔丝结构100的集成度。

作为示例，请继续参考图25，两个共用位线结构10的选通结构20以第一沟槽30的对称轴对称，有利于提高位线结构10的稳定性。

作为示例，请继续参考图6-图25，两个选通结构20在相同的工艺步骤中制备而成。两个选通结构20采用一体成型，能够减小两个选通结构20的性能差异，提高反熔丝结构100的性能与可靠性。两个选通结构20在相同的工艺步骤中制备而成还可以减少制备步骤，降低制备成本。

作为示例，请继续参考图3、图4及图25，两个选通结构20的选通时刻具有预设时间间隔，可以避免写入或读取冲突。本实施例反熔丝结构100采用埋入式共享位线结构10，通过预设时间间隔，在写入或读取操作过程中，将确保写入或读取操作不会同时进行，避免了操作冲突。

作为示例，请继续参考图25，阈值选通结构22的顶面高于可变电阻结构21的顶面；阈值选通结构22的底面高于可变电阻结构21的底面，使得本实施例反熔丝结构100形成台阶状分布，可以在确保导电性能的前提下，减少阈值选通结构22制备工艺的复杂度，还可以减小接触面积，使击穿点位置固定且击穿功耗低，避免反熔丝出现未熔断状态。

作为示例，请继续参考图3、图4及图25，字线结构23的顶面高于或齐平于阈值选通结构22的顶面，字线结构23的底面高于阈值选通结构22的底面，或字线结构23的底面与阈值选通结构22的底面齐平，使得本实施例反熔丝结构100形成台阶状分布，可以在确保导电性能的前提下，减少字线结构23制备工艺的复杂度。

作为示例，请继续参考图3、图4及图25，可变电阻结构21被配置为初始态为高阻态；在字线结构23提供的预设编程电压驱动下，从高阻态转变为低阻态；以及在字线结构23提供的预设读取电压驱动下，若为高阻态则读出第一数值及若为低阻态则读出第二数值。

作为示例，请继续参考图3、图4及图25，在字线结构23上施加预设编程电压，位线结构10上施加0V电压，形成压差，阈值选通结构22在压差下打开，可变电阻结构21在压差下材料内部形成导电通道，由初始高阻态转变为低阻态，即可变电阻结构21由关断状态变为具有一定阻值的导通状态。第一数值可以为“0”，第二数值可以为“1”。对可变电阻结构21进行读取操作，向字线结构23施加预设读取电压，并向位线结构10上施加0V电压，形成压差，阈值选通结构22在压差下打开，字线结构23到位线结构10存在电压，再测量流过可变电阻结构21的电流，此时用驱动电压的幅值与流过可变电阻结构21的电流相比即可获取该可变电阻结构21的阻值。若可变电阻结构21为高阻态，则可变电阻结构21中几乎无电流流过，这样输出低电压为0V，将“0”状态读出；若可变电阻结构21为低阻态，则可变电阻结构21中有电流流过，输出电压大于0V，将“1”状态读出。根据读取参数的不同和读取电路的不同，第一数值可以为“1”，第二数值可以为“0”。

作为示例，请继续参考图3、图4及图25，预设编程电压的幅值范围为3.0V-4.0V，例如预设编程电压的幅值可以为3.0V、3.2V、3.4V、3.6V、3.8V或4.0V等等；及/或预设读取电压的幅值范围为0V-2.0V，例如预设读取电压可以为0V、0.2V、0.4V、0.6V、0.8V、1.0V、1.2V、1.4V、1.6V、1.8V或2.0V等等。本实施例的反熔丝结构100的编程电压与可变电阻结构21的厚度相关，通过减小可变电阻结构的厚度，可以减小反熔丝结构100的编程电压的幅值，本实施例的可变电阻结构21厚度大于或等于5 Å。

在一些实施例中，请继续参考图25，衬底内形成有存储结构；于位线结构上10形成选通结构20包括：于存储结构的预设区域内形成选通结构20，预设区域选自第一金属层的表面、第二金属层的表面、顶层金属层的表面和其组合，预设区域内的金属层构成位线结构10。本实施例的反熔丝结构100不限于做在有源区上，节约有源区的面积。

需要说明的是，本公开中对存储结构的类型不做具体限制，例如，可以为动态随机存储器（DRAM），也可以为磁性随机存储器（MRAM），还可以为静态随机存储器（SRAM）。

在一些实施例中，反熔丝结构形成于动态随机存取存储器的第一金属层与第二金属层之间临近电容结构的导电层表面，也即形成于电容层所在平面内，以利用存储结构的导电层构成部分或者全部位线结构，减少反熔丝结构制备的复杂度，减小制备产品的体积，并降低制造成本。作为示例，请继续参考图25，本实施例的位线结构10可以是顶层金属层、中间金属层、底层金属层、第一金属层或第二金属层等金属层。

在一些实施例中，请继续参考图25，可变电阻结构21的材料选自氧化铪、氧化锆、氧化铊与氧化铝和其组合。阈值选通结构22的材料选自氧化钛、氧化铪、氧化钛铪与碲锡锗相变材料和其组合。字线结构23的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合。位线结构10的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合。

应该理解的是，虽然图5的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，虽然图5中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (20)

1.一种反熔丝结构，其特征在于，包括位线结构及与所述位线结构电连接的选通结构；

所述选通结构包括依次叠置的可变电阻结构、阈值选通结构及字线结构，所述可变电阻结构与所述位线结构相邻，所述可变电阻结构、所述阈值选通结构及所述字线结构的叠置方向与所述位线结构的厚度方向相交，所述阈值选通结构的顶面高于所述可变电阻结构的顶面；所述阈值选通结构的底面高于所述可变电阻结构的底面。

2.根据权利要求1所述的反熔丝结构，其特征在于，所述选通结构至少部分位于所述位线结构的内部。

3.根据权利要求2所述的反熔丝结构，其特征在于，所述位线结构内形成有第一沟槽；

所述第一沟槽内形成有两个共用所述位线结构的所述选通结构。

4.根据权利要求3所述的反熔丝结构，其特征在于，两个共用所述位线结构的所述选通结构以所述第一沟槽的对称轴对称，所述对称轴平行于所述位线结构的厚度方向。

5.根据权利要求3所述的反熔丝结构，其特征在于，两个所述选通结构的选通时刻具有预设时间间隔。

6.根据权利要求1-5任一项所述的反熔丝结构，其特征在于，所述可变电阻结构及/或所述阈值选通结构至少部分位于所述字线结构的内部。

7.根据权利要求1-5任一项所述的反熔丝结构，其特征在于，所述字线结构的顶面高于所述阈值选通结构的顶面，所述字线结构的底面不低于所述阈值选通结构的底面。

8.根据权利要求1-5任一项所述的反熔丝结构，其特征在于，所述可变电阻结构被配置为：

初始态为高阻态；

在所述字线结构提供的预设编程电压驱动下，从所述高阻态转变为低阻态；以及

在所述字线结构提供的预设读取电压驱动下，若为高阻态则读出第一数值及若为低阻态则读出第二数值。

9.根据权利要求8所述的反熔丝结构，其特征在于，所述预设编程电压的幅值范围为3.0V-4.0V；及/或

所述预设读取电压的幅值范围为0V-2.0V。

10.根据权利要求1-5任一项所述的反熔丝结构，其特征在于，所述反熔丝结构形成于存储结构的预设区域内；所述预设区域选自存储结构的第一金属层的表面、第二金属层的表面、顶层金属层的表面和其组合。

11.根据权利要求10所述的反熔丝结构，其特征在于，所述反熔丝结构形成于动态随机存取存储器的电容层平面。

12.根据权利要求1-5任一项所述的反熔丝结构，其特征在于，包括如下特征中的至少一种：

所述可变电阻结构的材料选自氧化铪、氧化锆、氧化铊与氧化铝和其组合；

所述阈值选通结构的材料选自氧化钛、氧化铪、氧化钛铪与碲锡锗相变材料和其组合；

所述字线结构的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合；

所述位线结构的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合。

13.根据权利要求1-5任一项所述的反熔丝结构，其特征在于，包括如下特征中的至少一种：

所述可变电阻结构的厚度范围为5 Å-10 Å；

所述阈值选通结构的厚度范围为1nm-10nm；

所述字线结构的厚度范围为20nm-50nm；

所述位线结构的厚度范围为20nm-50nm。

14.一种反熔丝结构的制备方法，其特征在于，包括：

提供衬底；

于所述衬底上形成位线结构；

于所述位线结构上形成可变电阻结构；

于所述可变电阻结构远离所述位线结构的一侧形成阈值选通结构，所述阈值选通结构的顶面高于所述可变电阻结构的顶面；所述阈值选通结构的底面高于所述可变电阻结构的底面；

于所述阈值选通结构远离所述位线结构的一侧形成字线结构，所述可变电阻结构、所述阈值选通结构及所述字线结构的叠置方向与所述位线结构的厚度方向相交。

15.根据权利要求14所述的反熔丝结构的制备方法，其特征在于，所述可变电阻结构、所述阈值选通结构及所述字线结构共同构成选通结构，所述于所述位线结构上形成可变电阻结构之前，包括：

于所述位线结构上形成第一沟槽，所述选通结构至少部分位于所述第一沟槽的内部。

16.根据权利要求15所述的反熔丝结构的制备方法，其特征在于，所述于所述位线结构上形成可变电阻结构，包括：

形成覆盖所述第一沟槽底面的第一隔离层；

于所述第一沟槽内、所述第一隔离层上形成两个相互绝缘的所述可变电阻结构，两个所述可变电阻结构中的一个连接至所述第一沟槽的侧壁的第一表面，且另一个连接至所述第一沟槽的与所述第一表面相对的第二表面。

17.根据权利要求16所述的反熔丝结构的制备方法，其特征在于，所述于所述可变电阻结构远离所述位线结构的一侧形成阈值选通结构，包括：

于两个所述可变电阻结构之间的第一隔离层上形成第二隔离层；

于两个所述可变电阻结构之间、所述第二隔离层上形成两个间隔的阈值选通结构，两个所述阈值选通结构中的一个连接至一个所述可变电阻结构，且另一个连接至另一个所述可变电阻结构。

18.根据权利要求17所述的反熔丝结构的制备方法，其特征在于，所述于所述阈值选通结构远离所述位线结构的一侧形成字线结构，还包括：

于两个所述阈值选通结构之间、所述第二隔离层上形成两个间隔的字线结构，两个所述字线结构中的一个连接至一个所述阈值选通结构，且另一个连接至另一个所述阈值选通结构。

19.根据权利要求14-18任一项所述的反熔丝结构的制备方法，其特征在于，所述衬底内形成有存储结构；所述于所述位线结构上形成选通结构，包括：

于所述存储结构的预设区域内形成所述选通结构，所述预设区域选自第一金属层的表面、第二金属层的表面、顶层金属层的表面和其组合，所述预设区域内的金属层构成所述位线结构。

20.根据权利要求14-18任一项所述的反熔丝结构的制备方法，其特征在于，包括如下特征中的至少一种：

所述可变电阻结构的材料选自氧化铪、氧化锆、氧化铊与氧化铝和其组合；

所述阈值选通结构的材料选自氧化钛、氧化铪、氧化钛铪与碲锡锗相变材料和其组合；

所述字线结构的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合；

所述位线结构的材料选自钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃与氧化铟镓锌和其组合。

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