JP2005259956A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置 Download PDFInfo
- Publication number
- JP2005259956A JP2005259956A JP2004068915A JP2004068915A JP2005259956A JP 2005259956 A JP2005259956 A JP 2005259956A JP 2004068915 A JP2004068915 A JP 2004068915A JP 2004068915 A JP2004068915 A JP 2004068915A JP 2005259956 A JP2005259956 A JP 2005259956A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- silicon
- semiconductor substrate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 229910005883 NiSi Inorganic materials 0.000 claims abstract description 125
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 238000009792 diffusion process Methods 0.000 claims abstract description 55
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 33
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 33
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 125000001153 fluoro group Chemical group F* 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 133
- 229910052710 silicon Inorganic materials 0.000 claims description 72
- 239000010703 silicon Substances 0.000 claims description 72
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 67
- 238000010438 heat treatment Methods 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 59
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 33
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 22
- 229910052799 carbon Inorganic materials 0.000 claims description 17
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000005304 joining Methods 0.000 claims description 3
- 239000002344 surface layer Substances 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims 1
- 230000003287 optical effect Effects 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000002513 implantation Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 21
- 150000002500 ions Chemical class 0.000 description 19
- 125000004429 atom Chemical group 0.000 description 18
- 230000000694 effects Effects 0.000 description 15
- 230000006870 function Effects 0.000 description 13
- 238000009826 distribution Methods 0.000 description 12
- 239000007769 metal material Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 8
- 229910052757 nitrogen Inorganic materials 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 229910052731 fluorine Inorganic materials 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 230000008595 infiltration Effects 0.000 description 6
- 238000001764 infiltration Methods 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000001629 suppression Effects 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 239000002245 particle Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005247 gettering Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】 浅いソース・ドレイン接合位置を保ちつつ、ＮｉＳｉを含むシリサイド層によってソース、ドレイン、ゲート電極の抵抗が低減され、しかも接合リークが少なく、シリサイド層と配線金属との電気的接触が良好な半導体装置を提供する。
【解決手段】 素子分離領域を有する半導体基板(100)と、前記半導体基板に形成された拡散領域(121a,122a)と、前記半導体基板上に形成されたゲート電極(200a)と、前記拡散領域上に形成され、面密度で3.0×1013cm-2以上のＦ原子を含むＦ含有ＮｉＳｉ層(501a,502a)とを具備し、前記拡散領域と前記半導体基板とにより形成される接合面から前記Ｆ含有ＮｉＳｉ層下面までの深さが、20nm乃至100nmの範囲内であり、前記Ｆ含有ＮｉＳｉ層と前記半導体基板との界面におけるＦ原子濃度が8.0×1018cm-3以上のｎ型ＭＯＳＦＥＴを備えたことを特徴とする。
【選択図】 図２４
【解決手段】 素子分離領域を有する半導体基板(100)と、前記半導体基板に形成された拡散領域(121a,122a)と、前記半導体基板上に形成されたゲート電極(200a)と、前記拡散領域上に形成され、面密度で3.0×1013cm-2以上のＦ原子を含むＦ含有ＮｉＳｉ層(501a,502a)とを具備し、前記拡散領域と前記半導体基板とにより形成される接合面から前記Ｆ含有ＮｉＳｉ層下面までの深さが、20nm乃至100nmの範囲内であり、前記Ｆ含有ＮｉＳｉ層と前記半導体基板との界面におけるＦ原子濃度が8.0×1018cm-3以上のｎ型ＭＯＳＦＥＴを備えたことを特徴とする。
【選択図】 図２４
Description
本発明は、半導体装置の製造方法および半導体装置に係り、特にシリサイド化されたソース、ドレイン電極を有する高速微細電界効果型トランジスター（以下ＭＯＳＦＥＴと略記する）の製造方法に関する。
ＭＯＳＦＥＴにおけるソース、ドレイン電極の抵抗を低減するために、ソース、ドレインの上部を一部、Ｃｏ，Ｔｉ，Ｎｉといった金属と化合（シリサイド化）させることが行なわれている。しかしながら、こうした金属原子は、シリサイド形成時あるいはその後に行なわれる熱処理の際、シリコン基板内を急速に拡散する。このため、ソース・ドレイン領域に浅い接合を形成した場合には、接合部分にまで到達して接合のリークをもたらす。
Ｃｏについては、シリサイド化に起因した接合リークを抑制するために、ＣｏＳｉ2形成に先立ってＮ2をイオン注入するという手法が提案されている（例えば、非特許文献１参照）。
しかしながら、この手法で十全な効果を得るためには、１×１０15ｃｍ-2を超える高濃度で注入しなければならない。Ｎはシリコン基板中でｎ型不純物を形成するので、こうした高濃度のｎ型不純物をシリサイド化に先立って注入すれば、ｐ型ＭＯＳＦＥＴのソース・ドレイン領域の不純物濃度と相殺することになり、ＣＭＯＳ回路の製造に適さない。
また、ＴｉＳｉ2の成膜速度を抑制して、ソース、ドレイン上に選択的に薄いシリサイド層を形成し、リークの発生を抑制するためにＦをイオン注入するという手法が提案されている（例えば、特許文献１参照）。さらに、ＴｉＳｉ2成膜過程で放出されるＴｉ系メタル不純物をゲッタリングしてリークの発生を抑制するため、Ｆをイオン注入によりゲッタリング領域を形成するという手法（例えば、特許文献２参照）が提案されている。
ＮｉＳｉについて本発明者は、５００℃程度の低温熱処理を施した際に、すでに接合リークが発生することを見出している。こうした接合リークは、４５０℃未満であれば回避することができるものの、この場合にはシリサイドを形成した効果が損なわれることもまた、本発明者によって見出された。
シリサイドの利点を十分に確保するとともに、接合リークを引き起こさずにＮｉＳｉを形成する方法は、未だ得られていないのが現状である。
Ｋ．Ｉｔｏｎａｇａ，ｅｔ．ａｌ．２００２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐ．１３６ 特開平１１−１１１９８０号公報
特開平１１−２１４２３８号公報
Ｋ．Ｉｔｏｎａｇａ，ｅｔ．ａｌ．２００２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐ．１３６
本発明は、浅いソース・ドレイン接合位置を保ちつつ、ＮｉＳｉを含むシリサイド層によってソース、ドレイン、ゲート電極の抵抗が低減され、しかも接合リークが少なく、シリサイド層と配線金属との電気的接触が良好な半導体装置、およびその製造方法を提供することを目的とする。
本発明の一実施形態にかかる半導体装置の製造方法は、拡散領域およびゲート電極の上に、Ｆ含有ＮｉＳｉ層が設けられたＭＯＳＦＥＴ構造を含み、前記Ｆ含有ＮｉＳｉ層の下面から前記拡散領域の接合面までの距離は２０乃至１００ｎｍである半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介して前記ゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極をマスクとして前記半導体基板に不純物を導入して、前記拡散領域を形成する工程と、
シリコンからなるシリサイド形成予定領域に、８．０×１０13ｃｍ-2以上のＦ原子をイオン注入して、Ｆ素含有領域を前記シリサイド形成予定領域の表層に形成する工程と、
前記Ｆ素含有領域に熱処理を加えることなく、この上にＮｉ膜を堆積する工程と、
前記Ｎｉ膜を熱処理して前記シリサイド形成予定領域の前記シリコンをシリサイド化し、Ｆ含有ＮｉＳｉ層を前記拡散領域および前記ゲート電極上に形成する工程と、
Ｆ含有ＮｉＳｉ層が形成された後、下記数式（Ａ）で表わされる条件を越えない範囲での熱処理を行なう工程とを具備することを特徴とする。
半導体基板上にゲート絶縁膜を介して前記ゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極をマスクとして前記半導体基板に不純物を導入して、前記拡散領域を形成する工程と、
シリコンからなるシリサイド形成予定領域に、８．０×１０13ｃｍ-2以上のＦ原子をイオン注入して、Ｆ素含有領域を前記シリサイド形成予定領域の表層に形成する工程と、
前記Ｆ素含有領域に熱処理を加えることなく、この上にＮｉ膜を堆積する工程と、
前記Ｎｉ膜を熱処理して前記シリサイド形成予定領域の前記シリコンをシリサイド化し、Ｆ含有ＮｉＳｉ層を前記拡散領域および前記ゲート電極上に形成する工程と、
Ｆ含有ＮｉＳｉ層が形成された後、下記数式（Ａ）で表わされる条件を越えない範囲での熱処理を行なう工程とを具備することを特徴とする。
ｔa＝Ｄj2／Ｅｘｐ（３４．７−２．３５×１０4／Ｔａ）＋６８ （Ａ）
（上記数式（Ａ）中、ｔａは許容熱処理時間（分）であり、ＤｊはＮｉＳｉ下面からの接合位置深さ（ｎｍ）であり、Ｔａは熱処理温度（Ｋ）である。ここにＴａは絶対温度表示であり通常の摂氏温度（℃）に２７３を加えたものであることに注意されたい。）
本発明の一実施形態にかかる半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上に形成されたゲート電極と、前記拡散領域上に形成され、面密度で３．０×１０13ｃｍ-2以上のＦ原子を含むＦ含有ＮｉＳｉ層とを具備し、前記拡散領域と前記半導体基板とにより形成される接合面から前記Ｆ含有ＮｉＳｉ層下面までの深さが、２０ｎｍ乃至１００ｎｍの範囲内であり、前記Ｆ含有ＮｉＳｉ層と前記半導体基板との界面におけるＦ原子濃度が８．０×１０18ｃｍ-3以上のｎ型ＭＯＳＦＥＴを備えたことを特徴とする。
（上記数式（Ａ）中、ｔａは許容熱処理時間（分）であり、ＤｊはＮｉＳｉ下面からの接合位置深さ（ｎｍ）であり、Ｔａは熱処理温度（Ｋ）である。ここにＴａは絶対温度表示であり通常の摂氏温度（℃）に２７３を加えたものであることに注意されたい。）
本発明の一実施形態にかかる半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上に形成されたゲート電極と、前記拡散領域上に形成され、面密度で３．０×１０13ｃｍ-2以上のＦ原子を含むＦ含有ＮｉＳｉ層とを具備し、前記拡散領域と前記半導体基板とにより形成される接合面から前記Ｆ含有ＮｉＳｉ層下面までの深さが、２０ｎｍ乃至１００ｎｍの範囲内であり、前記Ｆ含有ＮｉＳｉ層と前記半導体基板との界面におけるＦ原子濃度が８．０×１０18ｃｍ-3以上のｎ型ＭＯＳＦＥＴを備えたことを特徴とする。
本発明の態様によれば、浅いソース・ドレイン接合位置を保ちつつ、ＮｉＳｉを含むシリサイド層によってソース、ドレイン、ゲート電極の抵抗が低減され、しかも接合リークが少なく、シリサイド層と配線金属との電気的接触が良好な半導体装置、およびその製造方法が提供される。
以下、図面を参照して本発明の実施形態を説明する。
まず、ＮｉＳｉを形成した場合について、接合深さとリーク電流密度との関係を図１のグラフに示す。図１のグラフには、ＮｉＳｉを形成しなかった場合についても、同様に接合深さとリーク電流密度との関係を示してある。ＮｉＳｉの形成に当たっては、まず、接合深さを変えてｎ＋／ｐ接合を形成し、その上にＮｉ膜を堆積した。これに、窒素中４５０℃で３０秒の熱処理を加えて、膜厚３０ｎｍのＮｉＳｉを形成した。その後、さらに、５００℃で９０分程度の熱処理を施した。この熱処理により、接合深さ１４０ｎｍ付近で接合リークが発生していることが、図１のグラフに示されている。５００℃という温度は、ＮｉＳｉ2への相転移温度（７５０℃）よりもはるかに低く、１４０ｎｍという深さはシリサイド膜の膜厚を越えている。本発明者は、ＮｉＳｉの熱的不安定性に起因して生じるＮｉ原子のＮｉＳｉ層からの遊離、そしてこれに伴なったＮｉ原子のＳｉ基板奥深くへの拡散侵入が、この原因であることを突き止めている。
シリサイド膜が形成された後に行なわれる熱処理の温度を４５０℃未満に制限することによって、Ｎｉ原子のＳｉ基板への浸潤を阻止することができる。しかしながら、この場合には、ＮｉＳｉ上に、バリア層、エッチングストップ層、すなわち、ライナー層として機能する十分に緻密で一様なシリコン窒化層を成膜することが困難となる。加えて、微細なシリサイド層と金属配線との電気的接続を確保することが困難となる。
ライナー層は、層間絶縁膜形成時にはバリア層として、さらにコンタクトホール形成時にはエッチングストッパー層として機能する。したがって、ライナー層としてのシリコン窒化膜は、十分に緻密であることが要求される。４５０℃未満の熱処理では、成膜速度が極めて小さくなり、同時に膜質が劣化し、緻密で一様な窒化膜を得ることは叶わない。また、ＮｉＳｉと配線金属との間には、わずかではあるが酸化物が形成されることがある。こうした酸化物を完全に除去するためには、５００℃前後の熱処理を施さなければならない。４５０℃未満の熱処理では、酸化物が残留して電気配線の歩留まりが低下し、シリサイドを形成した利点は得られない。
５００℃前後でもＮｉ原子が拡散しないように、ＮｉＳｉの熱的安定性を高める必要があることに着目し、まず、シリコン基板中に拡散侵入したＮｉ原子濃度と接合深さとの関係を調べた。得られた関係を、リーク電流と接合深さとの関係とともに図２のグラフに示す。ここでの試料は、次のように作製した。
種々の深さのｐｎ接合を形成したＳｉ基板を用意し、この上にＮｉ膜を堆積した。その後、４５０℃の窒素雰囲気中でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理を行なって、ＮｉＳｉを３０ｎｍの膜厚で形成した。さらに、５００℃で熱処理を行なった後、種々の接合深さについて発生する接合リーク電流密度を観測した。熱処理の昇降温度は１００℃／ｍｉｎに設定し、熱処理時間は、１０分、３０分、６０分、および９０分の４種類とした。また、バックサイドＳＩＭＳ法を用いて、それぞれの試料のＳｉ基板中に含まれるＮｉの濃度の深さ分布を求めた。このバックサイドＳＩＭＳ法は、試料の裏面から表面に向けて研磨し、裏面からＳＩＭＳ分析を行なう手法であり、表面のＮｉＳｉからのノッキングを抑制して、Ｓｉ基板中の正確なＮｉ濃度が求められる。
図２のグラフには、それぞれの熱処理条件について、観測された接合リーク電流密度（右縦軸目盛り）を、ｐｎ接合深さの関数として表わした。また、各試料のＳｉ基板中に含まれるＮｉの濃度（左縦軸目盛り）の深さ分布を、対応する形で図２に示してある。図示するように、接合リーク電流密度の接合深さ分布とＮｉの濃度の深さ分布とは、極めてよく整合している。このことから、リークの発生が、熱処理によってＳｉ基板中に拡散侵入したＮｉによることが確認された。
したがって、Ｓｉ基板内へのＮｉ原子の拡散を防止して接合リークの発生を抑制するためには、ＮｉＳｉ層とＳｉ基板との界面の安定性を高める必要がある。
ＮｉＳｉ形成に先立って、Ｓｉ基板表面にＦあるいはＮを注入することによって、界面安定性の向上を試みた。注入量は、１．０×１０13ｃｍ-2から１．０×１０15ｃｍ-2の範囲で変化させ、加速エネルギーは２ｋｅＶとした。得られたＮｉＳｉに５００℃で９０分の熱処理を施して、接合リークを調べた。その結果を図３に示す。図３には、接合深さ１０６ｎｍでの接合リーク電流密度を、イオン注入量の関数として示してある。
Ｎイオンの場合には、注入量 １．０×１０14ｃｍ-2でのリーク低減は２桁程度にとどまっている。同等の量でＦイオンを注入した場合には、５桁を超えてリーク電流を著しく低減することができることが、図３に示されている。Ｆイオン注入によるリーク抑制効果は、１．０×１０14ｃｍ-2程度でピークに達している。これと同等の効果をＮイオン注入によって得るには、１．０×１０15ｃｍ-2程度の高濃度で注入しなければならない。
図４には、Ｎイオン注入を基準としたＦイオン注入のリーク抑制効率を、同注入量での２つのリーク電流の比として示す。注入量１．０×１０13ｃｍ-2から５．０×１０15ｃｍ-2の範囲内で、ＦイオンはＮイオンの場合の２倍以上の優位性が確認される。また、Ｆイオンによるリーク抑制効率は、注入量８．０×１０13ｃｍ-2でピークを迎えている。
こうしたリーク低減が、ＮｉのＳｉ基板内への拡散浸潤の抑制に起因することを、以下のように確認した。まず、ＦあるいはＮを、１．０×１０14ｃｍ-2、１．０×１０15ｃｍ-2の注入量でイオン注入した。続いて、５００℃で９０分の熱処理を施した時のＳｉ基板内のＮｉ濃度を、バックサイドＳＩＭＳ法で測定した。得られた結果を図５に示す。参考のために、イオン注入を全く施さなかった場合の５００℃、１０分、３０分、６０分、９０分での熱処理後のＮｉ濃度の深さ分布も、併せて示してある。
Ｎイオンの場合、注入量が１．０×１０14ｃｍ-2では、多量のＮｉ原子がＳｉ基板に残存している。Ｎｉ原子の濃度は、接合位置で１．０×１０14ｃｍ-3程度以下に抑えることが望まれ、Ｎイオンの場合には１．０×１０15ｃｍ-2の注入量でなければ、１００ｎｍ以下の浅い接合に対し、Ｎｉの拡散浸潤を顕著に抑制することができない。Ｆイオンの場合には、１．０×１０14ｃｍ-2の注入量で１．０×１０15ｃｍ-2のＮイオン注入に匹敵する効果が得られる。こうした傾向は、図３に示したリーク電流のイオン種依存性や、注入量依存性と完全に符号している。なお、図３に示されるように、Ｆの注入量が１．０×１０15ｃｍ-2の場合には、Ｎｉの拡散浸潤抑制効果は僅かに向上するものの、リーク電流が若干上昇している。リーク電流の上昇は、高濃度でのイオン注入によって、Ｓｉ基板に欠陥が誘起されたことに起因すると推測される。
Ｓｉ基板に欠陥を発生させないために、イオンの注入量は１．０×１０15ｃｍ-2未満であることが必要である。そこで、ＦあるいはＮを、１．０×１０14ｃｍ-2の注入量でイオン注入した後、これに５００℃、９０分の熱処理を施してＮｉＳｉを形成した。それぞれのイオン注入条件について、Ｓｉ基板中に含まれるＮｉの濃度をバックサイドＳＩＭＳ法により測定し、図６に示した（左縦軸目盛り）。また、接合リーク電流密度を観測して、ｐｎ接合深さの関数として図６に示した（右縦軸目盛り）。参照用としてイオン注入を全く施さなかった場合についても、５００℃、１０分、３０分、６０分、９０分のデータを示した。
図示するように、接合リーク電流密度の接合深さ分布とＮｉの濃度の深さ分布とは、極めてよく整合している。ＮｉＳｉの熱的安定性が高められたことによって、ＮｉＳｉ層からのＮｉ原子の遊離は阻止され、これに伴なうシリコン基板奥深くへのＮｉ原子の拡散侵入も低減された。このため、リークの発生を抑制することができた。
これらのデータからわかるように、Ｆイオンの注入によって５００℃付近での初期Ｎｉバースト現象が消滅した。Ｎｉバースト現象とは、熱処理の極めて初期にＮｉ原子がほぼ瞬間的にＳｉ基板内に浸潤する現象であり、図６の参照データで、５００℃１０分までにＮｉが極めて深くまでＳｉ基板中に浸潤していることに対応する。
こうしたデータをさらに詳細に分析した結果、Ｆイオンを注入したことによって、最低６８分に相当する拡散が抑制されていることが判明した。また、Ｎｉに起因したリーク源（Ｎｉ原子のクラスターと考えられる）の特異な移動機構にかかわる拡散係数が、５００℃で、６２ｎｍ2／ｍｉｎであり、その活性化エネルギーは、２．０３ｅＶであることを突き止めている。
これらの知見を総合して、本発明者は、ＮｉＳｉ形成後においてリークの発生を回避しうる許容範囲を、接合深さ２０ｎｍ以上の接合に対して確定することができた。
ＮｉＳｉ形成後、リークの発生を回避できる許容熱処理時間ｔa（分）は、ＮｉＳｉ下面からの接合位置深さＤｊ（ｎｍ）および熱処理温度Ｔａ（Ｋ）（ここにＴａは絶対温度表示であり通常の摂氏温度（℃）に２７３を加えたものであることに注意されたい。）の関数として、下記数式（Ａ）で表わすことができる。
ｔa＝Ｄj2／Ｅｘｐ（３４．７−２．３５×１０4／Ｔａ）＋６８ （Ａ）
熱処理時間ｔaを前記数式（Ａ）で規定される時間以内に制限すれば、ＮｉＳｉの熱的不安定性に起因する接合リークが発生することはない。熱処理温度Ｔａとしては、製造プロセス中の最高温度が用いられる。温度が減少すればＮｉＳｉの熱的安定性は急速に回復するので、上述した制限は、実質的に最高温度の熱処理工程に対して適応すればよい。
熱処理時間ｔaを前記数式（Ａ）で規定される時間以内に制限すれば、ＮｉＳｉの熱的不安定性に起因する接合リークが発生することはない。熱処理温度Ｔａとしては、製造プロセス中の最高温度が用いられる。温度が減少すればＮｉＳｉの熱的安定性は急速に回復するので、上述した制限は、実質的に最高温度の熱処理工程に対して適応すればよい。
あるいは、予め設定された熱処理時間ｔaに基づいて、許容される熱処理温度Ｔａを上記数式（Ａ）から接合深さＤｊの関数として導くこともできる。図７のグラフには、接合深さと許容熱処理温度との関係を示す。ここでは、熱処理時間（ｔa）を７０〜１２０分とし、許容熱処理温度（摂氏表示）を、ＮｉＳｉ下面からの接合位置深さ（Ｄｊ）２０〜１００ｎｍについて計算した。ＮｉＳｉ下面からの接合深さ５０ｎｍ（ＮｉＳｉを３０ｎｍ形成したとすると、シリサイド表面からは８０ｎｍ程度）でも、５００℃、９０分の熱処理が可能であることが、図７のグラフから明らかである。
図５を参照して説明したように、Ｆイオンの注入量が増大すれば、ＮｉＳｉの熱的安定性はさらに向上することから、１．０×１０14ｃｍ-2以上の注入量であれば、上記数式（Ａ）を適応することができる。さらに、図３に示したように、Ｆの導入量が８．０×１０13ｃｍ-2の場合には、リーク抑制効率は１．０×１０14ｃｍ-2の場合よりも向上している。この結果から、上記数式（Ａ）は、Ｆの導入量が８．０×１０13ｃｍ-2以上の場合に適応可能であることが理解できる。
Ｆイオンは、１．０×１０14ｃｍ-2以下の注入量で十全なリーク抑制効果が期待できる。Ｆイオンの場合と同等の効果を得るには、Ｎイオンは１．０×１０15ｃｍ-2程度の注入量が必要とされる。ＮはＳｉ中でｎ型不純物として作用するため、１０15ｃｍ-2といった高濃度でＳｉ基板に注入した場合には、ｐ型ＭＯＳＦＥＴに適用することが困難となる。一方、ＦはＳｉ中で電気的に不活性であるうえ、８．０×１０13ｃｍ-2という低濃度で十全なリーク抑制作用を得ることができる。したがって、ｎ型、ｐ型といった導電性によらず、ＦイオンはＭＯＳＦＥＴの接合リーク低減に極めて好都合である。
さらに、ＦあるいはＮのイオン注入が、その後に形成されるＮｉＳｉ層の抵抗率に及ぼす影響を調べた。ＮｉＳｉ形成に先立って、シリコン基板表面にＦあるいはＮを注入した。いずれの場合も加速エネルギーは２ｋｅＶとして、注入量は１．０×１０13ｃｍ-2、１．０×１０14ｃｍ-2、および１．０×１０15ｃｍ-2の３種類とした。その後、ＮｉＳｉを３０ｎｍ形成し、５００℃で９０分の熱処理を施した。この際のシート抵抗を、イオン注入量の関数として、ＦおよびＮそれぞれについて図８に示す。
図８のグラフに示されるように、Ｎイオンの場合、十全なリーク抑制効果を期待できる注入量１．０×１０15ｃｍ-2では、シート抵抗が上昇してしまう。これは、高濃度のＮが散乱不純物としてＮｉＳｉの抵抗率を上昇させた結果である。一方、Ｆイオン注入の場合には、十全なリーク抑制効果を得られる注入量１．０×１０14ｃｍ-2で、同時にシート抵抗が最も低くなっている。また、１．０×１０15ｃｍ-2という高濃度の注入を行なってところで、シート抵抗の上昇はＮの場合と比較して軽微である。
これらのことから、相補型ＭＯＳＦＥＴ回路（Ｃ−ＭＯＳ回路）に適応可能で、不必要な導電性不純物の導入や、抵抗率の向上などの副作用を伴なわずに、接合リーク抑制を効果的に達成できるのは、Ｆイオン注入であることが確認された。
Ｓｉ基板に導入されたＦ原子は、ＮｉＳｉの熱的安定性を確保し、Ｎｉ原子のＳｉ基板への拡散浸潤を阻止し、接合リークの発生を抑止する効果を有することが、以上の結果から明らかである。このＦ原子が、ＮｉＳｉ膜中にどのように取り込まれているかを分析した。
Ｓｉ基板にＦを１×１０14ｃｍ-2注入した後、ＮｉＳｉを３０ｎｍ形成した。この際のＮｉＳｉ層内およびＳｉ基板表面付近に存在するＦの分布を、ＳＩＭＳ分析した結果を図９に示す。ＮｉＳｉ膜中に取り込まれたＦの総量（面密度）は、３．７×１０13ｃｍ-2であった。また、Ｆの分布はＮｉＳｉ／Ｓｉ界面にピークを有し、そのピーク濃度は１．０×１０19ｃｍ-3となった。
これらの量と分布を持ったＦ原子がＮｉＳｉ層中に取り込まれることによって、ＮｉＳｉ膜の熱的安定性は飛躍的に向上し、Ｎｉ原子がＳｉ基板内に遊離、拡散浸潤することを食い止めていることが確認された。
以上説明したように、シリサイド化に先立って、８．０×１０13ｃｍ-2程以上のＦ原子をＳｉ基板に導入すれば、シリサイド化の際にＦはＮｉＳｉ膜中に取り込まれ、この膜の耐熱性を著しく向上させることになる。耐熱性が向上しているので、微細なソース／ドレイン領域上に形成されたＮｉＳｉ層と、これにコンタクトホールの開口部を通じて接触する金属物質とを５００℃以上の温度に保持し、電気的接触を確保することが容易となる。
この結果、浅いソース、ドレイン接合位置を保ちつつ、リークを発生させないシリサイド層を形成することができ、短チャネル効果のない、高速、高駆動力の微細化ＭＯＳＦＥＴを実現できる。
（実施形態１）
図１０乃至図１７を参照して、本実施形態を説明する。
図１０乃至図１７を参照して、本実施形態を説明する。
まず、図１０に示すように、ｐ型シリコン半導体基板１００に、常法により溝を形成し、シリコン酸化膜等の絶縁物質を埋め込んで、素子分離領域１０１，１０２および１０３を形成した。半導体基板１００内には、ｐ型ウェル領域１００ａ、ｎ型ウェル領域１００ｂが、イオン注入法および熱処理等の常法により形成されている。
続いて、図１１に示すように、ゲート絶縁膜２００ａおよび２００ｂを介して、ゲート電極３００ａおよび３００ｂを常法により形成する。ゲート絶縁膜は、例えば膜厚５ｎｍの熱酸化膜とすることができ、ゲート電極は、例えばポリシリコン層を２００ｎｍの膜厚で堆積することによって得られる。ゲート絶縁膜およびゲート電極をマスクとして、ウェル領域に不純物をイオン注入することによって、浅い拡散層１１１ａ，１１２ａ、１１１ｂ，および１１２ｂが形成される。
次いで、図１２に示すように、ゲート側壁３０１ａ，３０２ａ、３０１ｂ，および３０２ｂを常法により形成する。ゲート側壁としては、例えば、膜厚２０ｎｍのシリコン窒化膜を用いることができる。ゲート側壁をゲート電極とともにマスクとして、基板に不純物をイオン注入して、拡散層１２１ａ，１２２ａ、１２１ｂ，および１２２ｂを形成する。このとき、電極３００ａ、および３００ｂにも同様の導電性不純物が注入される。さらに、急速昇降温熱処理を施して、注入された不純物を活性化しておく。拡散層１２１ａ，１２２ａ、１２１ｂ，および１２２ｂは、シリコン半導体基板１００表面より、例えば１００ｎｍの深さまで形成される。
引き続いて、図１３に示すように、Ｆ原子を加速エネルギー２ｋｅＶ、注入量１×１０14ｃｍ-2でイオン注入する。このとき、Ｓｉ基板に注入されるＦ原子の飛程は１０ｎｍ以下にとどまる。この結果、拡散層１２１ａ，１２２ａ、１２１ｂ，および１２２ｂ上には、１０ｎｍ程度の薄さのＦ含有領域１３１ａ，１３２ａ、１３１ｂ，および１３２ｂがそれぞれ形成される。ゲート電極３００ａ、３００ｂ上にも同様に、１０ｎｍ程度の薄さのＦ含有領域３３０ａ、３３０ｂが形成される。Ｆイオンが注入される深さは、その後のシリサイド化反応で消費されるＳｉの膜厚以下にとどめることが望ましい。例えば３０ｎｍのＮｉＳｉを形成する場合、消費されるＳｉは２４ｎｍと算出される。よって、これらのＦ含有領域は、その後のシリサイド化反応で完全に消費されることになる。
さらに、Ｎｉ膜を全面に堆積して急速熱処理し、Ｎｉと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。Ｎｉ膜は、常法により例えば１２ｎｍの膜厚で堆積することができ、必要に応じて、この上にさらに、キャップなる金属物質、例えばＴｉ，ＴｉＮのような物質を形成してもよい。
硫酸と過酸化水素水との混合液に浸して、未反応のＮｉを選択的に除去することにより、図１４に示すように、ＮｉＳｉ領域５０１ａ，５０２ａ、５０１ｂ，および５０２ｂが拡散層上に形成され、ゲート電極上には、ＮｉＳｉ領域５３１ａ、および５３１ｂが形成される。いずれにおいても、ＮｉＳｉ領域の膜厚は２８ｎｍ乃至３０ｎｍｎ範囲内となる。
シリサイド化に伴なって、Ｆ含有領域１３１ａ，１３２ａ、１３１ｂ，１３２ｂ、３３０ａ、３３０ｂのＦは一部、ＮｉＳｉ膜中、及びＮｉＳｉ／Ｓｉ界面に取り込まれる。この場合のＮｉＳｉ膜中Ｆ面密度は、３．７×１０13ｃｍ-2であり、ＮｉＳｉ／Ｓｉ界面のＦ最大濃度は、１．０×１０19ｃｍ-3となる。
取り込まれたＦによりＮｉＳｉの熱的安定性が向上するので、上述の数式（Ａ）に規定される範囲内の熱処理を行なってもリークは発生しない。この場合、シリサイド下面からの接合深さは７０ｎｍ程度となるので、５００℃であれば１４８分以内、５５０℃であれば８０分以内の熱処理を加えることができる。
引き続き、全面にシリコン窒化層６００、および層間絶縁膜となるシリコン酸化膜７００を、図１５に示すように順次堆積する。さらに、コンタクトホール７０１および７０３形成し、バリア性の金属物質８００をコンタクトホールの内壁に形成する。
シリコン窒化層６００は、層間絶縁膜７００の形成時にはバリア層として機能し、コンタクトホール７０１，７０３の形成時には、エッチングストップ層として機能するライナー層である。したがって、シリコン窒化膜６００は、例えば２０ｎｍの厚さで、基板の表面に一様に且つ緻密に堆積させることが求められる。このとき基板には、高度に集積されたゲート電極などの微細な凹凸構造が存在している。シリコン窒化膜を低温で一様に堆積するには、Ｓｉ2Ｃｌ6とＮＨ3を供給ガスとした化学気層成長法（ＣＶＤ，Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を採用することができる。あるいは、ＳｉＨ2Ｃｌ4とＮＨ3を用いた原子層堆積法（ＡＬＤ，Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いてもよい。
シリコン窒化膜の緻密性は、屈折率により評価することができ、この屈折率はシリコン窒化膜の成膜温度と相関関係を有することが、本発明者により見出された。図１６には、上述した２つの手法により得られたシリコン窒化膜の屈折率を、成膜温度の関数として示す。５００℃以下の低温で成膜された場合には、成膜手法にあまり依存せず、シリコン窒化膜の屈折率は１．８９以下に低下する。低温では成膜速度が極度に低下してしまうことから、シリコン窒化膜の一様で効率的な堆積を確保するためには、シリコン窒化膜は５００℃程度で成膜することが望まれる。
本実施形態においては、所定の注入量でＦを注入した後にＮｉＳｉを形成しているので、このＮｉＳｉは５００℃以上でも熱的安定性が確保されている。このため、シリコン窒化膜は、５００℃以上で成膜することができ、十分に緻密で、微細な構造上にも一様な、ライナー層が得られる。５００℃以上で成膜されたシリコン窒化膜ライナー層６００は、当然、１．８９以上の屈折率を有することとなる。
シリコン窒化膜の成膜に、プラズマ支援化学気層成長法（ＰＡＣＶＤ，Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いた場合は、シリコン窒化膜の緻密性、微細な構造上の一様性が大きく劣化してしまう。この点から、ライナー層としての機能を保全するためには、上述した手法のほうが好ましい。また、このときのシリコン窒化膜の屈折率が上述の値を下回ることは言うまでもない。
本実施形態においては、５００℃以上の温度で安定的に緻密に成膜された、ライナー層として機能するシリコン窒化層６００が基板表面に一様に設けられているので、コンタクトホールの形成に当たっては、必ずしもＮｉＳｉ領域と精密に位置整合せずに行なう必要はない（ボーダーレスコンタクト形成）。このため、素子製造工程が簡略となり、製造コストが低減される。こうした利点を十全に享受するためにも、十分に緻密で一様なライナー層を形成することは極めて重要である。
なお、層間絶縁膜となるシリコン酸化膜７００は、例えば、４００℃でＯ3，Ｓｉ（ＯＣ2Ｈ5）4（テトラエトキシシラン：ＴＥＯＳ）ガスを供給して堆積することができる。あるいは、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ、珪素化合物ＲnＳｉ（ＯＨ）4-n，Ｒ：有機分子及び添加材）のようなシリコン酸化膜の塗布材料を用いてもよい。こうした塗布材料を、例えばスピンナーを用いて回転塗布し、この後、例えば窒素雰囲気中、３００℃、３０分で熱処理する。その後、シリコン酸化膜の材料物質以外の成分を除去して、シリコン酸化層７００が得られる。
コンタクトホール７０１，７０３は、例えば、リソグラフィー法、ＲＩＥ法等の常法によって、ソース上ＮｉＳｉ領域５０１ａ、ドレイン上ＮｉＳｉ領域５０２ｂに達して形成することができる。ＲＩＥは、２段階に分けて行なうことが好ましい。まず、シリコン窒化膜ライナー層６００をＲＩＥのエッチングストッパーとして利用して、シリコン窒化膜に対して選択性のある酸化膜をエッチングする。引き続き、コンタクト底部に残存する薄いシリコン窒化膜ライナー層６００を、短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地のＮｉＳｉ領域に対するプラズマダメージ等は軽減される。また、コンタクト底部が一部、素子分離領域に重なった場合でも、この部分におけるコンタクトホールの素子分離領域内への突貫を防ぐことができる。
金属物質８００の堆積に先立って、コンタクト底部に露出したＮｉＳｉ領域５０１ａ、５０２ｂ部は、例えば、ＮＦ3を含むプラズマに短時間暴露して、この表面を洗浄しておく。金属物質８００としては、例えばＴｉを５ｎｍの厚さでスパッタリング法により形成することによって、図１５に示した構造が得られる。
この後、金属物質８００とＮｉＳｉ領域５０１ａ、５０２ｂとの電気的接触を良好にするために、前述の数式（Ａ）に規定する範囲内で、窒素雰囲気中で熱処理を行なう。例えばライナー層６００の堆積を５００℃、５８分で行なった場合、５００℃、９０分の熱処理が許容される。こうした熱処理を施した結果、ＮｉＳｉ領域５０１ａ、５０２ｂ上部に形成された薄い酸化物がＴｉにより還元除去され、良好な電気的接触が確保される。すでに説明したように、ＮｉＳｉは、Ｆを含有したシリコン層をシリサイド化することによって形成されているため、５００℃、９０分の熱処理を行なったところで、リークが発生することはない。
この熱処理後には、例えばＷ９００を、Ｗ（ＣＯ）6とＨ2を供給ガスとしたＣＶＤ法によりコンタクトホール７０１，７０３に充填する。金属物質８００の表面は、５００℃の熱処理によって、すでに十分に緻密な構造に変化している。さらに、層間絶縁膜としてのシリコン酸化膜１０００を堆積し、常法により配線溝１００１、１００２を形成する。この溝の中に金属物質、例えばＣｕ膜１１００を充填形成する（ダマシン法）。引き続き、配線物質上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜１２００を堆積して、図１７に示す構造が得られる。
必要に応じて、多層の配線を構築し、また実装工程などを経て、ＭＯＳＦＥＴ素子が完成する。
本実施形態においては、Ｓｉ基板にＦをイオン注入した後にシリサイド化が行なわれるので、ＮｉＳｉの熱的安定性を高めることができた。このため、非常に浅いソース、ドレイン拡散層でも接合リークの発生は抑制される。注入されるＦは、シリコン中で電気的に不活性であることに加えて、１．０×１０14ｃｍ-2以下の注入量で十分なリーク抑制効果が発揮される。したがって、ｎ＋、ｐ＋ソース、ドレイン領域の極性は反転せず、ＣＭＯＳ回路の製造に安定して適応することができる。
本実施形態においては、Ｓｉ基板にＦをイオン注入した後にシリサイド化が行なわれるので、ＮｉＳｉの熱的安定性を高めることができた。このため、非常に浅いソース、ドレイン拡散層でも接合リークの発生は抑制される。注入されるＦは、シリコン中で電気的に不活性であることに加えて、１．０×１０14ｃｍ-2以下の注入量で十分なリーク抑制効果が発揮される。したがって、ｎ＋、ｐ＋ソース、ドレイン領域の極性は反転せず、ＣＭＯＳ回路の製造に安定して適応することができる。
さらに、ＮｉＳｉの熱的安定性が向上したため、前述の数式（Ａ）に規定する範囲内での熱処理が可能となった。こうした熱処理を施すことによって、十分に緻密で一様なライナー層を形成することができるとともに、ＮｉＳｉと配線金属との良好な電気的接触も確保される。
こうして製造された本実施形態のＭＯＳＦＥＴは、高い信頼性を有するともに、駆動力も十分に大きい。
こうして製造された本実施形態のＭＯＳＦＥＴは、高い信頼性を有するともに、駆動力も十分に大きい。
（実施形態２）
図１８乃至図２３を参照して、本実施形態を説明する。
図１８乃至図２３を参照して、本実施形態を説明する。
まず、実施形態１と同様の工程にしたがって、図１２に示した構造を形成しておく。この際、拡散層１２１ａ，１２２ａ、１２１ｂ，１２２ｂの深さは８０ｎｍとなるようにする。
続いて、図１８に示すように、シリコン膜４００を常法により、例えば２０ｎｍの膜厚で全面に堆積する。均一な膜厚および膜質が得られることから、シリコン膜４００はＣＶＤ法により堆積することが好ましい。エピタキシャル成長技法の場合に生じるような膜厚、膜質の不均一性は回避することができ、こうした不均一性に由来するシリサイド化金属の突出が阻止される。その結果、安定したシリサイド層の成膜が可能となる。また、ソース、ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となる。
素子分離上に延在させてＥｌｅｖａｔｅｄ Ｓｏｕｒｃｅ／Ｄｒａｉｎとして利用する部分４０１，４０３、および素子間の局所的配線として利用する部分４０２を残して、その他の部分のシリコン膜４００は常法により除去する。
次に、所定の領域に選択的にシリコン膜が配置された基板は、常法により炭素含有プラズマに曝す。炭素の供給源としては、プラズマ内に炭素を供給可能な任意の供給源を用いることできる。例えば、炭素含有プラズマは、ＣＦ4，ＣＨＦ3，ＣＣｌ，ＣＨ4などのガスをプラズマ中に供給して生成することができる。フォトレジストマスクのような炭素含有物質が基板上に存在する場合には、ＲＩＥに伴なうイオン衝撃を利用して、ここから炭素を供給することもできる。
一般に、プラズマは、その状態を維持するために、周囲の物質に対して正の電位を帯びる。この結果、プラズマより、周囲の物質に対して正電荷を帯びた粒子を垂直に入射させる方向に電界が発生する。よって、プラズマ中の正電荷を帯びた炭素粒子は、ゲート電極３００ａ、３００ｂ、および、シリコン膜４００に垂直に衝突する。水平表面のみに炭素粒子は注入され、垂直表面には炭素粒子は注入されない。こうして、炭素含有シリコン層が水平表面に形成される。通常使われるＲＩＥプラズマからの入射粒子は、１ＫＶ以下で加速されているので、この炭素含有シリコン層の厚さは数ｎｍにとどまる。炭素含有シリコン層における炭素含有率は、１ ａｔｏｍｉｃ％以上であればよい。
この炭素含有シリコン層を熱酸化すると、ＨＦ溶液中でエッチングされない酸化膜が形成される。この原理は、ＵＳＰ ６，２７１，５６６ Ｂ１において本発明者により開示されている。一方、シリコン膜４００の垂直部には通常の酸化膜が形成されるため、熱酸化後、ＨＦ溶液中に浸すことによって、シリコン膜４００の水平表面のみに酸化膜を選択的に残存させることが可能となる。この酸化膜をマスクとして用いて、酸化膜に対して選択性を有するシリコンの等方的エッチングを行なう。例えば、Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ（ＣＤＥ）のようなエッチングを行なうことによって、シリコン膜４００の垂直部のみが除去される。この後、シリコン膜４００の水平表面に残存する酸化膜を、例えば、ＲＩＥ法により剥離する。その結果、図１９に示すように、一部素子分離領域に延在する追加ソース、ドレイン−シリコン層４０１，４０３、および素子間の局所的配線を形成すべきシリコン層４０２、ゲート電極上の追加シリコン層が４３０ａ、４３０ｂが形成される。
シリサイド層の形成は、こうして追加形成されたシリコン層上面で行なわれる。したがって、シリサイド工程を行なう上で、実効的な接合深さは２０ｎｍ＋８０ｎｍ＝１００ｎｍとなる。
引き続き、図２０に示すように、Ｆ原子を例えば加速エネルギー２ｋｅＶ、注入量８．０×１０13ｃｍ-2でイオン注入する。このとき、追加Ｓｉ層に注入されるＦ原子の飛程は１０ｎｍ以下にとどまる。この結果、一部素子分離追加領域に延在する追加ソース、ドレイン−シリコン層４０１，４０３には、Ｆ含有領域４１１，４１３が形成され、素子間の局所的配線を形成すべきシリコン層４０２上には、Ｆ含有領域４１２が形成される。さらに、ゲート電極上の追加シリコン層４３０ａ、４３０ｂ上には、Ｆ含有領域４３１ａ、４３１ｂが形成される。いずれのＦ含有領域も１０ｎｍ程度と薄く、その後のシリサイド化反応で完全に消費される。
一部素子分離領域に延在する追加ソース、ドレイン−シリコン層４０１，４０３、および、素子間の局所的配線を形成すべきシリコン層４０２によって、拡散層１２１ａ，１２２ａ、１２１ｂ，１２２ｂと素子分離領域１０１，１０２，１０３との境界近傍へのＦ原子の注入は妨げられる。これは、着目すべき事実である。この部分に、高濃度のＦが注入された場合、素子分離領域を形成する酸化膜が、その後のＨＦ処理などでエッチングされ易くなるおそれがある。特に、シリサイド化の前処理として、ＨＦ処理を行なう場合、拡散層に隣接する素子分離膜が後退すると、この部分からもシリサイド化反応が進行してしまう。素子分離酸化膜が後退すれば、その分、実効的に接合が浅くなって接合リークを誘起しやすくなる。
本実施形態においては、追加シリコン層を形成した上、これらによって、拡散層に隣接した素子分離酸化膜部分を保護しているので、接合が実効的に浅くなることは防止される。むしろ、追加したシリコン層の分だけ、着実に接合深さを増すことができる。
さらに、Ｎｉ膜を全面に堆積し、例えば４５０℃，３０ｓｅｃ窒素中で急速熱処理して、Ｎｉと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。Ｎｉ膜は、常法により例えば１２ｎｍの膜厚で堆積することができ、必要に応じて、この上にさらに、キャップとなる金属物質、例えばＴｉ，ＴｉＮのような物質を堆積形成してもよい。
硫酸と過酸化水素水との混合液に浸して、未反応のＮｉを選択的に除去することにより、図２１に示すように、ＮｉＳｉ領域５０１，５０３が追加ソース、ドレイン−シリコン層４０１，４０３上に形成され、ＮｉＳｉ領域５０２が素子間の局所的配線を形成すべきシリコン層４０２上に形成される。さらに、ＮｉＳｉ領域５３０ａ、５３０ｂが、ゲート電極上の追加シリコン層４３０ａ、４３０ｂ上に形成される。いずれにおいても、ＮｉＳｉの膜厚は２８ｎｍ乃至３０ｎｍとなる。なお、シリサイド化反応によって、追加シリコン層がほぼ完全に消費される。
シリサイド化に伴なって、Ｆ含有領域４１１，４１３，４１２，４３１ａ、４３１ｂのＦは、一部ＮｉＳｉ膜中、およびＮｉＳｉ／Ｓｉ界面に取り込まれ、この場合、ＮｉＳｉ膜中のＦ面密度は、３．０×１０13ｃｍ-2であり、ＮｉＳｉ／Ｓｉ界面の最大Ｆ濃度は、８．０×１０18ｃｍ-3となる。
取り込まれたＦによりＮｉＳｉの熱的安定性が向上するので、上述の数式（Ａ）に規定される範囲内の熱処理を行なってもリークは発生しない。この場合、シリサイド下面からの接合深さは７０ｎｍ程度となるので、５００℃であれば１４８分以内、５５０℃であれば８０分以内の熱処理を加えることができる。
ゲート上に形成されたＮｉＳｉ層５３０ａ、５３０ｂは、ＭＯＳＦＥＴの極性によらず、Ｆのみを含有することになる。ｎ型およびｐ型の両方の導電性不純物を含むシリコンをシリサイド化して得られたＮｉＳｉは、一方の不純物のみを含むシリコンをシリサイド化して得られたＮｉＳｉよりも、抵抗率が高くなることが知られている。
従来のＣＭＯＳ形成法では、ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴを連結するゲートポリシリコン電極の一部には、両方の導電性不純物が導入されることがあり、この場合には抵抗率が上昇する。本実施形態においては、本来のゲートゲートポリシリコン電極の上部に、Ｆのみを含有するシリコン層４３０ａ、４３０ｂを形成し、これをシリサイド化している。したがって、ＮｉＳｉの抵抗率の上昇は回避される。その結果、ｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴを連結する細線形状のゲートポリシリコン電極の電気抵抗を、効率よく低減することが可能となる。さらに、局所配線がシリサイド化と同時に完成するので、素子製造工程が簡略化される。
引き続き、全面にシリコン窒化層６００、および層間絶縁膜となるシリコン酸化膜７００を、図２２に示すように順次堆積する。さらに、コンタクトホール７０１および７０３形成し、バリア性の金属物質８００を形成する。こうした各層の堆積およびホールの形成は、実施形態１の場合と同様の手法により行なうことができる。
すでに説明したように、所定の注入量でＦを注入した後にＮｉＳｉを形成しているので、このＮｉＳｉは５００℃以上でも熱的安定性が確保されている。このため、シリコン窒化膜を５００℃以上で成膜して、十分に緻密で一様なライナー層を形成することができる。こうして形成されるシリコン窒化膜ライナー層は、１．８９以上の屈折率を有し、実施形態１の場合と同様の効果が得られる。すなわち、コンタクト底部が一部、素子分離領域に重なった場合でも、この部分におけるコンタクトホールの素子分離領域内への突貫は防止される。
金属物質８００とＮｉＳｉ領域５０１ａ、５０２ｂとの電気的接触を良好にするための熱処理は、前述の数式（Ａ）に規定する範囲内で、窒素雰囲気中で行なうことができる。例えば、ライナー層６００の堆積を５００℃、５８分で行なった場合、５００℃、９０分の熱処理が許容される。こうした熱処理を施した結果、ＮｉＳｉ領域５０１、５０３部上部に形成された薄い酸化物がＴｉによって還元除去され、良好な電気的接触が確保される。すでに説明したように、ＮｉＳｉは、Ｆ含有シリコン層をシリサイド化して得られているため、５００℃、９０分の熱処理を行なったところで、リークが発生することはない。
その後、実施形態１と同様の手法によりＷ９００をコンタクトホール７０１，７０３内に充填した後、層間絶縁膜としてのシリコン酸化膜１０００を堆積して、常法により配線溝１００１、１００２を形成する。この溝の中に金属物質、例えばＣｕ膜１１００を充填形成し、配線物質上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜１２００を堆積して、図２３に示す構造が得られる。
必要に応じて、多層の配線を構築し、また実装工程などを経て、ＭＯＳＦＥＴ素子が完成する。
本実施形態においては、ソース、ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となる。また、ゲート上に形成されたＮｉＳｉ層は、ＭＯＳＦＥＴの極性によらず、Ｆのみを含有することになるので、ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴを連結するゲートポリシリコン電極の上部ＮｉＳｉの抵抗率が上昇することはない。
本実施形態においては、ソース、ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となる。また、ゲート上に形成されたＮｉＳｉ層は、ＭＯＳＦＥＴの極性によらず、Ｆのみを含有することになるので、ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴを連結するゲートポリシリコン電極の上部ＮｉＳｉの抵抗率が上昇することはない。
さらに、一部素子分離追加領域に延在する追加ソース、ドレイン−シリコン層、および、素子間の局所的配線を形成すべきシリコン層が形成されたので、Ｆ原子が、拡散層と素子分離領域との境界付近に注入されることは防止される。その結果、素子分離領域を形成する酸化膜が、その後のＨＦ処理などでエッチングされることは阻止される。拡散層に隣接した素子分離酸化膜を保護すれば、接合が実効的に浅くなることを防ぎ、逆に、追加したシリコン層分、着実に接合深さを増すことができる。しかも、シリサイド化と同時に局所配線も完成するので、素子製造工程が簡略化される。
なお、追加シリコン膜をＣＶＤ法により堆積し、これをシリサイド化した場合には、膜厚、膜質の均一なシリサイド層を得ることができる。エピタキシャル成長技法に見られるような、膜厚、膜質の不均一性は回避されるため、膜厚、膜質の不均一性に由来するシリサイド化金属の突出が阻止され、安定したシリサイド層の成膜が可能となる。
上述した手法は、図２４に示すような単独のｎ型ＭＯＳＦＥＴに対しても適応可能である。さらに、複数組の素子に対しても同様に適応可能である。
また、半導体装置の一部を形成する素子群に対して選択的に応用することができ、図２５に示すように、ＤＲＡＭを混載した半導体装置に対しても適応可能である。図示する半導体装置においては、ｐ型シリコン基板１００のｐ型ウェル１００ｃ上の素子領域には、ＤＲＡＭのパストランジスターを構成するｎ型ＭＯＳＦＥＴ２０００が形成されている。さらに、ｐ型ウェル１００ｃには、ポリシリコンからなるストレージノード３０００、キャパシター絶縁膜３００１、およびカラー酸化膜３００２を含むトレンチ型ＤＲＡＭと、素子分離領域１０４とが設けられている。こうした構成が追加された以外は、図２３に示した構造と同様である。
また、半導体装置の一部を形成する素子群に対して選択的に応用することができ、図２５に示すように、ＤＲＡＭを混載した半導体装置に対しても適応可能である。図示する半導体装置においては、ｐ型シリコン基板１００のｐ型ウェル１００ｃ上の素子領域には、ＤＲＡＭのパストランジスターを構成するｎ型ＭＯＳＦＥＴ２０００が形成されている。さらに、ｐ型ウェル１００ｃには、ポリシリコンからなるストレージノード３０００、キャパシター絶縁膜３００１、およびカラー酸化膜３００２を含むトレンチ型ＤＲＡＭと、素子分離領域１０４とが設けられている。こうした構成が追加された以外は、図２３に示した構造と同様である。
いずれの構造としても、実施形態１，２の場合と同様、基板内へのＮｉ原子の拡散は抑制され、ＮｉＳｉ層の熱的安定性の向上によって配線金属との良好な電気的接触が確保される。さらに、浅いソース、ドレイン拡散層を有しつつ、接合リークを低減して自己整合的にソース、ドレイン、ゲート電極上にシリサイド層を形成することができる。
上述したようなＮｉＳｉ形成前に、Ｆ原子をイオン注入するという手法は、種々の変更が可能である。例えば、ゲート電極の上部の一部に限らず、その全てシリサイド化する場合（Ｆｕｌｌｙ−Ｓｉｌｉｃｉｄａｔｅｄ Ｇａｔｅ）にも、同様に適応することができる。また、エピタキシャル選択成長法を用いたＥｌｅｖａｔｅｄ Ｓｏｕｒｃｅ Ｄｒａｉｎ構造、あるいは、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成されたＭＯＳＦＥＴのシリサイド化に適応してもよい。いずれの場合も、同様の効果が得られる。
なお、本発明の実施形態にかかる手法は、Ｆの含有が熱的安定性を向上させる如何なるシリサイド化金属に対しても有効である。
１００…ｐ型シリコン半導体基板； １００ａ…ｐ型ウェル領域
１００ｂ…ｎ型ウェル領域； １００ｃ…ｐ型ウェル領域
１０１，１０２，１０３，１０４…素子分離領域
１１１ａ，１１２ａ，１１１ｂ，１１２ｂ…浅い拡散層領域
１２１ａ，１２２ａ、１２１ｂ，１２２ｂ…拡散層領域
１３１ａ，１３２ａ、１３１ｂ，１３２ｂ…拡散層領域上のＦ含有領域
２００，２００ａ，２００ｂ…ゲート絶縁膜
３００，３００ａ，３００ｂ…ゲートポリシリコン電極
３３０ａ，３３０ｂ…ゲートポリシリコン電極上のＦ含有領域
３０１ａ，３０２ａ、３０１ｂ，３０２ｂ…ゲート側壁
４００…シリコン膜
４０１，４０３…Ｅｌｅｖａｔｅｄ Ｓｏｕｒｃｅ／Ｄｒａｉｎとして利用するシリコン層４００の一部
４０２…素子間の局所的配線として利用するシリコン層４００の一部
４３０ａ、４３０ｂ…ゲート電極上の追加シリコン層
４１１，４１２，４１３，４３１ａ、４３１ｂ…Ｆ含有領域
５０１ａ，５０２ａ、５０１ｂ，５０２ｂ，５３１ａ，５３１ｂ…ＮｉＳｉ領域
５０１，５０２，５０３，５３０ａ、５３０ｂ…ＮｉＳｉ領域
６００…シリコン窒化層； ７００…シリコン酸化膜
７０１，７０３…ソース上ＮｉＳｉ領域に達するコンタクトホール
８００…Ｔｉ膜； ９００…Ｗ膜； １０００…シリコン酸化膜
１００１，１００２…配線溝； １１００…Ｃｕ； １２００…シリコン酸化膜
２０００…ＤＲＡＭのパストランジスターを構成するｎ型ＭＯＳＦＥＴ
３０００…トレンチ型ＤＲＡＭのストーレジノードを構成するポリシリコン
３００１…トレンチ型ＤＲＡＭのキャパシターを構成する絶縁膜
３０００…トレンチ型ＤＲＡＭのカラー絶縁膜。
１００ｂ…ｎ型ウェル領域； １００ｃ…ｐ型ウェル領域
１０１，１０２，１０３，１０４…素子分離領域
１１１ａ，１１２ａ，１１１ｂ，１１２ｂ…浅い拡散層領域
１２１ａ，１２２ａ、１２１ｂ，１２２ｂ…拡散層領域
１３１ａ，１３２ａ、１３１ｂ，１３２ｂ…拡散層領域上のＦ含有領域
２００，２００ａ，２００ｂ…ゲート絶縁膜
３００，３００ａ，３００ｂ…ゲートポリシリコン電極
３３０ａ，３３０ｂ…ゲートポリシリコン電極上のＦ含有領域
３０１ａ，３０２ａ、３０１ｂ，３０２ｂ…ゲート側壁
４００…シリコン膜
４０１，４０３…Ｅｌｅｖａｔｅｄ Ｓｏｕｒｃｅ／Ｄｒａｉｎとして利用するシリコン層４００の一部
４０２…素子間の局所的配線として利用するシリコン層４００の一部
４３０ａ、４３０ｂ…ゲート電極上の追加シリコン層
４１１，４１２，４１３，４３１ａ、４３１ｂ…Ｆ含有領域
５０１ａ，５０２ａ、５０１ｂ，５０２ｂ，５３１ａ，５３１ｂ…ＮｉＳｉ領域
５０１，５０２，５０３，５３０ａ、５３０ｂ…ＮｉＳｉ領域
６００…シリコン窒化層； ７００…シリコン酸化膜
７０１，７０３…ソース上ＮｉＳｉ領域に達するコンタクトホール
８００…Ｔｉ膜； ９００…Ｗ膜； １０００…シリコン酸化膜
１００１，１００２…配線溝； １１００…Ｃｕ； １２００…シリコン酸化膜
２０００…ＤＲＡＭのパストランジスターを構成するｎ型ＭＯＳＦＥＴ
３０００…トレンチ型ＤＲＡＭのストーレジノードを構成するポリシリコン
３００１…トレンチ型ＤＲＡＭのキャパシターを構成する絶縁膜
３０００…トレンチ型ＤＲＡＭのカラー絶縁膜。
Claims (20)
- 拡散領域およびゲート電極の上に、Ｆ含有ＮｉＳｉ層が設けられたＭＯＳＦＥＴ構造を含み、前記Ｆ含有ＮｉＳｉ層の下面から前記拡散領域の接合面までの距離は２０乃至１００ｎｍである半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介して前記ゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極をマスクとして前記半導体基板に不純物を導入して、前記拡散領域を形成する工程と、
シリコンからなるシリサイド形成予定領域に、８．０×１０13ｃｍ-2以上のＦ原子をイオン注入して、Ｆ素含有領域を前記シリサイド形成予定領域の表層に形成する工程と、
前記Ｆ素含有領域に熱処理を加えることなく、この上にＮｉ膜を堆積する工程と、
前記Ｎｉ膜を熱処理して前記シリサイド形成予定領域の前記シリコンをシリサイド化し、Ｆ含有ＮｉＳｉ層を前記拡散領域および前記ゲート電極上に形成する工程と、
Ｆ含有ＮｉＳｉ層が形成された後、下記数式（Ａ）で表わされる条件を越えない範囲での熱処理を行なう工程とを具備することを特徴とする半導体装置の製造方法。
ｔa＝Ｄj2／Ｅｘｐ（３４．７−２．３５×１０4／Ｔａ）＋６８ （Ａ）
（上記数式（Ａ）中、ｔaは許容熱処理時間（分）であり、ＤｊはＮｉＳｉ下面からの接合位置深さ（ｎｍ）であり、Ｔａは熱処理温度（Ｋ：絶対温度）である。） - 前記シリサイド形成予定領域は、前記拡散領域および前記ゲート電極の表層であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記シリサイド形成予定領域は、前記拡散領域および前記ゲート電極の上に形成された追加シリコン層であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記追加シリコン層は、
前記拡散領域の形成後、前記イオン注入に先立って、前記半導体基板の全面にシリコン膜を化学気層成長法により形成する工程、
前記シリコン膜のうち、前記半導体基板上の水平面に存在する領域を選択的に、炭素含有シリコン層に変化させる工程、
前記炭素含有シリコン層を含む前記シリコン膜を熱酸化する工程、および
熱酸化後のシリコン膜をフッ化水素溶液に浸漬した後、前記半導体基板の垂直面に存在するシリコン膜を選択的に除去し、前記半導体基板の水平面に前記炭素含有シリコン層を残す工程
により形成されることを特徴とする請求項３に記載の半導体装置の製造方法。 - 前記拡散領域上におけるＦ含有ＮｉＳｉ層の下面は、前記半導体基板の主面と同一面、または主面より上に位置していることを特徴とする請求項３または４に記載の半導体装置の製造方法。
- 前記イオン注入は、前記シリサイド化によって消費されるシリコンの膜厚以下の飛程で行なわれることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
- 前記Ｆ含有ＮｉＳｉ層の上に、シリコン窒化層を堆積する工程をさらに具備することを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置の製造方法。
- 前記シリコン窒化層の上に絶縁膜を堆積する工程、および
前記シリコン窒化層をエッチングストッパーとして用いて、前記絶縁膜にＲＩＥ法によりコンタクトホールを形成する工程
をさらに具備すること特徴とする請求項７に記載の半導体装置の製造方法。 - 前記Ｆ含有ＮｉＳｉ層上に金属膜を堆積する工程、および、前記金属膜が形成された前記半導体基板を、下記数式（Ａ）に定義される処理時間を超えない範囲で、４５０℃以上の温度に保持する工程をさらに具備することを特徴とする請求項１ないし８のいずれか１項に記載の半導体装置の製造方法。
ｔa＝Ｄj2／Ｅ×ｐ（３４．７−２．３５×１０4／Ｔａ）＋６８ （Ａ）
（上記数式（Ａ）中、ｔaは許容熱処理時間（分）であり、ＤｊはＮｉＳｉ下面からの接合位置深さ（ｎｍ）であり、Ｔａは熱処理温度（Ｋ：絶対温度）である。） - 前記金属は、Ｔｉを含むことを特徴とする請求項９に記載の半導体装置の製造方法。
- 素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上に形成されたゲート電極と、前記拡散領域上に形成され、面密度で３．０×１０13ｃｍ-2以上のＦ原子を含むＦ含有ＮｉＳｉ層とを具備し、前記拡散領域と前記半導体基板とにより形成される接合面から前記Ｆ含有ＮｉＳｉ層下面までの深さが、２０ｎｍ乃至１００ｎｍの範囲内であり、前記Ｆ含有ＮｉＳｉ層と前記半導体基板との界面におけるＦ原子濃度が８．０×１０18ｃｍ-3以上のｎ型ＭＯＳＦＥＴを備えたことを特徴とする半導体装置。
- 前記Ｆ含有ＮｉＳｉ層は、前記ゲート電極上にも設けられていることを特徴とする請求項１１に記載の半導体装置。
- 前記Ｆ含有ＮｉＳｉ層上に設けられたシリコン窒化膜をさらに具備し、前記シリコン窒化膜は光学的屈折率が１．８９以上であることを特徴とする請求項１１または１２に記載の半導体装置。
- 前記シリコン窒化膜上に設けられたシリコン酸化膜、
前記シリコン酸化膜に貫通して形成されたコンタクトホール、および
前記コンタクトホールに充填された金属
をさらに具備することを特徴とする請求項１３に記載の半導体装置。 - 前記金属は、Ｔｉを含むことを特徴とする請求項１４に記載の半導体装置。
- 前記拡散領域上における前記Ｆ含有ＮｉＳｉ層の下面は、前記半導体基板の主面より下方にあることを特徴とする請求項１１ないし１５のいずれか１項に記載の半導体装置。
- 前記拡散領域上における前記Ｆ含有ＮｉＳｉ層の下面は、前記半導体基板の主面と同一面、または主面より上方にあることを特徴とする請求項１１ないし１５のいずれか１項に記載の半導体装置。
- 前記拡散領域上における前記Ｆ含有ＮｉＳｉ層は、一部が前記素子分離領域に延在していることを特徴とする請求項１７に記載の半導体装置。
- 前記半導体基板上に形成されたｐ型ＭＯＳＦＥＴをさらに具備する相補型ＭＯＳＦＥＴであり、前記ｐ型ＭＯＳＦＥＴは、前記半導体基板に形成された拡散領域と、前記半導体基板上に形成されたゲート電極と、前記拡散領域上に形成され、面密度で３．０×１０13ｃｍ-2以上のＦ原子を含むＦ含有ＮｉＳｉ層とを有し、前記拡散領域と前記半導体基板とにより形成される接合面から前記Ｆ含有ＮｉＳｉ層下面までの深さが、２０ｎｍ乃至１００ｎｍの範囲内であり、前記Ｆ含有ＮｉＳｉ層と前記半導体基板との界面におけるＦ原子濃度が８．０×１０18ｃｍ-3以上であることを特徴とする請求項１１ないし１８のいずれか１項に記載の半導体装置。
- 前記拡散領域上に設けられた前記Ｆ含有ＮｉＳｉ層の一部は、前記ｎ型ＭＯＳＦＥＴおよび前記ｐ型ＭＯＳＦＥＴにおける前記拡散領域間を電気的に接続していることを特徴とする請求項１９に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004068915A JP4377721B2 (ja) | 2004-03-11 | 2004-03-11 | 半導体装置の製造方法 |
| US10/947,381 US7094693B2 (en) | 2004-03-11 | 2004-09-23 | Method of manufacturing semiconductor device and semiconductor device |
| US11/494,465 US7622774B2 (en) | 2004-03-11 | 2006-07-28 | Method of manufacturing semiconductor device and semiconductor device |
| US12/604,442 US7919813B2 (en) | 2004-03-11 | 2009-10-23 | Method of manufacturing semiconductor device and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004068915A JP4377721B2 (ja) | 2004-03-11 | 2004-03-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005259956A true JP2005259956A (ja) | 2005-09-22 |
| JP4377721B2 JP4377721B2 (ja) | 2009-12-02 |
Family
ID=34918461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004068915A Expired - Fee Related JP4377721B2 (ja) | 2004-03-11 | 2004-03-11 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US7094693B2 (ja) |
| JP (1) | JP4377721B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103642A (ja) * | 2005-10-04 | 2007-04-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| WO2007074775A1 (ja) * | 2005-12-26 | 2007-07-05 | Nec Corporation | Ｎｍｏｓｆｅｔ及びその製造方法並びにｃｍｏｓｆｅｔ及びその製造方法 |
| JP2007294496A (ja) * | 2006-04-21 | 2007-11-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7701017B2 (en) | 2006-04-25 | 2010-04-20 | Kabushiki Kaisha Toshiba | MOS semiconductor device and method of fabricating the same |
| WO2010150324A1 (ja) * | 2009-06-26 | 2010-12-29 | 株式会社 東芝 | 半導体装置の製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4377721B2 (ja) * | 2004-03-11 | 2009-12-02 | 株式会社東芝 | 半導体装置の製造方法 |
| EP1975943B1 (fr) * | 2007-03-29 | 2012-03-07 | STMicroelectronics (Rousset) SAS | Codage logique dans un circuit intégré |
| FR2938376B1 (fr) * | 2008-11-07 | 2010-12-31 | Commissariat Energie Atomique | Procede de preparation d'une couche de monosiliciure de nickel nisi sur un substrat en silicium |
| US8247319B1 (en) * | 2011-02-07 | 2012-08-21 | International Business Machines Corporation | Method to enable the process and enlarge the process window for silicide, germanide or germanosilicide formation in structures with extremely small dimensions |
| CN102427027A (zh) * | 2011-07-22 | 2012-04-25 | 上海华力微电子有限公司 | 一种改善半导体自动对准镍硅化物热稳定性的工艺方法 |
| US9006071B2 (en) | 2013-03-27 | 2015-04-14 | International Business Machines Corporation | Thin channel MOSFET with silicide local interconnect |
| US9887129B2 (en) * | 2014-09-04 | 2018-02-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure with contact plug |
| JP2018053280A (ja) * | 2016-09-27 | 2018-04-05 | 山陽特殊製鋼株式会社 | ＮｉＴａ系合金、ターゲット材および磁気記録媒体 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766146A (ja) * | 1993-08-24 | 1995-03-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPH08301612A (ja) * | 1995-03-24 | 1996-11-19 | Toshiba Corp | シリコン表面の酸化防止方法、シリコン表面にシリサイド層を形成する方法および高架型半導体構造の垂直面上に酸化層を形成する方法 |
| JPH1083990A (ja) * | 1996-09-06 | 1998-03-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH10178171A (ja) * | 1996-12-16 | 1998-06-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH10242081A (ja) * | 1996-12-26 | 1998-09-11 | Sony Corp | 半導体装置の製造方法 |
| JP2002141504A (ja) * | 2000-07-12 | 2002-05-17 | Internatl Business Mach Corp <Ibm> | 極浅い接合の形成方法 |
| JP2002543623A (ja) * | 1999-05-03 | 2002-12-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ダマシンコンタクトおよびゲートプロセスで作製された自己整列ソースおよびドレイン延在部 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232206B1 (ko) * | 1996-12-26 | 1999-12-01 | 김영환 | 반도체 소자의 제조방법 |
| US5994210A (en) * | 1997-08-12 | 1999-11-30 | National Semiconductor Corporation | Method of improving silicide sheet resistance by implanting fluorine |
| JP3389075B2 (ja) | 1997-10-01 | 2003-03-24 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH11214328A (ja) | 1998-01-21 | 1999-08-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6545370B1 (en) * | 2000-10-05 | 2003-04-08 | Advanced Micro Devices, Inc. | Composite silicon nitride sidewall spacers for reduced nickel silicide bridging |
| US6518107B2 (en) * | 2001-02-16 | 2003-02-11 | Advanced Micro Devices, Inc. | Non-arsenic N-type dopant implantation for improved source/drain interfaces with nickel silicides |
| JP4304884B2 (ja) * | 2001-06-06 | 2009-07-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2003133549A (ja) * | 2001-10-29 | 2003-05-09 | Nec Corp | Ｍｏｓｆｅｔ及びその製造方法 |
| JP3762378B2 (ja) * | 2003-03-20 | 2006-04-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3840198B2 (ja) * | 2003-04-28 | 2006-11-01 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP3828511B2 (ja) * | 2003-06-26 | 2006-10-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4377721B2 (ja) * | 2004-03-11 | 2009-12-02 | 株式会社東芝 | 半導体装置の製造方法 |
| US7119012B2 (en) * | 2004-05-04 | 2006-10-10 | International Business Machines Corporation | Stabilization of Ni monosilicide thin films in CMOS devices using implantation of ions before silicidation |
-
2004
- 2004-03-11 JP JP2004068915A patent/JP4377721B2/ja not_active Expired - Fee Related
- 2004-09-23 US US10/947,381 patent/US7094693B2/en active Active
-
2006
- 2006-07-28 US US11/494,465 patent/US7622774B2/en not_active Expired - Fee Related
-
2009
- 2009-10-23 US US12/604,442 patent/US7919813B2/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766146A (ja) * | 1993-08-24 | 1995-03-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPH08301612A (ja) * | 1995-03-24 | 1996-11-19 | Toshiba Corp | シリコン表面の酸化防止方法、シリコン表面にシリサイド層を形成する方法および高架型半導体構造の垂直面上に酸化層を形成する方法 |
| JPH1083990A (ja) * | 1996-09-06 | 1998-03-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH10178171A (ja) * | 1996-12-16 | 1998-06-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH10242081A (ja) * | 1996-12-26 | 1998-09-11 | Sony Corp | 半導体装置の製造方法 |
| JP2002543623A (ja) * | 1999-05-03 | 2002-12-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ダマシンコンタクトおよびゲートプロセスで作製された自己整列ソースおよびドレイン延在部 |
| JP2002141504A (ja) * | 2000-07-12 | 2002-05-17 | Internatl Business Mach Corp <Ibm> | 極浅い接合の形成方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103642A (ja) * | 2005-10-04 | 2007-04-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| WO2007074775A1 (ja) * | 2005-12-26 | 2007-07-05 | Nec Corporation | Ｎｍｏｓｆｅｔ及びその製造方法並びにｃｍｏｓｆｅｔ及びその製造方法 |
| JP2007294496A (ja) * | 2006-04-21 | 2007-11-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7701017B2 (en) | 2006-04-25 | 2010-04-20 | Kabushiki Kaisha Toshiba | MOS semiconductor device and method of fabricating the same |
| WO2010150324A1 (ja) * | 2009-06-26 | 2010-12-29 | 株式会社 東芝 | 半導体装置の製造方法 |
| JP5341994B2 (ja) * | 2009-06-26 | 2013-11-13 | 株式会社東芝 | 半導体装置の製造方法 |
| US8679961B2 (en) | 2009-06-26 | 2014-03-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having pre-silicide nitrogen implant |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4377721B2 (ja) | 2009-12-02 |
| US20060264046A1 (en) | 2006-11-23 |
| US20100044766A1 (en) | 2010-02-25 |
| US7094693B2 (en) | 2006-08-22 |
| US7622774B2 (en) | 2009-11-24 |
| US7919813B2 (en) | 2011-04-05 |
| US20050202663A1 (en) | 2005-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7378344B2 (en) | Method of manufacturing a semiconductor device including a silicide layer having an NiSi phase provided on source and drain regions | |
| US7919813B2 (en) | Method of manufacturing semiconductor device and semiconductor device | |
| US8058695B2 (en) | Semiconductor device | |
| JP2000269492A (ja) | 半導体装置の製造方法 | |
| US6972222B2 (en) | Temporary self-aligned stop layer is applied on silicon sidewall | |
| JP4143096B2 (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| US8044470B2 (en) | Semiconductor device and method of fabricating the same | |
| JP3769208B2 (ja) | 半導体装置の製造方法と半導体装置 | |
| US7060610B2 (en) | Method for forming contact in semiconductor device | |
| US6699744B2 (en) | Method of forming a MOS transistor of a semiconductor device | |
| US20050253204A1 (en) | Method of forming silicided gate structure | |
| US20080274607A1 (en) | Semiconductor device and fabrication process thereof | |
| US6316319B1 (en) | Method of manufacturing a semiconductor device having shallow junctions | |
| US7087508B2 (en) | Method of improving short channel effect and gate oxide reliability by nitrogen plasma treatment before spacer deposition | |
| JP3166911B2 (ja) | 半導体装置の製造方法 | |
| KR100603510B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3962010B2 (ja) | 半導体装置の製造方法 | |
| JPH09298297A (ja) | 半導体装置およびその製造方法 | |
| JP2007221160A (ja) | 半導体装置 | |
| KR100546059B1 (ko) | 반도체 제조 방법 | |
| JP2010098236A (ja) | 半導体装置及びその製造方法 | |
| KR20080022497A (ko) | 반도체 소자 및 그 제조 방법 | |
| JPH09213785A (ja) | 半導体装置およびその製造方法 | |
| KR20090123090A (ko) | 반도체 소자의 제조방법 | |
| KR20050081587A (ko) | 반도체 소자의 트랜지스터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070516 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081020 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081125 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090122 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090414 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090612 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090721 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090818 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090911 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4377721 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |