CN105023843A - 半导体元件的制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件的制作方法，包含有以下步骤。首先提供一基底，该基底上包含有至少一鳍片(fin)层与多个栅极电极。接下来进行一倾斜与扭转(tilt？and？twist)离子注入制作工艺，以于该鳍片层内形成多个掺杂区。在形成该多个掺杂区之后，进行一蚀刻制作工艺，以移除该多个掺杂区并于该鳍片层内形成多个凹槽。

Description

半导体元件的制作方法
技术领域
本发明涉及一种半导体元件的制作方法，尤指一种鳍式场效晶体管(以下简称为Fin Field effect transistor，FinFET)元件的制作方法。
背景技术
当元件发展至65纳米技术世代后，使用传统平面式的金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管制作工艺已难以持续微缩，因此，现有技术提出以立体或非平面(non-planar)多栅极晶体管元件如FinFET元件取代平面晶体管元件的解决途径。
现有FinFET元件先利用蚀刻等方式图案化一硅基板表面的单晶硅层，以于硅基板中形成一鳍片状的硅薄膜，并于硅薄膜上形成包覆部分硅薄膜的高介电常数(high dielectric constant，high-k)绝缘层，与覆盖高介电常数绝缘层的栅极导电层，最后再通过离子注入制作工艺与回火制作工艺等步骤于未被栅极导电层包覆的鳍片状硅薄膜中形成源极/漏极。由于FinFET元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性。此外，由于FinFET元件的特殊结构，可省却传统隔离技术如浅沟隔离(shallow trench isolation)等。更重要的是，由于FinFET元件的立体结构增加了栅极与鳍片状的硅基体的接触面积，因此可增加栅极对于通道区域的载流子控制，从而降低小尺寸元件面临的由源极引发的能带降低(drain inducedbarrier lowering，DIBL)效应以及短通道效应(short channel effect)。此外，由于FinFET元件中同样长度的栅极具有更大的通道宽度，因此可获得加倍的漏极驱动电流。
如前所述，FinFET元件中同样长度的栅极具有更大的通道宽度，因此，如何产生应力，以更增加FinFET元件通道区的载流子迁移率(carriermobility)、提升FinFET元件的速度，是本领域技术人员进一步致力的范畴。
发明内容
本发明的一目的在于提供一种半导体元件的制作方法，可有效增加通道区的载流子迁移率，进而更提升半导体元件的速度。
为达上述目的，本发明提供一种半导体元件的制作方法。根据该制作方法，首先提供一基底，该基底上包含有至少一鳍片(fin)层与多个栅极电极。接下来进行一倾斜与扭转(tilt and twist)离子注入制作工艺，以于该鳍片层内形成多个掺杂区。在形成该多个掺杂区之后，进行一蚀刻制作工艺，以移除该多个掺杂区并于该鳍片层内形成多个凹槽。
本发明还提供一种半导体元件的制作方法，利用倾斜与扭转离子注入制作工艺于鳍片层内掺杂区，由于掺杂离子的注入，掺杂区的蚀刻速率异于鳍片层原本材料的蚀刻率。因此，在后续的蚀刻制作工艺中，可轻易地于鳍片层内沿着掺杂区的轮廓蚀刻并获得具有特定轮廓的凹槽。此凹槽可在后续制作工艺中作为一选择性应力系统(selective strain scheme，SSS)的形成场所，而此选择性应力系统可有效地将应力施加于半导体元件的通道区。故本发明所提供的半导体元件的制作方法可增加通道区的载流子迁移率，更进一步提升半导体元件的速度。
附图说明
图1至图6B为本发明所提供的半导体元件的制作方法之一优选实施例的示意图。
主要元件符号说明
具体实施方式
请参阅图1至图6B，图1至图6B为本发明所提供的半导体元件的制作方法的一优选实施例的示意图。首先请参阅图1、图2A与图2B，图2A为图1中沿A-A’切线获得的剖面示意图；图2B则为图1中沿B-B’切线获得的剖面示意图。根据本优选实施例所提供的半导体元件的制作方法，提供一半导体基底100，半导体基底100可包含一硅覆绝缘(silicon-on-insulator，SOI)基底，其由下而上可依序包含一硅基底、一底部氧化(bottom oxide，BOX)层、以及一形成于底部氧化层上的半导体层(图未示)，例如一具单晶结构的硅层。另外，为了提供较好的散热与接地效果，并有助于降低成本与抑制噪声，本优选实施例提供的半导体基底100也可如图1所示，包含一块硅(bulksilicon)基底。
请继续参阅图1至图2B。接下来于半导体基底100上形成一图案化硬掩模(图未示)，用以定义至少一多栅极晶体管元件的鳍片(fin)层。随后进行一蚀刻制作工艺，用以移除半导体基底100的部分半导体层，而于半导体基底100上形成至少一图案化半导体层，即一鳍片层106。值得注意的是，本优选实施例中，鳍片层106具有一(100)的晶格方向。
请仍然参阅图1至图2B。在完成鳍片层106的制作后，移除图案化硬掩模。接下来于半导体基底100上依序形成一介电层110、一栅极导电层112与一图案化硬掩模114。随后利用图案化硬掩模114图案化上述介电层110与栅极导电层112，而于半导体基底100上形成多个栅极电极116。如图2A,图2B所示，栅极电极116覆盖部分鳍片层106，且栅极电极116与之延伸方向与鳍片层106的延伸方向垂直。栅极介电层110可包含现有介电材料如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)等介电材料。而在本优选实施例中，栅极介电层110还可包含高介电常数(high-K)材料，例如氧化铪(HfO)、硅酸铪(HfSiO)或、铝、锆、镧等金属的金属氧化物或金属硅酸盐(metalsilicates)等，但不限于此。另外，当本优选实施例的栅极介电层110采用high-K材料时，本发明可与金属栅极(metal gate)制作工艺整合，以提供足以匹配high-K栅极介电层的控制电极。据此，栅极电极116可配合金属栅极的前栅极(gate-first)制作工艺或后栅极(gate-last)制作工艺采用不同的材料。举例来说，当本优选实施例与前栅极制作工艺整合时，栅极导电层112可包含金属如钽(Ta)、钛(Ti)、钌(Ru)、钼(Mo)、或上述金属的合金、金属氮化物如氮化钽(TaN)、氮化钛(TiN)、氮化钼(MoN)等、金属碳化物如碳化钽(TaC)等。且该多个金属的选用以所欲获得的多栅极晶体管元件的导电型式为原则，即以满足N型或P型晶体管所需功函数要求的金属为选用原则，且栅极导电层112可为单层结构或复合层(multi-layered)结构。而当本优选实施例与后栅极制作工艺整合时，栅极导电层112作为一虚置栅极(dummy gate)，其可包含半导体材料如多晶硅等。
请继续参阅图1至图2B。在完成栅极电极116的制作后，本优选实施例可依需要于鳍片层106内形成一源极/漏极延伸区域(source/drain extensionregion)(图未示)。而在形成源极/漏极延伸区域之后，于栅极电极116的两相对侧壁形成侧壁子118，且侧壁子118可以是单层结构或复合层结构。
接下来请参阅图3。图3为一离子注入制作工艺中一离子束与一半导体晶片倾斜与扭转角度示意图。如图3所示，一离子束10以一倾斜角度θ与一扭转角度入射并撞击一半导体晶片20。倾斜角度θ定义为入射离子束10与一半导体晶片表面垂直轴30之间的角度，而扭转角度则定义为平面A与平面B之间的角度。平面A为入射离子束10与垂直轴30构成的表面，而平面B则为一与晶片平边22平行并与晶片表面垂直的平面。由此可知，倾斜角度θ与扭转角度为离子束10的入射角的角度分量，当倾斜角度θ与扭转角度改变时，离子束10撞击到的特定区域与注入晶片的深度都会改变。换句话说，倾斜角度θ与扭转角度为离子注入制作工艺中相当重要的制作工艺参数。
接下来请同时参阅图4A与图4B。在形成侧壁子118之后，本优选实施例进行一倾斜与扭转(tilt and twist)离子注入制作工艺120。如前所述，在离子注入制作工艺120中，离子束与半导体晶片之间的倾斜角度θ与扭转角度为制作工艺中影响注入区域与深度的重要参数。因此，在本优选实施例中，更需注意倾斜与扭转离子注入制作工艺120所包含的一倾斜角度θ与一扭转角度倾斜与扭转离子注入制作工艺120的倾斜角度θ根据栅极电极116的一高度调整，其可介于10度(°)与40°之间。举例来说，本优选实施例中倾斜与扭转离子注入制作工艺120的倾斜角度θ为20°，但不限于此。而倾斜与扭转离子注入制作工艺120的扭转角度则根据鳍片层106的一高度以及栅极电极116之间的一间距调整，其可介于10°与50°之间。举例来说，在本优选实施例中倾斜与扭转离子注入制作工艺120的倾斜角度为25°，但不限于此。如图4A与图4B所示，倾斜与扭转离子注入制作工艺120将一种n型掺杂质，例如砷(arsenic)，注入进鳍片层106中，而于鳍片层106内形成多个掺杂区122，掺杂区122包含一n型掺杂质，而n型掺杂质可包含砷，但不限于此。另外，如图4A与图4B所示，掺杂区122分别延伸至相邻的栅极电极116下方。
请同时参阅图5A与图5B。在形成掺杂区122之后，进行一蚀刻制作工艺130，以移除掺杂区122而于鳍片层106内形成多个凹槽132。需注意的是，倾斜与扭转离子注入制作工艺120在将n型掺杂质注入进入鳍片层106时，不但会在鳍片层106内造成结构损伤、破坏掺杂区122的晶格结构，掺杂区122内的n型掺杂质更会在蚀刻制作工艺130中提供电子，故可提升掺杂区122的蚀刻率。是以，在进行蚀刻制作工艺130时，掺杂区122在物理性与化学性上都异于未掺杂的鳍片层106。更详细地说，掺杂区122的蚀刻率大于鳍片层106的蚀刻率，故而蚀刻制作工艺130可在不过度影响鳍片层106的前提下移除掺杂区122，形成如图5A与图5B所示的凹槽132，且凹槽132分别暴露出相邻的栅极电极116下方的部分鳍片层106。
更重要的是，由于倾斜与扭转离子注入制作工艺120利用前述的倾斜角度θ与扭转角度将n型掺杂质注入进入鳍片层106，因此所形成的掺杂区122具有一特定的轮廓，而蚀刻制作工艺130正是沿着该特定轮廓蚀刻并移除掺杂区122，故最终形成的凹槽132系具有如图5A与图5B所示的夹角134。如图5A与图5B所示，夹角134介于100°与140°之间，且每一夹角134的角尖都指向栅极电极116的中央。
请参阅图6A与图6B。随后，进行一选择性外延成长(selective epitaxialgrowth，SEG)制作工艺，而于各凹槽132内形成一外延层136，例如一外延硅锗(silicon-germanium，SiGe)层或外延碳化硅(silicon carbide，SiC)层。值得注意的是，外延层136沿着凹槽132底部及侧边内的鳍片层106表面形成，故外延层136可获得凹槽132的轮廓。另外，在形成外延层136之前、形成外延层136之后，甚至在形成外延层136的同时，可进行一同步离子掺杂制作工艺，以将所需的掺杂质掺入外延层136，使外延层136可作为一晶体管元件的源极/漏极。
请继续参阅图6A与图6B。熟悉该项技术的人士应知，利用SiGe或SiC晶格常数(lattice constant)不同于鳍片层106的硅材料此一特性，外延层136可带动通道区部分的单晶硅晶格与带结构(band structure)发生改变，用于提升半导体元件的运作速度。更重要的是，形成于凹槽132内的外延层136沿凹槽136轮廓成长，而获得一约略为六角的形状，且获得指向通道区域的尖角134。外延层136的尖角134可如图6A与图6B所示对晶体管元件的通道区域两侧更有效地提供所需应力，因而可更增加晶体管元件的通道区域的载流子迁移率。
综上所述，根据本发明所提供的半导体元件的制作方法，利用倾斜与扭转离子注入制作工艺于鳍片层内形成掺杂区，由于掺杂离子的注入，掺杂区的蚀刻速率将异于鳍片层原本材料的蚀刻率。因此，在后续的蚀刻制作工艺中，可轻易地于鳍片层内沿着掺杂区蚀刻并获得具有特定轮廓的凹槽。此具有特定轮廓的凹槽可作为后续制作工艺中作为一选择性应力系统的形成场所，而此选择性应力系统可有效地将应力施加于半导体元件的通道区。故本发明所提供的半导体元件的制作方法可增加通道区的载流子迁移率，还进一步提升半导体元件的速度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (11)

1.一种半导体元件的制作方法，包含有：
提供一半导体基底，该半导体基底上包含有至少一鳍片(fin)层与多个栅极电极；
进行一倾斜与扭转(tilt and twist)离子注入制作工艺，以于该鳍片层内形成多个掺杂区；以及
进行一蚀刻制作工艺，以移除该多个掺杂区并于该鳍片内形成多个凹槽。
2.如权利要求1所述的制作方法，其中该多个栅极电极覆盖部分该鳍片层。
3.如权利要求1所述的制作方法，其中该倾斜与扭转离子注入制作工艺包含一倾斜角度，且该倾斜角度根据该多个栅极电极的一高度调整。
4.如权利要求3所述的制作方法，其中该倾斜角度介于10°与40°之间。
5.如权利要求1所述的制作方法，其中该倾斜与扭转离子注入制作工艺包含一扭转角度，且该扭转角度是根据该鳍片层的一高度以及该多个栅极电极之间的一间距调整。
6.如权利要求5所述的制作方法，其中该扭转角度介于10°与50°之间。
7.如权利要求1所述的制作方法，其中该多个掺杂区包含一n型掺杂质。
8.如权利要求7所述的制作方法，其中该n型掺杂质包含砷(arsenic)。
9.如权利要求1所述的制作方法，其中该多个掺杂区分别延伸至相邻的该栅极电极的下方。
10.如权利要求1所述的制作方法，其中该多个凹槽分别包含一夹角，且该夹角介于100°至140°。
11.如权利要求1所述的制作方法，还包含于该多个凹槽内分别形成一外延层。
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