TWI450341B - 具有自校準的外延源極和汲極之多閘極半導體裝置 - Google Patents

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Description

具有自校準的外延源極和汲極之多閘極半導體裝置
本發明係有關具有自校準的外延源極和汲極之多閘極半導體裝置。
為了增加性能，經常希望減少在基板上互補式金屬氧化物半導體裝置(CMOS)(如在半導體基板上之積體電路(IC)電晶體)中所使用的N型金屬氧化物半導體(NMOS)裝置通道區域中及P型MOS裝置(PMOS)通道區域中之電子的輸送時間。減少通道長度為減少輸送時間的一可有利的方式，然而，因為這種減少會引發短通道效應，已經發展出多閘極裝置，其中通道區域為由閘極堆疊所覆蓋之非平面半導體本體或「鰭片」的一部分。針對這種多閘極裝置，可藉由閘極堆疊透過側壁閘控電晶體，還可透過鰭片之頂表面以得到更佳的閘極控制。
隨著因多閘極設計而使得閘極控制的改善變成可能，可能調整鰭片的尺寸到一程度而使得對鰭片的接觸導致寄生電阻，Rexternal ，其嚴重限制多閘極裝置之操作性能。減少整體電阻的一種方法為摻雜鰭片源極/汲極區域。例如，可在源極/汲極區域中植入摻雜物並可進行退火以活化並朝通道區域擴散摻雜物。
在使用植入及擴散方法的情形中，控制摻雜物濃度及其在鰭片內的位置之能力有限。此外，MOS裝置之其他部件的大小，如圍繞鰭片之間隔體的存在，亦大幅阻礙Rexternal 的減少。
此外，由於鰭片結構沒有周圍的基板，在過去證實對平面裝置有益的應變引發遷移率增進技術無法輕易地適用於多閘極裝置。少了經由應變(如單軸或雙軸)來增進通道遷移率，因較小的通道長度所造成之多閘極裝置的性能改善會被相對較低的通道遷移率所至少部分抵銷。依此，需要有改善的方法及結構以克服在源極/汲極鰭片區域中之這些限制。
 【發明內容及實施方式】
在此所述的是在多閘極MOS裝置(如，「finfet」)中形成外延源極及汲極延伸的系統及方法。在下列說明中，將使用熟悉此技藝人士常用來傳達其成果本質給熟悉此技藝之他人的用語來說明例示實行例的諸多態樣。然而，對熟悉此技藝人士很明顯地可僅以所述態樣之一些來施行本發明。為了解釋，提出特定數字、材料、及組態以提供例示實施例的詳盡理解。然而，熟悉此技藝人士很明顯地可在無該些特定細節之下施行本發明。在其他例子中，省略或簡化熟知的特徵結構以不混淆例示實施例。
以最能幫助了解本發明之例示實施例的方式，將諸多操作依序描述成多個離散操作；然而，說明之順序不應理解成暗示這些操作一定為順序相依。尤其，無需以呈現的順序來執行這些操作。
在此揭露的是一種多閘極裝置，包括外延源極及汲極鰭片區域，在接近通道處具有近乎等於Hsi之垂直厚度，且其可進一步包括外延源極及汲極鰭片區域之一部分，再生成設置在電晶體的閘極電介質層的下方。第1圖為描繪，根據包括源極及汲極外延延伸的本發明之一實施例，形成這種再生源極/汲極區域的方法100之流程圖。第2至9圖描繪當在執行方法100的特定操作後之多閘極裝置。
方法100以離子植入操作106為開始，進行以形成與設置在半導體鰭片上之閘極堆疊相鄰的半導體鰭片的摻雜區域。摻雜區域將會被移除以供再生將形成之多閘極MOS電晶體的源極及汲極區域用。當暴露至適當蝕刻劑時，摻雜區域將具有比周圍基板及通道半導體材料更高的蝕刻率，這允許有蝕刻輪廓之優異的控制，而得以針對最佳的次鰭片漏電特性及通道應變來塑形再生的源極及汲極區域。
第2A圖為根據本發明之例示實施例由第1圖之操作106所提供的形成在半導體鰭片上方之閘極堆疊的等距視圖。第2B圖表現沿著第2A圖所示之A-A’參考線所得之第2圖的多閘極電晶體之剖面圖。如第2A及2B圖中所示，在基板202上之非平面半導體本體形成具有平行六面體形狀之鰭片，其具有含有側壁高度(Hsi )之側壁207，以及延伸超出相鄰隔離區域210的頂表面211。頂表面211及側壁207被分成非平面源極區域215及非平面汲極區域216，其中被閘極堆疊217所覆蓋的通道區域係介於兩者之間。針對多閘極電晶體，可至少透過側壁207電容式控制通道，故Hsi 代表閘極耦合的通道側壁高度。亦可藉由上覆的閘極堆疊來電容式控制頂表面211以獲得更佳的次臨界控制。在示範實施例中，閘極堆疊217為犧牲型且針對取代金屬閘極程序後續加以移除。然而，在此所述的方法亦可適用於其中閘極堆疊217並非犧牲型而保留於最終多閘極裝置中之實施例。
在示範實施例中，基板202為塊矽或絕緣體上覆矽次結構。然而，亦可使用替代材料來形成半導體基板202，替代材料可或可不與矽結合並包括，但不限於，鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、或銻化鎵。雖說明可從其形成基板的少數材料實例，此技藝中已知其上可建造半導體裝置的任何材料落入本發明之精神及範疇內。
如所示，閘極堆疊217包括閘極電介質212、閘極電極213、及閘極蓋214。閘極電介質212可為二氧化矽、氮化矽、氧氮化矽、或具有介電常數大於10(亦即「高k」)之電介質材料。可使用之高k閘極電介質材料的實例包括，但不限於，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。閘極電極213可為多晶矽、多晶鍺、金屬、或上述之組合。閘極蓋214可為任何傳統硬遮罩電介質材料，如氧化矽、氟化矽、及之類。
第2B圖繪示如何在摻雜的鰭片區域208的相對側上形成第一非平面本體250及第二非平面本體225。第二非平面本體225可為另一功能電晶體的基礎或僅為提供控制第一非平面本體250的製造之一或更多態樣的機構之假結構。因此，第2B圖繪示摻雜的鰭片區域208之兩種不同示範介面：與隔離區域210的介面及與第二非平面半導體本體的介面。應理解到摻雜的鰭片區域208可具有自第一非平面本體250遠離之端部，其緊靠這兩個介面的各者。
在離子植入操作106中所使用的摻雜物係依據其增加植入摻雜物的半導體鰭片材料的蝕刻率之能力來選擇。因此可依據基板的材料及用於摻雜鰭片的後續蝕刻中之蝕刻劑來變化特定摻雜物。示範摻雜物增加矽、鍺、或銻化銦之蝕刻率。在特定實施例中，特定摻雜物包括，但不限於，碳、磷、及砷。例如，可使用劑量在從1×1014 至1×1016 atoms/cm3 的範圍之碳。可使用劑量在從1×1014 至5×1015 atoms/cm3 的範圍之磷。可使用劑量在從1×1014 至5×1015 atoms/cm3 的範圍之砷。可在實質垂直方向(亦即與基板成直角的方向)中執行離子植入。然而，在一些實施例中，離子植入程序的至少一部分可發生在傾斜的方向中以將離子植入到閘極堆疊217的下方。針對非取代閘極實施例，可形成具有足夠厚度的閘極蓋214以防止閘極電極213的摻雜。當蝕刻輪廓控制摻雜物存在於半導體鰭片時，可進行退火以完成操作106。退火驅使摻雜物更深入半導體鰭片之中並減少離子植入期間基板所遭受的任何破壞。示範退火為介於700℃及1100℃，維持高達一分鐘，例如，維持五秒。
可依據所形成之多閘極MOS電晶體的需求來變化摻雜的鰭片區域208的大小，包括深度。如第2A及2B圖中所示，在植入操作106之後，在接近的通道區域205之摻雜的鰭片區域208延伸至不大於Hsi 高度之半導體鰭片的深度。在第2B圖中所示之示範實施例中，摻雜的鰭片區域208與通道區域205形成實質垂直的側壁表面209A。實質垂直的側壁表面209A近乎延伸經過高度Hsi 之半導體鰭片的整個厚度。在一實施例中，摻雜的鰭片區域208進一步與下方的半導體基板202形成底部介面209B，其與隔離區域210的頂表面實質上呈平面。在另一實施例中，摻雜的鰭片區域208與下方的半導體基板202形成底部介面209C，其比隔離區域210的頂表面低DR 量。在任一情況中，可有過渡介面245，其自閘極堆疊217橫向傾斜遠離，其中過渡介面245較佳始於在閘極電介質212之下不多於Hsi 的距離。如第2A及2B圖中進一步所示，摻雜的鰭片區域208之部分座落在閘極堆疊217之下或下方一量XIM 。在示範實施例中，摻雜的鰭片區域208重疊閘極堆疊217的量針對高度Hsi 為實質恆定(沿著介面209A)，且在大於Hsi 的深度重疊量減少(形成過渡介面245)。
參照第1圖，在操作108，在閘極堆疊及半導體的鰭片之兩側上形成間隔體。可使用傳統的電介質材料，包括，但不限於氧化矽或氟化矽，來形成間隔體。間隔體的寬度可依據所形成之多閘極電晶體的設計需求來選擇。第3A及3B圖繪示形成在閘極堆疊217的側壁上之閘極堆疊間隔體319。閘極堆疊間隔體319的形成亦在半導體鰭片的側壁上形成鰭片間隔體318，尤其在摻雜的鰭片區域208旁，並設置在隔離區域210上。
參照第1圖，在操作110執行蝕刻程序以蝕刻摻雜的鰭片區域。在特定實施例中，此蝕刻程序亦可在閘極堆疊下方形成凹部，其中可後續形成再生源極/汲極區域。蝕刻操作110使用輔助離子植入程序中所使用之摻雜劑的蝕刻劑以增加摻雜區域的蝕刻率。這允許蝕刻程序以比其餘未摻雜(或較少摻雜)的基板更快的速率來移除摻雜鰭片區域。因此，藉由蝕刻率之適當增加，蝕刻程序可選擇性移除實質全部的半導體鰭片(亦即如第3A圖中所示，在整個通道寬度Wsi 上方之整個高度Hsi )並僅保留具有良好輪廓及深度控制的通道區域。這包括底切閘極堆疊間隔體及閘極電介質之摻雜區域的部份，藉此界定多閘極電晶體之自校準源極/汲極鰭片延伸。
根據本發明之一示範實施例，蝕刻操作110包括乾蝕刻，使用結合用為載氣的NF3 、HBr、SF6 、及Ar的至少一者、或He之氯化化學物。主動蝕刻劑物種的流速可在每分鐘50及200標準立方公分(SCCM)之間變化，而載氣的流速可在150及400 SCCM之間變化。可採用電力在從700 W至1100 W的範圍的高能量電漿，且有零或小於100 W的RF偏壓。反應器壓力可介於從約1帕斯卡(Pa)至約2 Pa的範圍。在進一步的實施例中，蝕刻操作110進一步包括濕蝕刻以清理並進一步蝕刻在移除了摻雜的鰭片區域208之處的蝕刻半導體基板202。可使用在此技藝中已知用來清理矽及氧化物材料之傳統的濕蝕刻化學物。例如，可使用能夠沿著其晶面移除矽的濕蝕刻化學物。
第4A、4B、及4C描繪在執行蝕刻操作110之後的多閘裝置。在示範實施例中，以XUC 的底切量蝕刻源極/汲極延伸凹部421，在近乎等於Hsi 的蝕刻深度上植入輪廓XIM 實質上恆定的基礎上控制該底切量。在特定實施例中，XUC 的範圍針對15至40 nm的閘極長度可從大於0至12nm，同時在整個閘極耦合通道高度Hsi 上方之閘極堆疊長度(與XUC 平行的維)為舉例來說近乎25 nm。在其中採用傳統末端植入並且再生源極/汲極不與通道直接接介的一替代實施例中，XUC 為0。蝕刻源極/汲極鰭片區域並形成在Hsi 上方近乎恆定的源極/汲極延伸底切量XUC ，與若源極/汲極延伸凹部421具有小於Hsi 的深度或若底切量XUC 減少(例如，針對末端植入實施例為0)相比，允許施加更多應力量至通道區域205。施加更大應力具有增加多閘極電晶體之Id,sat 的效果。蝕刻源極/汲極鰭片區域下至Hsi 亦最大化可供與後續的再生源極/汲極區域接觸之通道區域205的面積以獲得減少的Rexternal 。
然而，亦發現次鰭片漏電(在通道區域205之下的源極至汲極漏電)為接近通道區域205之鰭片蝕刻深度的函數，其中當針對大於Hsi 的深度之底切量XUC 不減少時(從閘極電介質212的介面測量起)，這種漏電明顯地增加。故應在應力與通道漏電之間最佳化鰭片蝕刻的深度及輪廓。依此，在提供實質上平底蝕刻輪廓的一實施例中，於蝕刻操作110期間所移除的摻雜的鰭片區域208之厚度不應大於Hsi ，以使源極/汲極凹部420和源極/汲極延伸凹部421兩者與設置在閘極堆疊217之下的相鄰隔離區域210呈實質平面，或齊平(第2A圖)。在某些實施例中，因製程而造成未被閘極堆疊217覆蓋的隔離區域210的表面內凹。
針對其中策劃植入及/或蝕刻以提供離開通道區域205之錐形或傾斜輪廓的實施例，於蝕刻操作110期間之摻雜的鰭片區域208的厚度在遠離通道區域205的點可大於Hsi 。針對這一種實施例，使源極/汲極凹部420在隔離區域210之閘極堆疊保護區域之內凹陷(虛線422)一量，同時接近通道區域205的源極/汲極延伸凹部421之一部分與設置在閘極堆疊之下的隔離區域210之區域呈實質平面，或齊平(對應至近乎等於Hsi 之源極/汲極凹部深度)。針對此實施例，源極/汲極延伸凹部421的底切量XUC 隨大於Hsi 之臨界蝕刻深度的蝕刻深度之增加而減少(如422中之斜坡所示)。
在操作112，移除鰭片間隔體318。根據實施例，在摻雜鰭片蝕刻操作110之前、在摻雜鰭片蝕刻操作110期間、或在摻雜鰭片蝕刻操作110之後執行間隔體移除操作112。在第4A、4B、及4C圖中所示的實施例中，源極/汲極蝕刻操作110對於電介質材料有選擇性(例如，以維持閘極電極213的電介質封裝)並在蝕刻操作110之後保留閘極堆疊間隔體319及鰭片間隔體318。在這一種實施例中，鰭片間隔體318保留為圍繞源極/汲極凹部420的電介質幕。針對其中源極/汲極蝕刻操作110對電介質材料較無選擇性的一實施例，在摻雜鰭片蝕刻操作110期間可能部分或完全移除掉鰭片間隔體318(在此情況中同時執行第1圖的操作110及112)。
針對其中在操作110之後保留鰭片間隔體318之至少一些部分的實施例，以一種方式較半導體基板202優先移除鰭片間隔體318，以保留閘極堆疊間隔體319及閘極蓋214，如第5A及5B圖中進一步描繪。在一實施例中，利用各向同性蝕刻程序(乾或濕)來蝕刻鰭片間隔體318。針對這種實施例，可從隔離區域210的表面蝕刻掉鰭片間隔體318，同時僅部分薄化閘極堆疊間隔體319及閘極蓋214。當在鰭片間隔體318移除之後閘極電極213保持封裝時，閘極電極於後續源極/汲極再生期間不提供種子表面。
參照第1圖，在操作114，使用選擇性外延沉積程序以材料填充源極/汲極凹部420，包括源極/汲極延伸凹部421，以形成再生源極/汲極鰭片。在一實施例中，如第6A及6B圖中所示，形成源極/汲極鰭片618的材料在通道區域205上引發應變。根據特定實施例，形成再生源極/汲極鰭片618的材料含有矽並依循基板202的結晶，但具有與基板202之晶格間距不同的晶格間距。晶格間距的差異在MOS電晶體的通道區域中引發拉伸應力或壓縮應力，其藉由在源極/汲極延伸凹部421之中沉積矽合金會更明顯。如熟悉此技藝人士已知，決定是否引發拉伸應力或壓縮應力將會根據形成NMOS還是PMOS電晶體。
外延沉積操作114因此在一程序中再生源極/汲極區域及源極/汲極延伸。針對其中再生源極/汲極區域填充具有大於0之XUC 的底切之實施例，外延再生的源極/汲極鰭片618與採用末端植入以將摻雜物放在對通道之介面處(如XUC 為0)相比會具有較陡峭的介面609A。換言之，由再生程序清楚界定外延再生源極/汲極鰭片618與通道區域205之間的介面609A。在介面609A之一側上為外延沉積摻雜的矽材料且在介面609A之另一側上為構成通道區域205的基板材料。在再生源極/汲極鰭片618中之摻雜物可能會擴散到通道區域205之中，但藉由控制XUC 尺寸的位置(亦即，與通道區域205之介面209A的位置)並藉由最佳化外延(EPI)沉積及後續熱處理的溫度來策劃這種擴散。這與傳統技術相比允許再生源極/汲極區域將高摻雜的源極/汲極材料帶到非常接近通道區域205(亦即，底切量XUC 與閘極堆疊廣泛地重疊)。如熟悉此技藝人士可理解，這則允許縮短通道長度而無需減少閘極堆疊之尺寸。
在一實施例中，將源極/汲極區域再生到至少Hsi 的厚度。在又一實施例中，將源極/汲極區域再生到至少Wsi 的寬度，且較佳至大於Wsi 的寬度，如第6B圖中所示。在高度Hsi 且相對接近通道區域205之處形成再生源極/汲極鰭片618會對通道造成大量的流體靜應力。如前述，此應力增加通道區域205內的應變，藉此增加通道中之遷移率並增加驅動電流。在移除鰭片間隔體318的示範實施例中，與側壁生長約束所可能達成的相比，可再生無缺陷或顯著較低缺陷之源極/汲極區域。在無鰭片間隔體318的情況中，再生源極/汲極鰭片618的橫向外延生長不受阻擋，藉此允許{111}面之形成以及在{111}面之持續生長以延伸到隔離區域210之一部分的上方，如第6A圖中進一步所示。當然，外延生長面取決於下層基板202之晶體取向，因此不同的基板取向會造成不同的外延面。再生源極/汲極鰭片618的寬度因此大於已移除之摻雜的鰭片區域208的寬度。故通道區域205具有小於再生源極/汲極鰭片618寬度之寬度Wsi 。例如，再生源極/汲極鰭片618之寬度可比Wsi 寬上10%及100%以最佳化性能。在一實施例中，再生源極/汲極鰭片618之寬度沿著高度Hsi 的至少一半比Wsi 更寬。換言之，當形成再生源極/汲極鰭片618時，在再生源極/汲極區域厚度為近乎1/2 Hsi 時，其到達大於Wsi 之寬度。相對較寬的再生源極/汲極鰭片618提供其上可製造金屬化接點的更大表面面積，藉此相較於具有等於Wsi 之寬度的源極/汲極區域減少Rexternal 。再生源極/汲極鰭片618之較寬寬度亦增加加諸於通道區域205上之應變量。
在某些實施例中，針對再生源極/汲極鰭片618採用矽合金。合金會對通道區域205造成應變。取決於實施例，合金可為原位硼摻雜的矽鍺(例如，針對具有壓縮應變通道之PMOS多閘極電晶體)、原位碳及磷摻雜的矽(例如，針對具有拉伸應變通道之NMOS多閘極電晶體)、或原位磷摻雜的矽。在替代實行例中，可使用其他的矽合金。例如，可使用之替代矽合金材料包括，但不限於，鎳矽化物、矽化鈦、及鈷矽化物，且可以硼及/或鋁之一或更多加以摻雜。在又其他實施例中，可採用非矽材料(如純鍺、鍺酸鹽(germanate)等等)。
針對一NMOS電晶體實施例，可以碳摻雜矽填充再生源極/汲極鰭片618。可外延並選擇性沉積碳摻雜矽。在進一步實行例中，可與磷進一步原位摻雜碳摻雜矽。碳濃度的範圍可從0.5原子%至5.0原子%。磷濃度的範圍可從5×1019 /cm3 至3×1021 /cm3 。碳摻雜矽的厚度範圍可從400至1200。碳及磷摻雜矽可標示成(C,P)y Si(1-y) 。可在使用共流或週期性沉積與蝕刻排序程序的化學蒸氣沉積反應器之中進行摻雜的(C,P)y Si(1-y) 之源極及汲極區域的沉積。在一實例中，藉由依據矽烷(SiH4 )、二氯矽烷、二矽烷、PH3 、CH3 SiH3 、及氯(Cl2 )、或HCI化學物之週期性沉積與蝕刻來形成膜。
針對一PMOS電晶體實施例，可以矽鍺填充再生源極/汲極鰭片618。可外延沉積矽鍺。鍺濃度的範圍可從10原子%至80原子%。在進一步的實行例中，可以硼進一步原位摻雜矽鍺。硼濃度的範圍可從2×1019 /cm3 至2×1021 /cm3 。矽鍺的厚度範圍可從40至1500。可在CVD反應器、LPCVD反應器、或超高真空CVD(UHVCVD)中進行摻雜矽鍺之沉積。反應器溫度可落在600℃及800℃之間，且反應器壓力可落在1及760托爾之間。載氣可含有在流速範圍介於10及50 SLM之間之氫或氦。
如熟悉此技藝人士可理解，多閘極MOS電晶體可經過進一步處理，諸如取代閘極氧化物程序、取代金屬閘極程序、退火、或矽化程序，其可進一步修改電晶體及/或提供必要的電互連。例如，在再生源極/汲極鰭片618的外延沉積之後，可在操作116(第1圖)於多閘極裝置上方沉積並平面化層間電介質(ILD)，如第7圖中進一步所示。由於移除鰭片間隔體318，ILD 723直接沉積在再生源極/汲極鰭片618的側壁上，且因此，與閘極堆疊間隔體319的側壁及與位在高度Hsi 內之再生源極/汲極鰭片618的側壁部分兩者接觸。可使用針對已知適用於積體電路結構中之電介質層的材料來形成ILD 723，如低k電介質材料。這種電介質材料包括，但不限於，諸如二氧化矽(SiO2 )及碳摻雜氧化物(CDO)的氧化物、氮化矽、諸如全氟環丁烷及聚四氟乙烯的有機聚合物、氟矽酸鹽玻璃(FSG)、及諸如倍半矽氧烷、矽氧烷、有機矽酸鹽玻璃的有機矽酸鹽。電介質層723可包括孔或其他空穴以進一步減少其介電常數。
接下來，針對其中使用取代金屬閘極程序的本發明之實施例，在操作118使用蝕刻程序來移除閘極堆疊217以暴露出填充在延伸凹部421中之再生源極/汲極延伸618A。移除閘極堆疊217之層的方法為此技藝中皆知。在替代實行例中，僅移除閘極電極213及閘極蓋214以暴露出閘極電介質212。第8圖繪示當蝕刻掉閘極堆疊時所形成之溝渠開口。
參照第1圖，若移除閘極電介質層，則可在操作120於通道區域205上方的溝渠開口中沉積新的閘極電介質層。可在此使用上述的高k電介質材料，如氧化鉿。亦可使用相同的沉積程序。可使用閘極電介質層之取代來解決在施加乾及濕蝕刻程序期間對原始閘極電介質層產生的任何破壞。可接著在閘極電介質層上方沉積金屬閘極電極層。可使用傳統金屬沉積程序以形成金屬閘極電極層，諸如CVD、ALD、PVD、無電鍍覆、或電鍍。第9圖繪示已沉積在溝渠開口中之高k閘極電介質層924及閘極電極層926，使得再生源極/汲極延伸618A設置在閘極電介質層924之下(在閘極電介質層924的一部分之下方接觸閘極電極層926的側壁及閘極堆疊間隔體319，或在設置於閘極電極層926下方之閘極電介質層924的一部分之下)。
根據電晶體將為PMOS或NMOS電晶體，閘極電極層926可具有P型工作函數金屬或N型工作函數金屬。在一些實行例中，形成PMOS電晶體並且可用來形成P型工作函數金屬層的材料包括，但不限於，釕、鈀、鉑、鈷、鎳、及如氧化釕之導電金屬氧化物。P型金屬層允許形成具有介於約4.9 eV及約5.2 eV之間的工作函數之PMOS閘極電極。替代地，在一些實行例中，形成NMOS電晶體並且可用來形成N型工作函數金屬層的材料包括，但不限於，鉿、鋯、鈦、鉭、鋁、及其合金，如包括這些元素的金屬碳化物，亦即，碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。N型金屬層允許形成具有介於約3.9 eV及約4.2 eV之間的工作函數之NMOS閘極電極。在一些實行例中，可沉積兩或更多金屬閘極電極層。例如，可沉積工作函數金屬，之後沉積金屬閘極電極填充金屬，如鋁金屬。當然，亦可採用順應技藝之摻雜多晶矽、矽化矽等等。
依此，已揭露多閘極電晶體，具有自校準外延再生源極/汲極區域，其減少多閘極電晶體的整體電阻並由於增加的摻雜矽體積(如硼摻雜矽鍺體積)結合減少的通道矽體積而增加通道應變。外延源極及汲極延伸近乎延伸於整個鰭片高度Hsi ，在通道區域與源極/汲極區域之間形成陡直的邊界，並具有較容易控制之摻雜濃度，導致較佳的源極一汲極輪廓。
上述本發明之例示實施例的說明，包括發明摘要中所述者，非意圖為窮舉性或限制本發明至所揭露的精確形式。雖在此為了說明而敘述本發明之特定實行例及實例，如熟悉此技藝人士可知，可能會有在本發明之範疇內的各種等效的修改。本發明之範疇完全由下列申請專利範圍所定，其應根據申請專利範圍解釋的已建立之學說來加以詮釋。
100．．．方法
106~120．．．操作
202．．．基板
205．．．通道區域
207．．．側壁
208．．．鰭片區域
209A．．．側壁表面
209B．．．底部介面
209C．．．底部介面
210．．．隔離區域
211．．．頂表面
212．．．閘極電介質
213．．．閘極電極
214．．．閘極蓋
215．．．非平面源極區域
216．．．非平面汲極區域
217．．．閘極堆疊
250．．．第一非平面本體
225．．．第二非平面本體
245．．．過渡介面
318．．．鰭片間隔體
319．．．閘極堆疊間隔體
420．．．源極/汲極凹部
421．．．源極/汲極延伸凹部
422．．．虛線
609A．．．介面
618．．．源極/汲極鰭片
618A．．．再生源極/汲極延伸
723．．．層間電介質
924．．．閘極電介質層
926．．．閘極電極層
可藉由參照詳細說明並配合附圖閱讀來最佳了解本發明之實施例，不論是組織及操作方法，還有其之目的、特徵、及優點，圖中：
第1圖為描繪，根據包括源極及汲極外延延伸的本發明之一實施例，在多閘極裝置中形成源極及汲極外延延伸的方法之流程圖；
第2A圖為根據本發明之一實施例的對應於第1圖中之操作106的多閘極裝置之製造中的一階段之等距視圖；
第2B圖為第2A圖所示之裝置的剖面圖。
第3A圖為根據本發明之一實施例的對應於第1圖中之操作108的多閘極裝置之製造中的一階段之等距視圖；
第3B圖為第3A圖所示之裝置的剖面圖。
第4A圖為根據本發明之一實施例的對應於第1圖中之操作110的多閘極裝置之製造中的一階段之等距視圖；
第4B圖為根據本發明之一實施例的沿著第4A圖所示之裝置的B-B’平面的剖面圖。
第4C圖為根據本發明之一實施例的沿著第4A圖所示之裝置的B-B’平面的剖面圖。
第5A圖為根據本發明之一實施例的對應於第1圖中之操作112的多閘極裝置之製造中的一階段之第一剖面圖；
第5B圖為根據本發明之一實施例的對應於第1圖中之操作112的多閘極裝置之製造中的一階段之第二剖面圖，其與第5A圖中之視圖呈正交；
第6A圖為根據本發明之一實施例的對應於第1圖中之操作114的多閘極裝置之製造中的一階段之第一剖面圖；
第6B圖為根據本發明之一實施例的對應於第1圖中之操作114的多閘極裝置之製造中的一階段之第二剖面圖，其與第6A圖中之視圖呈正交；
第7圖為根據本發明之一實施例的對應於第1圖中之操作116的多閘極裝置之製造中的一階段之一剖面圖；
第8圖為根據本發明之一實施例的對應於第1圖中之操作118的多閘極裝置之製造中的一階段之一剖面圖；以及
第9圖為根據本發明之一實施例的對應於第1圖中之操作120的多閘極裝置之製造中的一階段之一剖面圖。
應理解到為了敘述上的簡明，不一定按照比例繪示圖中所示之元件。例如，為了清楚，相較於其他元件可能會放大某些元件的尺寸。此外，在認為適當時，於圖中重複參考符號以指示相應或同功的元件。

Claims (23)

  1. 一種形成多閘極電晶體之方法，包含：在具有一閘極耦合通道側壁高度(Hsi )之一半導體鰭片的一通道區域上方形成一閘極堆疊；植入一蝕刻率控制摻雜物到與該閘極堆疊相鄰之該半導體鰭片的一源極/汲極區域中；蝕刻一接近該通道區域之摻雜鰭片區域以移除等於Hsi 之該半導體鰭片的厚度並形成一源極/汲極延伸凹部，其係以跨Hsi 為實質恆定之量底切該閘極堆疊間隔體並暴露出在該閘極堆疊的一部分下方之一半導體基板部分；蝕刻在該通道區域之遠端的該半導體鰭片之一區域，以移除大於其接近該通道區域所移除之該厚度的半導體厚度；以及在該暴露的半導體基板上生長一材料以形成一再生源極/汲極鰭片區域，其填充該源極/汲極延伸凹部並且在與該通道的一長度實質平行的方向中離開自該閘極堆疊延伸一長度。
  2. 如申請專利範圍第1項所述之方法，其中沿著與一電晶體通道寬度(Wsi )平行之一維度，生長該再生源極/汲極鰭片區域至一寬度，其大於該電晶體通道寬度(Wsi )。
  3. 如申請專利範圍第1項所述之方法，其中該摻雜鰭片區域的一蝕刻率高於該下方半導體基板之一蝕刻率，以及其中再生於該暴露的半導體基板上之該材料含有矽。
  4. 如申請專利範圍第1項所述之方法，其中該底切長度Xuc 延伸於該閘極堆疊之一部分底下且其中該底切長度Xuc 隨大於該高度Hsi 之蝕刻深度而減少。
  5. 如申請專利範圍第1項所述之方法，其中該底切長度Xuc 跨該電晶體通道寬度Wsi 為實質恆定。
  6. 如申請專利範圍第1項所述之方法，進一步包含：於植入該摻雜物之後，在該閘極堆疊之橫向相對側壁上形成一第一對間隔體及在該半導體鰭片之橫向相對側壁上形成一第二對間隔體，其中該第一對間隔體設置在該半導體鰭片之該些植入區域上方且該第二對間隔體設置在該半導體鰭片之該些植入區域旁；以及在該暴露的半導體基板上生長該材料之前移除該第二對間隔體，移除該第二對間隔體而不蝕刻該第一對間隔體而足夠地暴露出該閘極堆疊的一閘極電極層。
  7. 如申請專利範圍第6項所述之方法，其中移除該第二對間隔體進一步包含在該摻雜鰭片區域的該蝕刻之後所執行的一蝕刻。
  8. 如申請專利範圍第6項所述之方法，其中移除該第二對間隔體進一步包含在該摻雜鰭片區域的該蝕刻期間所執行的一蝕刻。
  9. 如申請專利範圍第1項所述之方法，其中蝕刻該摻雜鰭片區域以移除等於至少Hsi 之該半導體鰭片的厚度進一步包含在接近一通道區域之該半導體鰭片的一區域中蝕刻等於Hsi 之一厚度並且在該通道區域之遠端的該半導體 鰭片之一區域中蝕刻大於Hsi 之一厚度。
  10. 如申請專利範圍第9項所述之方法，其中在該通道區域之遠端的該半導體鰭片之該區域中大於Hsi 之一厚度的該蝕刻包含內凹設置在與該半導體鰭片相鄰之該閘極堆疊的一部分下方之一隔離頂表面的一頂表面下方的該半導體基板。
  11. 如申請專利範圍第1項所述之方法，其中該摻雜物的該植入包含植入碳、磷、或砷的至少一者；以及其中該蝕刻該摻雜的鰭片區域包含一乾蝕刻，其包括Cl2 及選自由NF3 、HBr、SF6 、及Ar所組成之群組的另一化合物之一混合物。
  12. 如申請專利範圍第1項所述之方法，其中在該通道區域之遠端的該半導體鰭片之該區域中蝕刻大於Hsi 之厚度包含內凹緊靠在該通道區域之最遠端的該半導體鰭片之一末端的一隔離電介質的一頂表面下方的該半導體基板。
  13. 如申請專利範圍第1項所述之方法，其中該基板為塊矽基板，其中生長該材料進一步包含形成一含矽之再生鰭片，其依循該基板的結晶並具有與該基板之晶格間距不同的晶格間距。
  14. 如申請專利範圍第1項所述之方法，其中沿著與一電晶體通道寬度(Wsi )平行之一維度，生長該再生源極/汲極鰭片區域以其界定一寬度之{111}面的形成，該寬度大於該電晶體通道寬度(Wsi )。
  15. 如申請專利範圍第14項所述之方法，其中該再生源極/汲極鰭片之寬度係大於Wsi ，在近乎1/2Hsi 之側壁高度上。
  16. 一種多閘極電晶體，包含：一閘極堆疊，包括設置在從一半導體基板延伸之一半導體鰭片的一通道區域上方的一閘極電介質及一閘極電極，該通道區域具有Hsi 之一閘極耦合通道側壁高度；設置在該基板上之一再生源極/汲極半導體鰭片，該再生源極/汲極半導體鰭片包括與該通道區域相鄰之一源極/汲極延伸區域，其中該源極/汲極延伸區域及該通道區域沿著等於Hsi 之一高度形成一位於該閘極堆疊底下之介面且該再生源極/汲極半導體鰭片包括一具有大於Hsi 之厚度的在該通道區域之遠端的源極/汲極區域。
  17. 如申請專利範圍第16項所述之多閘極電晶體，其中沿著與一電晶體通道寬度(Wsi )垂直的一維度，該源極/汲極延伸區域在該閘極堆疊下方一量，其跨該高度Hsi 為恆定。
  18. 如申請專利範圍第17項所述之多閘極電晶體，其中該源極/汲極延伸區域重疊該閘極堆疊的該量針對大於Hsi 的高度會減少，這是自該閘極電介質介面測量。
  19. 如申請專利範圍第16項所述之多閘極電晶體，其中在該通道區域遠端之該再生源極/汲極鰭片高度具有一沿著與一電晶體通道寬度(Wsi )平行之一維度的再生源極/汲極鰭片寬度，其大於Wsi 。
  20. 如申請專利範圍第19項所述之多閘極電晶體，其中該再生源極/汲極鰭片寬度沿著該高度Hsi 的至少一半大於Wsi 。
  21. 如申請專利範圍第16項所述之多閘極電晶體，其中該閘極堆疊的橫向相對側與一電介質間隔體相鄰，以及其中一層間電介質(ILD)與該電介質間隔體之一外側壁及位在該高度Hsi 內之該再生源極/汲極鰭片的一側壁部分兩者接觸。
  22. 如申請專利範圍第16項所述之多閘極電晶體，其中該閘極堆疊包含一高k閘極電介質層及一金屬閘極電極，其中該再生源極/汲極鰭片區域包含碳及磷摻雜的矽或硼摻雜的矽鍺以應變該通道區域。
  23. 如申請專利範圍第22項所述之多閘極電晶體，其中該源極/汲極延伸區域在該高k閘極電介質層下方一大於零的距離。
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