JP2008500728A - シリサイド層を有する半導体素子の製造方法 - Google Patents

シリサイド層を有する半導体素子の製造方法 Download PDF

Info

Publication number
JP2008500728A
JP2008500728A JP2007515098A JP2007515098A JP2008500728A JP 2008500728 A JP2008500728 A JP 2008500728A JP 2007515098 A JP2007515098 A JP 2007515098A JP 2007515098 A JP2007515098 A JP 2007515098A JP 2008500728 A JP2008500728 A JP 2008500728A
Authority
JP
Japan
Prior art keywords
layer
metal silicide
forming
silicide layer
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007515098A
Other languages
English (en)
Other versions
JP2008500728A5 (ja
JP5103174B2 (ja
Inventor
ジャワラニ、ダルメシュ
エイ． スティーブンス、タブ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2008500728A publication Critical patent/JP2008500728A/ja
Publication of JP2008500728A5 publication Critical patent/JP2008500728A5/ja
Application granted granted Critical
Publication of JP5103174B2 publication Critical patent/JP5103174B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半導体素子を形成する方法では、半導体基板を設け、絶縁層を半導体基板の上に形成し、導電層を絶縁層の上に形成し、第１金属シリサイド層を導電層の上に形成し、導電層をパターニングして、制御電極の一部分であるパターニング済み第１層を形成し、第１金属シリサイド層をパターニングしてパターニング済み第１金属シリサイド層を制御電極の上に形成してパターニング済み第１金属シリサイド層が制御電極の上に残るようにし、そして第２金属シリサイド層をパターニング済み金属シリサイド層の上に形成し、第２金属シリサイド層は第１金属シリサイド層の膜厚よりも厚い膜厚を有する。

Description

本発明は半導体素子の形成一般に関し、特に半導体素子のシリサイド層の形成に関する。
半導体分野では、高速の素子を形成するために素子寸法の縮小が継続的に行なわれる。小さくなるこのようなパターンの一つが、トランジスタのゲート電極を構成するポリシリコンラインの幅である。狭いポリシリコンラインの上に形成される金属シリサイドは、ポリシリコンラインと、後の工程において形成される他の導電ラインとの間のコンタクト抵抗を小さくすることができる。金属シリサイドは、金属層を狭いポリシリコンラインの上に堆積させ、そして金属層をアニールして金属層がポリシリコンラインと反応して金属シリサイドを形成することにより形成される。
しかしながら、金属シリサイドを狭いポリシリコンラインの上に形成する場合、金属シリサイドの核成長が難しい。金属シリサイドの核成長が不十分になると、膜厚バラツキが大きくなり、かつ不連続層が形成されることが多く、不連続層によって層の配線シート抵抗が大きくなって望ましくない。配線シート抵抗の増大に起因して、形成される素子が不良になり、歩留まりが下がる。従って、金属シリサイドを狭いポリシリコンラインの上に、歩留まりを下げることなく形成することが必要になる。
従来技術とは異なり、金属シリサイドの結晶核を狭いポリシリコンラインの上には形成しない。そうではなく、薄い金属シリサイド層の結晶核を広いポリシリコン領域の上に形成し、このポリシリコン領域を後の工程でエッチングして狭いポリシリコン領域を形成する。一の実施形態では、広いポリシリコン領域はブランケット堆積法により堆積するポリシリコンであるので、このポリシリコンは半導体基板の全露出表面に堆積する。一の実施形態では、広いポリシリコン領域はブランケット堆積法により堆積するポリシリコンである。ポリシリコンを広くすることにより、結晶核を均一に形成することができる。金属シリサイド層は薄いので、下地のポリシリコンをパターニングしながら金属シリサイド層をエッチングして狭いポリシリコンラインを形成することができる。続いて、厚い金属シリサイドを薄い金属シリサイド層の上に形成する。一の実施形態では、薄い金属シリサイド層及び厚い金属シリサイド層の合計膜厚は、先行技術において狭いポリシリコンラインの上に形成される金属シリサイドの膜厚にほぼ等しい。結果として得られる構造は、連続する均一な金属シリサイドを狭いポリシリコン領域の上に有するが、歩留まりを下げることはない。図に関する詳細な説明を参照することにより、本発明について更に深く理解することができる。
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
図１に示すのは半導体素子１０の一部分であり、この半導体素子は、半導体基板１２と、絶縁層１４と、導電層１６と、第１金属シリサイド層１８と、そして反射防止層１９と、を有する。半導体基板１２は図５に示すように設けられ、そして砒化ガリウム、シリコンゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、及びこれらの材料の組み合わせのようないずれかの半導体材料、または材料の組み合わせとすることができる。絶縁層１４の一部分はゲート誘電体として機能するので、二酸化シリコン（ＳｉＯ２）のようないずれかの適切な絶縁材料、または酸化ハフニウム（ＨｆＯ２）及び酸化ジルコニウム（ＺｒＯ２）のような高誘電率（高Ｋ）材料（すなわち、二酸化シリコンよりも大きい誘電率を有する材料）、或いは二酸化シリコン及び酸化ハフニウムのような上記材料の組み合わせとすることができる。（この適用形態において使用されるように、「層（ｌａｙｅｒ）」という用語は一つ以上の層を指す。例えば、絶縁層１４は二酸化シリコン層及び酸化ハフニウム層を含むことができる）。絶縁層１４は、シリコンを含む半導体基板を熱酸化して二酸化シリコンを形成することにより形成することができる、または絶縁層１４は、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、物理気相成長法（ＰＶＤ）など、またはこれらの方法の組み合わせにより堆積させることができる。
導電層１６は半導体基板１２の上に堆積させ（５４：図５参照）、かつシリコン（例えば、不純物をドープすることができるポリシリコン）、金属など、またはこれらの材料の組み合わせを含むことができる。例えば、導電層１６は窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、またはこれらの材料の両方を含むことができる。更なる議論の後に明らかになることであるが、被覆金属シリサイド層が、金属を堆積させ、その後アニールを行なうことにより形成される場合、導電層１６はシリコンを含む必要がある。しかしながら、金属シリサイド層を堆積させることになる場合、いずれの材料を使用することもできる。アニールを使用する場合、導電層１６がシリコンを含む上側部分を有することにより、シリコンが金属層と反応して金属シリサイドを形成することができるようにすることが好ましい。上側部分が導電層の最上層部分である必要はないが、上側部分は後続の工程で形成される金属層に十分近くに位置して、上側部分のシリコンと金属層との間の反応を可能にする必要がある。導電層１６が例えばポリシリコンの場合、ポリシリコンに従来の処理を使用して不純物を適宜ドープして（５６：図５参照）導電性を高めることができる。更に、導電層１６に不純物をドープする場合、ポリシリコンの空乏化を望ましい形で低減することができる。ゲート電極積層構造とすることができる導電層の一部分は半導体素子１０の制御電極またはゲート電極として機能するので、当業者であれば、ゲート電極としての機能に適する膜厚及び材料をこの層に関して選択することができる。例えば、導電層１６は約１００ナノメートルのポリシリコンとすることができる。以下に更に詳細に説明するように、或る実施形態では、導電層１６を、ゲート電極に関して望ましい膜厚よりも厚くすることが望ましい、というのは、膜厚が処理中に薄くなる可能性があるからである。
導電層１６を形成した後、金属シリサイド層を、図５に示す第１プロセス５８または第２プロセス６８のいずれかを使用して形成する。第１プロセス５８では、コバルト、ニッケル、またはチタンのような第１金属層を、一の実施形態においてはスパッタリング法（ＰＶＤ法としての）によって導電層１６上に堆積させる（６０）。一の実施形態では、第１金属層は少なくとも単分子層の厚さであるが、約８ナノメートル未満の厚さである。８ナノメートルは膜厚の上限として好ましい、というのは、金属層が厚くなると、導電層１６をエッチングしながら、結果として生じる金属シリサイド層をエッチングすることが難しくなる。一の実施形態では、第１金属層は、約２〜約７ナノメートルの、更に好ましくは約３ナノメートルまたは約４ナノメートルの膜厚を有する。次に、第１アニールを第１の温度で実施し（６２）、この第１アニールは、第１金属層がコバルトを含む構成の実施形態では、第１金属シリサイドを形成するための約４５０℃の高速熱アニールである。第１アニールによって、第１のシリサイド相（第１金属シリサイド）を半導体素子の導電部分の上に、このような第１のシリサイド相が、半導体素子１０のフィールド酸化膜及びスペーサ領域のような絶縁領域の上に形成されることがないようにしながら形成する。第１アニールを実施した後、任意にウェットエッチングを使用して（６３）、絶縁層を覆う未反応金属を全て除去することができる。
実施するかどうかは任意の窒素イオン注入を、第１アニール後、かつ実施する場合の任意のウェットエッチング（６３）の後に行なうことができる（６４）。窒素イオン注入によって、後続の高温処理の間の第１金属シリサイド層の凝集を防止し易くなるので、第１金属シリサイド層を均一な連続層として維持し易くなる。一の実施形態では、窒素イオン注入を、ドーズ量が約１Ｅ１４〜約５Ｅ１５原子／ｃｍ３、または更に好ましくは約１．５Ｅ１５原子／ｃｍ３、イオン注入エネルギーが約０．７ＫｅＶ〜約１０ＫｅＶ、または更に好ましくは約１．５ＫｅＶの条件で、垂直イオン注入（すなわち、半導体素子１０に垂直な方向から）として行なう。実施するかどうかは任意のイオン注入を行なった後、第２アニールを第２の温度で行ない（６６）、この第２アニールは、第１金属層がコバルトを含む構成の実施形態では、約７００℃の高速熱アニールであり、このアニールによって第２金属シリサイドを形成する。第２金属シリサイドは第１金属シリサイドよりも抵抗率が小さい。一の実施形態では、第１アニールの第１の温度は第２アニールの第２の温度よりも低い。第２アニールは、第１アニールが所望の低い抵抗率の金属シリサイド層を形成するために十分な条件で行なわれる場合、行なう必要はない。アニールを行っている間、金属層は導電層１６のシリコンと反応し、そして第１金属シリサイド層１８を形成する。この反応により、第１金属シリサイド層１８を形成するための反応に、形成されていた金属層のほぼ全て、及び導電層１６の或る部分を消費する必要がある。（金属層がコバルトの場合、シリサイド層を形成するための反応には、金属層１オングストロームに対して、約３．６オングストロームのポリシリコン導電層が消費される）。一の実施形態では、第２アニール後の第１金属シリサイド層は２５ナノメートル未満の膜厚を有する。
別の方法として、プロセス６８を実行することができる。この実施形態では、第１金属シリサイド層１８を堆積させるが、この堆積は、ＣＶＤ、ＡＬＤなど、またはこれらの方法の組み合わせにより行なうことができる。好適には、第１金属シリサイド層は２５ナノメートル未満の膜厚であるので、このシリサイド層は後続のパターニングプロセスの間に簡単にエッチングされる。この実施形態では、下地の導電層１６は第１金属シリサイド層１８を形成するための反応に消費されることがないので、プロセス６８を使用する一つの利点は、導電層１６を形成する際に、シリサイド層を形成するための反応に導電層１６がどの程度消費されるのかを考慮に入れる必要があるプロセス５８を使用する場合よりも薄い導電層１６を形成することができることである。実施するかどうかは任意の窒素イオン注入は、第１金属シリサイド層を導電層の上に堆積させた（６８）後に行なうことができる（６９）。窒素イオン注入によって、後続の高温処理工程の間における金属シリサイド層の凝集を防止し易くなるので、金属シリサイド層を均一な連続層として維持し易くなる。一の実施形態では、窒素イオン注入を、ドーズ量が約１Ｅ１４〜約５Ｅ１５原子／ｃｍ３、または更に好ましくは約１．５Ｅ１５原子／ｃｍ３、イオン注入エネルギーが約０．７ＫｅＶ〜約１０ＫｅＶ、または更に好ましくは約１．５ＫｅＶの条件で、垂直イオン注入（すなわち、半導体素子１０に垂直な方向から）として行なう。
第１金属シリサイド層１８を形成した後、設けるかどうかは任意のＡＲＣ（反射防止コーティング）層１９を形成する。一の実施形態では、ＡＲＣ層１９は２つの層を含む。第１層はＤＡＲＣ（誘電体ＡＲＣ）を含むことができる。一の実施形態では、ＤＡＲＣは、約１０ナノメートル〜約１００ナノメートルの膜厚を有する酸化物系膜、窒化物系膜など、またはこれらの膜の組み合わせを含む。しかしながら、膜厚は変えることができる、というのは、膜厚は使用する材料の光学特性及び耐エッチング性によって変わるからである。約２０ナノメートルの膜厚とすることができる薄いシリコンリッチ窒化膜は、後の工程で形成されるフォトレジストをマスク層として上層に使用する場合に使用することができる。フォトレジスト以外のハードマスクをフォトレジストの代わりに使用する場合、凡その膜厚は約５０ナノメートル超とすることができる。第１層はＢＡＲＣ（底面ＡＲＣ）を含むことができ、このＢＡＲＣは一の実施形態では、約１０ナノメートル〜約１０００ナノメートルの膜厚を有するＣｌａｒｉａｎｔ １Ｃ１Ｂのようなスピン塗布用有機材料である。光学特性の最良の組み合わせを実現するために、ＢＡＲＣの膜厚は、住友製の波長１９３ｎｍのレーザ用感光材料であるＰＡＲ−７０７のような、後の工程で形成されるフォトレジスト層と同じ膜厚になるように選択することができる。ＡＲＣ層１９の第１層の下では、ＡＲＣ層１９の第２層が、約１０ナノメートル〜約１００ナノメートルの膜厚を有するアプライドマテリアルズ製のＡＰＦ膜のようなＯＡＲＣ（有機ＡＲＣ）を含むことができる。別の構成として、第２層は、窒化シリコンのようなハードマスクとすることができ、このハードマスクは約５０ナノメートルよりも厚い膜厚を有することができる。ＡＲＣ層１９はＣＶＤ、ＰＶＤ、ＡＬＤ、スピン塗布など、またはこれらの方法の組み合わせを使用して堆積させることができる。ＡＲＣ層１９を任意に使用して、下方の層をパターニングしながら反射を低減し易くする。２層レジスト構造を用いるパターン形成システムを含む別のパターニング方法を使用することもできる。
第１金属シリサイド層１８、及び設けるとした場合のＡＲＣ層１９を形成した後、第１金属シリサイド層１８、ＡＲＣ層１９（設けるとした場合の）、及び導電層１６を図２に示すようにパターニングして（７０）、ＡＲＣ２５（設けるとした場合の）、第１金属シリサイド層２４、及びゲート電極または制御電極２２を形成する。一の実施形態では、（ポジまたはネガタイプの）フォトレジスト層２０を半導体基板１０の上に形成し、そしてパターニングしてＡＲＣ２５（設けるとした場合の）、第１金属シリサイド層２４、及びゲート電極または制御電極２２を形成する。一の実施形態では、第１金属シリサイド層１８及び導電層１６を、第１金属シリサイド層１８がコバルトシリサイドであり、かつ導電層１６がポリシリコンである場合に、ＣＦ４またはＳＦ６のようなフッ素系化学種、Ｃｌ２またはＢＣｌ３のような塩素系化学種、またはこれらの化学種の組み合わせのような導電層１６用のエッチング化学種を使用してエッチングする。絶縁層１４もこの時点でパターニングして、ゲート絶縁層２１を形成するが、別の方法として絶縁層はパターニングしなくてもよい。パターニングの後、フォトレジスト層２０、及び設けるとした場合のＡＲＣ２５を除去する。一の実施形態では、ドライアッシング及びウェットエッチング処理を組み合わせて実施してフォトレジスト層２０、及び設けるとした場合のＡＲＣ２５を除去する。
フォトレジスト層２０、及び設けるとした場合のＡＲＣ２５を除去した後、ソースエクステンション２６及びドレインエクステンション２８を、半導体基板１２の表面の法線に対してゼロ度の角度で、または或る角度でイオン注入を行なうことにより形成することができる。一の実施形態では、ドープ濃度は約１Ｅ１９〜５Ｅ２０原子／ｃｍ３であり、ドーパント種はｎ型（例えばリン）、またはｐ型（例えばボロン）ドーパントとすることができる。
ソースエクステンション２６及びドレインエクステンション２８を形成した後、スペーサ３０が制御電極２２、第１金属シリサイド２４、及びゲート絶縁膜２１（ゲート絶縁膜がパターニングされる場合であり、ゲート絶縁膜がパターニングされない場合には、スペーサ３０はゲート絶縁膜２１の上に形成される）の側面に沿って形成される。スペーサ３０は、窒化シリコン（ＳｉｘＮｙ）のような絶縁層を半導体素子１０の上に堆積させ、そして絶縁層を従来の化学種を使用して異方性エッチングすることにより形成することができる。「Ｌ字型」スペーサのようなスペーサの他の実施形態及び構造を単独で使用する、または図示のスペーサ３０と一緒に使用することができる。スペーサ３０を形成した後、ディープソース３１及びディープドレイン３２を半導体基板１２に形成する。
ディープソース３１及びディープドレイン３２は、スペーサ３０及び第１金属シリサイド層２４、及び制御電極２２をマスクとして使用して形成することができる。ソースエクステンション２６及びドレインエクステンション２８を形成するために使用された同じドーパントを使用することができるが、ドープ濃度はエクステンション２６及び２８を形成するために使用されるドープ濃度よりも高い。一の実施形態では、ドープ濃度は約５Ｅ１９〜１Ｅ２１原子／ｃｍ３であり、ドーパント種はｎ型（例えばリン）、またはｐ型（例えばボロン）ドーパントとすることができる。ソースエクステンション２６及びディープソース３１が半導体素子１０のソース領域（電流電極）を形成し、そしてドレインエクステンション２８及びディープドレイン３２が半導体素子１０のドレイン領域（電流電極）を形成し、これらのソース領域及びドレイン領域は図５のプロセス７２において形成される。
電流電極を形成した後、第２金属シリサイド層３６及び３８を第１金属シリサイド層及び電流電極の上に形成する。第２金属シリサイド層３６は、図５のプロセス７６またはプロセス７４により形成することができる。プロセス７６では、コバルト、ニッケル、またはチタンのような第２金属層を堆積させる。一の実施形態では、約４〜１５ナノメートルの厚さの金属をスパッタリング法により堆積させる。堆積の後、金属を第１の温度でアニールし（８０）、次に第１の温度よりも高い第２の温度でアニールする（８２）。第１アニールプロセス８０と第２アニールプロセス８２との間では、ウェットエッチングのような任意のエッチングプロセスを行なって（８１）未反応金属を全て、フィールド酸化膜または絶縁酸化膜のような非導電性部分から、そしてスペーサ３０の上から除去することができる。一の実施形態では、コバルトを使用する場合、第１の温度は約４５０℃であり、そして第２の温度は約７００℃である。第１アニールの間、第２金属層がゲート電極２２上の領域の薄い第１金属シリサイド層を通って拡散し、そしてゲート電極２２のシリコンと反応して金属シリサイドを形成する。例えば、コバルトは、約７ナノメートルの厚さのコバルトシリサイドを通って容易に拡散して、厚いコバルトシリサイドを形成することが分かっている。第１金属シリサイド層を形成するために使用される同じプロセスを使用することができる。第１金属シリサイド層が設けられているので、第２金属シリサイド層の結晶核の形成が容易になり、かつ均一な金属シリサイドが狭いポリシリコンラインの上に形成される。別の方法として、第２金属シリサイド層は、第２金属シリサイド層をＣＶＤ、ＡＬＤなど、またはこれらの方法の組み合わせを使用して選択的に堆積させることができるプロセス７４によって形成することができる。堆積する第２金属シリサイド層は導電領域に形成されるように導電領域に選択的に設けられる。一の実施形態では、結果として得られる第２金属シリサイド層３６は、ゲート電極２２上の領域において、約１５ナノメートル〜約４０ナノメートル、または好適には約３０ナノメートルの膜厚を有する。（この測定値はゲート電極２２上の全ての金属シリサイドの合計膜厚を含む）。一の実施形態では、結果として得られる第２金属シリサイド層３８及び３９は、活性領域である電流電極の上の領域において、約４０ナノメートル、または更に好適には約２０ナノメートルの膜厚を有する。第２金属シリサイド層３６，３８，及び３９は、制御電極２２上の領域において相対的に厚くなる、というのは、この領域３６では、第２金属シリサイド層は第１金属シリサイド層を含むからである。電流電極上の第２金属シリサイド層３８及び３９は、ゲート電極２２上の第２金属シリサイド層３６よりも薄い、というのは、前者は下層のどの金属シリサイド層とも結合することがないからである。第１金属シリサイド層と同じように、第２金属シリサイド層が、アニールを施し、そして下地層と反応させることにより形成される場合、金属シリサイド層を形成するための反応には、図４に示すように、下地層のシリコンの或る部分が消費される。この実施形態では、下地層はシリコンを含む必要があるが、金属シリサイド層を堆積させる場合には、下地層はシリコンを含む必要はない。
チタンシリサイド、コバルトシリサイド、及びニッケルシリサイドは、第１及び第２金属シリサイド層の両方にとって望ましい材料である、というのは、これらのシリサイドは、約１３〜２０μΩ−ｃｍの範囲の薄膜抵抗率を有するからである。これらのシリサイドの金属は全て低温高融点金属層とすることができる。（チタンシリサイドは別の構成においては中程度の融点を持つ高融点金属と考えることができるが、本明細書の目的からすると、低い融点を持つ高融点金属となる）。
以上のように、均一な金属シリサイドをポリシリコンラインまたはゲート電極のような薄い領域の上に形成する方法を提示してきたことを理解されたい。その結果、歩留まりが向上した。
これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、第１及び第２のシリサイド化アニールを１回のみの高温アニールに置き換えて、窒素イオン注入の前に最終的な低抵抗相を形成することができる。更に、ソース領域及びドレイン領域は逆にすることができる。例えば、ドレインエクステンション２８及びディープドレイン３２は、ソースエクステンション２８及びディープソース３２とすることができる。従って、明細書及び図は本発明を制限するものとしてではなく例示として捉えられるべきであり、そしてこのような変形の全てが本発明の技術範囲に含まれるべきものである。
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。本明細書において使用する「ａ」または「ａｎ」という用語は「一つ（ｏｎｅ）」または「一つよりも多くの数（ｍｏｒｅ ｔｈａｎ ｏｎｅ）」として定義される。更に、記述及び請求項において用いられているとすると、「前の（ｆｒｏｎｔ）」、「後の（ｂａｃｋ）」、「上部の（ｔｏｐ）」、「底の（ｂｏｔｔｏｍ）」「上に（ｏｖｅｒ）」「下に（ｕｎｄｅｒ）」などの用語は、説明を行なうために使用するのであり、必ずしも恒久的な相対位置を表わすために使用するのではない。ここで、このように使用する用語は適切な条件の下では入れ替え可能であるので、本明細書に記載する本発明の実施形態が、例えば例示の配置以外の配置で、または本明細書に記載する配置以外の配置で動作することができることを理解されたい。
本発明の或る実施形態による、複数の層を有する半導体素子の一部分の断面図。 本発明の或る実施形態による、複数の層をパターニングした後の図１の半導体素子を示す断面図。 本発明の或る実施形態による、スペーサ、ソース領域、及びドレイン領域を形成した後の図２の半導体素子を示す断面図。 本発明の或る実施形態による、金属シリサイド層を形成した後の図３の半導体素子を示す断面図。 本発明の或る実施形態による、図１〜４に概要が示されるプロセスのプロセスフローを示すフローチャート。

Claims (21)

  1. 半導体基板を設ける工程と、
    絶縁層を半導体基板の上に形成する工程と、
    導電層を絶縁層の上に形成する工程と、
    第１膜厚を有する第１金属シリサイド層を導電層の上に形成する工程と、
    導電層をパターニングして、制御電極の一部分であるパターニング済み第１層を形成する工程と、
    パターニング済み第１金属シリサイド層を制御電極の上に残すように第１金属シリサイド層をパターニングして、パターニング済み第１金属シリサイド層を制御電極の上に形成する工程と、
    第２金属シリサイド層は第２膜厚を有し、かつ第２金属シリサイドの第２膜厚は第１金属シリサイドの第１膜厚よりも厚い、第２金属シリサイド層をパターニング済み第１金属シリサイド層の上に形成する工程とを備える、半導体素子の製造方法。
  2. 第１金属シリサイド層を第１層の上に形成する処理では更に、第１金属シリサイド層を、化学気相成長法（ＣＶＤ）及び原子層堆積法（ＡＬＤ）から成るグループから選択されるプロセスを使用して堆積させる、請求項１記載の方法。
  3. 第１金属シリサイド層を第１層の上に形成する処理では更に、
    金属層を第１層の上にスパッタリング法により堆積させる工程と、
    第１アニールを第１の温度で行う工程と、
    第２アニールを第１の温度よりも高い第２の温度で行う工程とを備える、請求項１記載の方法。
  4. 第１金属シリサイド層を形成する処理では更に、窒素を第１金属シリサイド層にイオン注入する、請求項３記載の方法。
  5. 第１膜厚は約２５ナノメートル未満であり、かつ第２膜厚は約４０ナノメートル未満である、請求項１記載の方法。
  6. 第１金属シリサイド層を形成する処理では、ニッケルシリサイド、コバルトシリサイド、及びチタンシリサイドから成るグループから選択される第１金属シリサイド層を形成する、請求項１記載の方法。
  7. 第１金属シリサイド及び第２金属シリサイドは同じ材料である、請求項６記載の方法。
  8. 第１金属シリサイド及び第２金属シリサイドは異なる材料である、請求項６記載の方法。
  9. 金属層を導電層の下に形成する工程と、
    金属層をパターニングして制御電極の一部分を形成する工程とをさらに備える、請求項１記載の方法。
  10. 半導体基板を設ける工程と、
    絶縁層を半導体基板の上に形成する工程と、
    ポリシリコン層を絶縁層の上に形成する工程と、
    シリコンと、コバルト及びニッケルの内の一つと、を含む第１金属シリサイド層を第１層の上に形成する工程と、
    第１金属シリサイド層及びポリシリコン層をパターニングする工程と、
    第２金属シリサイドをパターニング済み金属シリサイド層の上に形成する工程とを備える、半導体素子の製造方法。
  11. 第２金属シリサイドは第１金属シリサイドとは異なる材料である、請求項１０記載の方法。
  12. 第２金属シリサイドは第１金属シリサイドと同じ材料である、請求項１０記載の方法。
  13. 第１金属シリサイド層を第１層の上に形成する工程では更に、第１金属シリサイド層を、化学気相成長法（ＣＶＤ）及び原子層堆積法（ＡＬＤ）から成るグループから選択されるプロセスを使用して堆積させる、請求項１０記載の方法。
  14. 第１金属シリサイド層を第１層の上に形成する工程は更に、
    金属層を第１層の上にスパッタリング法により堆積させる工程と、
    第１アニールを第１の温度で行う工程と、
    第２アニールを第１の温度よりも高い第２の温度で行う工程とを備える、請求項１０記載の方法。
  15. 第１金属シリサイド層を形成する工程では更に、窒素を第１金属シリサイド層にイオン注入する、請求項１４記載の方法。
  16. 第１金属シリサイド層は第１膜厚を有し、かつ第２金属シリサイド層は第２膜厚を有し、第１膜厚は第２膜厚よりも薄い、請求項１０記載の方法。
  17. 第１膜厚は約２５ナノメートル未満であり、かつ第２膜厚は約４０ナノメートル未満である、請求項１６記載の方法。
  18. 金属層を導電層の下に形成する工程と、
    金属層をパターニングして制御電極の一部分を形成する工程とをさらに備える、請求項１０記載の方法。
  19. 半導体基板を設ける工程と、
    シリコンを含む上部層を備えるゲート電極積層構造を半導体基板の上に形成する工程と、
    ニッケル及びコバルトの内の一つを含む第１金属シリサイド層を上部層の上に形成する工程と、
    ゲート電極積層構造をパターニングしてゲート電極を形成する工程と、
    ゲート電極積層構造の上の第１金属シリサイド層をパターニングしてパターニング済み第１金属シリサイド層を形成する工程と、
    ゲート電極に横方向に隣接する半導体基板に不純物をドープして活性領域を形成する工程と、
    第２金属シリサイド層を第１金属シリサイド層及び活性領域の上に形成する工程とを備える、半導体素子の製造方法。
  20. ゲート電極積層構造は上部層を含む、請求項１９記載の方法。
  21. ゲート電極積層構造は更に、金属を含む下部層を含む、請求項２０記載の方法。
JP2007515098A 2004-05-26 2005-04-26 シリサイド層を有する半導体素子の製造方法 Expired - Fee Related JP5103174B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/854,389 US7235471B2 (en) 2004-05-26 2004-05-26 Method for forming a semiconductor device having a silicide layer
US10/854,389 2004-05-26
PCT/US2005/014324 WO2005119752A1 (en) 2004-05-26 2005-04-26 Method for forming a semiconductor device having a silicide layer

Publications (3)

Publication Number Publication Date
JP2008500728A true JP2008500728A (ja) 2008-01-10
JP2008500728A5 JP2008500728A5 (ja) 2008-05-29
JP5103174B2 JP5103174B2 (ja) 2012-12-19

Family

ID=35461084

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007515098A Expired - Fee Related JP5103174B2 (ja) 2004-05-26 2005-04-26 シリサイド層を有する半導体素子の製造方法

Country Status (5)

Country Link
US (1) US7235471B2 (ja)
JP (1) JP5103174B2 (ja)
CN (1) CN100541738C (ja)
TW (1) TWI391993B (ja)
WO (1) WO2005119752A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587686B1 (ko) * 2004-07-15 2006-06-08 삼성전자주식회사 질화 티타늄막 형성방법 및 이를 이용한 커패시터 제조방법
US7538026B1 (en) * 2005-04-04 2009-05-26 Advanced Micro Devices, Inc. Multilayer low reflectivity hard mask and process therefor
JP2007048893A (ja) * 2005-08-09 2007-02-22 Fujifilm Corp 固体撮像素子およびその製造方法
JP2010003742A (ja) * 2008-06-18 2010-01-07 Fujitsu Microelectronics Ltd 半導体装置、及び薄膜キャパシタの製造方法
KR101037495B1 (ko) * 2008-07-31 2011-05-26 주식회사 하이닉스반도체 고집적 반도체 장치의 제조 방법 및 반도체 장치
WO2010025124A1 (en) * 2008-08-25 2010-03-04 The Trustees Of Boston College Methods of fabricating complex two-dimensional conductive silicides
US8216436B2 (en) * 2008-08-25 2012-07-10 The Trustees Of Boston College Hetero-nanostructures for solar energy conversions and methods of fabricating same
US20170170016A1 (en) * 2015-12-14 2017-06-15 Globalfoundries Inc. Multiple patterning method for substrate
US11424338B2 (en) 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6266679A (ja) * 1985-09-19 1987-03-26 Fujitsu Ltd 半導体装置の製造方法
JPS63306665A (ja) * 1987-06-08 1988-12-14 Nippon Telegr & Teleph Corp <Ntt> 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法
JP2002184717A (ja) * 2000-10-02 2002-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003077900A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088317B2 (ja) * 1990-04-24 1996-01-29 株式会社東芝 半導体記憶装置及びその製造方法
JP3770954B2 (ja) * 1995-11-13 2006-04-26 エイ・ティ・アンド・ティ・コーポレーション 装置の製造方法
US6156632A (en) * 1997-08-15 2000-12-05 Micron Technology, Inc. Method of forming polycide structures
JP4538693B2 (ja) * 1998-01-26 2010-09-08 ソニー株式会社 メモリ素子およびその製造方法
US6107211A (en) * 1999-04-26 2000-08-22 Vanguard International Semiconductor Corporation Split polysilicon process in CMOS image integrated circuit
US20020132478A1 (en) 1999-06-29 2002-09-19 Tinghao Frank Wang Method for selectively etching silicon and/or metal silicides
US6391767B1 (en) 2000-02-11 2002-05-21 Advanced Micro Devices, Inc. Dual silicide process to reduce gate resistance
US6306698B1 (en) * 2000-04-25 2001-10-23 Advanced Micro Devices, Inc. Semiconductor device having metal silicide regions of differing thicknesses above the gate electrode and the source/drain regions, and method of making same
US6657244B1 (en) * 2002-06-28 2003-12-02 International Business Machines Corporation Structure and method to reduce silicon substrate consumption and improve gate sheet resistance during silicide formation
US7449385B2 (en) * 2002-07-26 2008-11-11 Texas Instruments Incorporated Gate dielectric and method
US6867130B1 (en) * 2003-05-28 2005-03-15 Advanced Micro Devices, Inc. Enhanced silicidation of polysilicon gate electrodes
US20040238876A1 (en) * 2003-05-29 2004-12-02 Sunpil Youn Semiconductor structure having low resistance and method of manufacturing same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6266679A (ja) * 1985-09-19 1987-03-26 Fujitsu Ltd 半導体装置の製造方法
JPS63306665A (ja) * 1987-06-08 1988-12-14 Nippon Telegr & Teleph Corp <Ntt> 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法
JP2002184717A (ja) * 2000-10-02 2002-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003077900A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US20050277275A1 (en) 2005-12-15
US7235471B2 (en) 2007-06-26
TW200618067A (en) 2006-06-01
CN1961411A (zh) 2007-05-09
WO2005119752A1 (en) 2005-12-15
CN100541738C (zh) 2009-09-16
JP5103174B2 (ja) 2012-12-19
TWI391993B (zh) 2013-04-01

Similar Documents

Publication Publication Date Title
JP5103174B2 (ja) シリサイド層を有する半導体素子の製造方法
JP3851752B2 (ja) 半導体装置の製造方法
US6562718B1 (en) Process for forming fully silicided gates
KR100945785B1 (ko) 완전 실리사이드화 금속 게이트의 형성 방법
US8980752B2 (en) Method of forming a plurality of spaced features
JP4748408B2 (ja) 半導体装置のメタルシリサイド層形成方法
US20050158996A1 (en) Nickel salicide processes and methods of fabricating semiconductor devices using the same
KR20050001257A (ko) 니켈 합금 샐리사이드 공정, 이를 사용하여 반도체소자를제조하는 방법, 그에 의해 형성된 니켈 합금 실리사이드막및 이를 사용하여 제조된 반도체소자
JPH11224947A (ja) 半導体装置およびその製造方法
US7902614B2 (en) Semiconductor device with gate stack structure
TW579548B (en) Semiconductor device having gate with negative slope and method for manufacturing the same
JP2007158065A (ja) 半導体装置の製造方法および半導体装置
WO2012146019A1 (zh) 纳米mos器件制备方法及纳米mos器件
KR100654002B1 (ko) 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는반도체소자의 제조방법
WO2012122787A1 (zh) 金属半导体化合物薄膜的制备方法
KR20100120577A (ko) 반도체 소자의 듀얼 폴리게이트 형성방법
US9054210B2 (en) Method of fabricating semiconductor device
KR101062835B1 (ko) 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
WO2012146018A1 (zh) 纳米mos器件制备方法及纳米mos器件
KR100806136B1 (ko) 금속 게이트전극을 구비한 반도체소자의 제조 방법
JPH11297988A (ja) 金属シリサイドのスパイキング効果を防止するゲート電極製造方法
KR100414025B1 (ko) 반도체 소자의 실리사이드 형성 방법
TWI240994B (en) MOS transistor and method of fabricating the same
KR101082096B1 (ko) 샐리사이드 공정을 이용한 반도체 소자의 제조방법
KR100313936B1 (ko) 반도체소자의살리사이드층형성방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080408

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110802

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110804

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111102

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111110

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111202

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111209

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120104

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120112

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120521

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120528

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120621

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120628

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120723

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120730

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120821

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120911

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121001

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees