TW202145369A - 半導體裝置及其形成方法 - Google Patents

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李振銘
楊復凱
王美勻
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Abstract

一種半導體裝置，包括：閘極堆疊；閘極間隔物，在閘極堆疊的側壁上；源極/汲極區，相鄰閘極堆疊；矽化物；以及源極/汲極接觸件，通過矽化物電性連接至源極/汲極區。矽化物包括：順應性第一部份，在源極/汲極區之中，順應性第一部份包括金屬以及矽；以及順應性第二部份，在順應性第一部份上方，順應性第二部份更設置在閘極間隔物的側壁上，順應性第二部份包括金屬、矽以及氮。

Description

半導體裝置及其形成方法
本發明實施例係有關於一種半導體裝置及其形成方法，且特別關於一種鰭式場效電晶體裝置及其形成方法。
半導體裝置被用於各種電子應用中，例如個人電腦、手機、數位相機以及其他電子設備。一般通過在半導體基板上依序沉積絕緣或介電層、導電層以及半導體層材料以製造半導體裝置，並使用微影對各種材料層進行圖案化，以在其上形成電路組件及元件。
半導體產業通過持續減小最小部件尺寸以持續提高各種電子組件（例如電晶體、二極體、電阻、電容等）的整合密度，其允許將更多組件整合至給定區域中。然而，隨著最小部件尺寸的減小，出現了應解決的額外問題。
本發明一些實施例提供一種半導體裝置，包括：閘極堆疊；閘極間隔物，在閘極堆疊的側壁上；源極/汲極區，相鄰閘極堆疊；矽化物，包括：順應性（conformal）第一部份，延伸至源極/汲極區之中，順應性第一部份包括金屬以及矽；以及順應性第二部份，在順應性第一部份上方，順應性第二部份更設置在閘極間隔物的側壁上，順應性第二部份包括金屬、矽以及氮；以及源極/汲極接觸件，通過矽化物電性連接至源極/汲極區。
本發明另一些實施例提供一種半導體裝置，包括：閘極堆疊，在電晶體的通道區上方；閘極間隔物，在閘極堆疊的側壁上；源極/汲極區，相鄰通道區；矽化物，延伸至源極/汲極區之中，矽化物包括：鈦矽部份，其中鈦矽部份的最小厚度與鈦矽部份的最大厚度的比例在3.5：1至5：1之間；以及氮化鈦矽部份，在鈦矽部份上，其中氮化鈦矽部份的最小厚度與氮化鈦矽部份的最大厚度的比例在1：1至1.5：1之間；以及源極/汲極接觸件，電性連接至源極/汲極區至矽化物。
本發明又一些實施例提供一種形成半導體裝置的方法，包括：圖案化開口穿過層間介電質，其中開口露出源極/汲極區的表面；在開口中形成矽化物，其中形成矽化物的步驟包括：執行第一順應性沉積製程以在源極/汲極區上形成第一含金屬部份；執行第二順應性沉積製程以在第一含金屬部份上形成第二含金屬部份，其中第一順應性沉積製程的製程參數不同於第二順應性沉積製程的製程參數；以及對第二含金屬部份執行鈍化處理；以及在矽化物上方在開口中形成源極/汲極接觸件。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本揭露實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
各種實施例包括在源極/汲極區中的順應性矽化物。相較於非順應性矽化物（例如，使用物理氣相沉積（physical vapor deposition, PVD）製程形成），順應性矽化物可以允許降低源極/汲極接觸電阻（Rcsd ）。例如，通過在NMOS和PMOS finFET電晶體中包含順應性矽化物，已觀察到finFET電晶體的每個鰭片的Rcsd 降低約0.2kΩ至約0.4kΩ。可以通過使用順應性沉積製程，例如電漿輔助化學氣相沉積（plasma enhanced chemical vapor deposition, PECVD）或相似製程沉積金屬（例如，鈦或相似材料）以形成順應性矽化物。由於順應性沉積製程，可以控制源極/汲極接觸開口側壁上多餘的金屬材料懸突（overhang），從而消除為了去除不期望的金屬懸突的單獨側壁清潔步驟。金屬也可以在足以與源極/汲極區的結晶材料混合（intermix）的溫度下沉積，其消除在沉積之後所需的單獨的退火步驟。因此，實施例方法可以減少製造步驟，其有益處地增加製造效率並降低成本。
第1圖係根據一些實施例，以三維視圖繪示FinFET的示例。FinFET包括在基板50（例如，半導體基板）上的鰭片52。隔離區56設置在基板50中，並且鰭片52在鄰近的隔離區56上方以及之間突出。儘管將隔離區56描述/繪示為與基板50分離，但是如本揭露中所使用，術語「基板」可以是指單獨的半導體基板或與隔離區結合的半導體基板。此外，儘管鰭片52以及基板50被示為單一的連續材料，但是鰭片52及/或基板50可以包括單一個材料或複數個材料。在本揭露中，鰭片52是指在鄰近的隔離區56之間延伸的部份。
閘極介電層92沿著鰭片的側壁設置，且設置在鰭片52的頂表面上方，並且閘極94設置在閘極介電層92上方。相對於閘極介電層92以及閘極94，源極/汲極區82設置在鰭片52的兩側。第1圖進一步繪示在後續圖中所使用的參考剖面。剖面A-A沿著閘極94的縱軸，並且，例如，垂直於FinFET的源極/汲極區82之間電流流動的方向。剖面B-B垂直於剖面A-A，並且沿著鰭片52的縱軸，並且，例如，沿著FinFET的源極/汲極區82之間電流流動的方向。剖面C-C平行於剖面A-A，並延伸穿過FinFET的源極/汲極區。為了清楚起見，後續附圖參考這些參考剖面。
本揭露描述的一些實施例是在使用閘極後製製程（gate-last process）所形成的FinFET討論。在其他實施例中，可以使用閘極先製製程（gate-first process）。並且，一些實施例參考（contemplate）平面裝置，例如平面FET的面向。
第2至16B圖係根據一些實施例，在製造FinFETs的中間階段的剖面圖。除了多個鰭片/FinFETs之外，第2至7圖繪示第1圖示出的參考剖面A-A。除了多個鰭片/FinFETs之外，第8A、9A、10A、11A、12A、13A及14A圖沿著第1圖所示的參考剖面A-A繪示，第8B、9B、10B、11B、12B、13B、14B、14C、15A、16A、17A、18A、19A、20A、21A及22A圖沿著第1圖所示的參考剖面B-B繪示。除了多個鰭片/FinFETs之外，第10C、10D、15B、16B、17B、18B、19B、20B、21B及22B圖沿著第1圖所示的參考剖面C-C繪示。
在第2圖中，提供基板50。基板50可以是半導體基板，例如，塊體半導體、絕緣體上半導體（semiconductor-on-insulator, SOI）基板等，基板可以摻雜（例如，用p型摻質或n型摻質）或不摻雜。一般來說，絕緣體上半導體基板是在絕緣層上形成的半導體材料層。絕緣層可以是，例如埋入式氧化物（buried oxide, BOX）層、氧化矽層等。絕緣層通常設置在基板上，例如矽基板或玻璃基板上。也可以使用其他基板，例如多層基板或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽、鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；或其組合。
基板50可以是晶圓10，例如矽晶片的一部份。例如，可以在晶圓10上一同形成用於多個晶粒的各種結構。隨後，可以對晶圓10進行單粒化（singulation）製程，使晶圓10中的每個晶粒與其他晶粒分離。
基板50具有區域50N及區域50P。區域50N可以用於形成n型裝置，例如NMOS電晶體（例如，n型FinFET）。區域50P可以用於形成p型裝置，例如PMOS電晶體（例如，p型FinFET）。區域50N可以與區域50P實體分離（如分隔符號51所示），並且可以在區域50N與區域50P之間設置任意數量的裝置部件（例如，其他主動裝置、摻雜區、隔離結構等）。
在第3圖中，鰭片52形成在基板50中。鰭片52為半導體條。在一些實施例中，可以通過在基板50中蝕刻溝槽以在基板50中形成鰭片52。蝕刻可以是任何可以接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）等或其組合。蝕刻可以是為非等向性蝕刻。
鰭片可以通過任何合適的方法圖案化。例如，可以使用一種或多種微影製程以圖案化鰭片，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案或多重圖案製程將微影製程結合自對準製程，允許創建圖案，例如，其節距比使用單一直接微影製程可獲得的節距小。例如，在一個實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，然後可以使用剩餘的間隔物以圖案化鰭片。在一些實施例中，遮罩（或其他層）可以保留在鰭片52上。
在第4圖中，絕緣材料54形成在基板50上方以及鄰近的鰭片52之間。絕緣材料54可以是氧化物，例如氧化矽、氮化物等或其組合，可以通過高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式CVD（flowable CVD, FCVD）（例如，在遠程電漿系統中沉積基於CVD的材料，並後固化將沉積的材料轉換為另一種材料，例如氧化物）等或其組合形成。可以使用通過任何可接受的製程形成的其他絕緣材料。在所示的實施例中，絕緣材料54是通過FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，絕緣材料54被形成為過量的絕緣材料54以覆蓋鰭片52。儘管絕緣材料54被繪示為單層，但是一些實施例可以利用多層的絕緣材料。例如，在一些實施例中，可以首先沿著基板50和鰭片52的表面形成襯層（未單獨示出）。之後，可以在襯層上方形成填充材料，例如，上述所討論的材料。
在第5圖中，去除製程被應用於絕緣材料54以去除鰭片52上方多餘的絕緣材料54。在一些實施例中，可以利用平坦化製程，例如化學機械拋光（chemical mechanical polish, CMP）、回蝕製程、其組合等。平坦化製程露出鰭片52，使得在平坦化製程完成之後，鰭片52和絕緣材料54的頂表面是水平的。在遮罩保留在鰭片52上的實施例中，在平坦化製程完成之後，平坦化製程可以露出遮罩或去除遮罩，以使得遮罩或鰭片52各自的頂表面與絕緣材料54齊平。
在第6圖中，絕緣材料54被凹蝕以形成淺溝槽隔離（shallow trench isolation, STI）區56。絕緣材料54被凹蝕，使得在區域50N和區域50P中的鰭片52的上部從鄰近的STI區56之間突出。此外，STI區56的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面（例如，碟形表面）或其組合。STI區56的頂表面可以通過適當的蝕刻形成為平坦的、凸的及/或凹的頂表面。STI區56可以使用可接受的蝕刻製程來凹蝕，例如對絕緣材料54的材料具有選擇性的蝕刻製程（例如，以比蝕刻鰭片52的材料更快的速率蝕刻絕緣材料54的材料的蝕刻製程）。例如，可以使用例如稀氫氟酸（dilute hydrofluoric, dHF）的氧化物去除。
關於第2至6圖描述的製程僅僅是可以形成鰭片52的一個示例。在一些實施例中，鰭片可以通過磊晶成長製程形成。例如，可以在基板50的頂表面上方形成介電層，並且可以蝕刻溝槽穿過介電層的以露出下方的基板50。可以在溝槽中磊晶成長同質磊晶結構，並且可以凹蝕介電層，使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，異質磊晶結構可以用於鰭片52。例如，第5圖中的鰭片52可以被凹蝕，並且可以在凹陷的鰭片52上磊晶成長與鰭片52不同的材料。在這樣的實施例中，鰭片52包括凹陷的材料以及設置在凹陷的材料上方的磊晶成長的材料。在另一個實施例中，可以在基板50的頂表面上方形成介電層，並且可以蝕刻溝槽穿過介電層。之後可以使用與基板50不同的材料在溝槽中磊晶成長異質磊晶結構，並且可以凹蝕介電層，使得異質磊晶結構從介電層突出以形成鰭片52。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，磊晶成長的材料可以在成長製程中被原位摻雜，其可省去之前和之後的佈植，儘管如此，原位和佈植摻雜亦可以一起使用。
更進一步，在區域50N（例如，NMOS區域）中磊晶成長與區域50P（例如，PMOS區域）中的材料不同的材料可以是有益處的。在各個實施例中，鰭片52的上部可以由矽鍺（Six Ge1-x ，其中x可以在0至1的範圍內）、碳化矽、純或大抵上純的鍺、III-V族化合物半導體、II-VI化合物半導體等形成。例如，用於形成III-V化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、銦鋁砷化物、銻化鎵、銻化鋁、 磷化鋁、磷化鎵等。
此外，在第6圖中，可以在鰭片52及/或基板50中形成適當的阱（未單獨示出）。在一些實施例中，可以在區域50N中形成P阱，並且可以在區域50P中形成N阱。在一些實施例中，在區域50N和區域50P兩者中形成P阱或N阱。
在具有不同阱類型的實施例中，可以使用光阻或其他遮罩（未單獨示出）以實現用於區域50N和區域50P的不同佈植步驟。例如，可以在區域50N中的鰭片52和STI區56上方形成光阻。圖案化光阻以露出基板50的區域50P（例如，PMOS區域）。可以通過使用旋塗技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在區域50P中執行n型摻質佈植，並且光阻可以用作遮罩以大抵上防止n型摻質被佈植到區域50N（例如，NMOS區域）中。n型摻質可以是佈植到其區域中的磷、砷、銻等，其濃度等於或小於1018 原子/cm3 ，例如在約1016 原子/cm3 和約1018 原子/cm3 之間。在佈植之後，例如通過可接受的灰化製程去除光阻。
在佈植區域50P之後，在區域50P中的鰭片52和STI區56上方形成光阻。圖案化光阻以露出基板50的區域50N（例如，NMOS區域）。可以通過使用旋塗技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在區域50N中進行p型摻質佈植，並且光阻可以用作遮罩以大抵上防止p型摻質被佈植到區域50P（例如，PMOS區域）中。p型摻質可以是佈植到其區域中的硼、氟化硼、銦等。其濃度等於或小於1018 原子/cm3 ，例如在約1016 原子/cm3 和約1018 原子/cm3 之間。在佈植之後，例如通過可接受的灰化製程去除光阻。
在區域50N和區域50P的佈植之後，可以執行退火以修復佈植損傷並活化佈植的p型及/或n型摻質。在一些實施例中，磊晶鰭片的成長材料可以在成長期間被原位摻雜，其可以避免佈植，儘管原位摻雜及佈植摻雜可以一起使用。
在第7圖中，在鰭片52上形成虛設介電層60。虛設介電層60可以是例如氧化矽、氮化矽、其組合等，並且可以通過可接受的技術沉積或熱成長。在虛設介電層60上方形成虛設閘極層62，並且在虛設閘極層62上方形成遮罩層64。虛設閘極層62可以沉積在虛設介電層60上方，之後例如通過CMP平坦化。遮罩層64可以沉積在虛設閘極層62上方。虛設閘極層62可以是導電材料或非導電材料，並且可以選自包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬。可以通過物理氣相沉積（physical vapor deposition, PVD）、CVD、濺射沉積或本領域中已知用於沉積所選材料的其他技術以沉積虛設閘極層62。虛設閘極層62可以由對隔離區的蝕刻具有高蝕刻選擇性的其他材料形成。遮罩層64可以包括例如氮化矽、氮氧化矽等。在其示例中，形成單個虛設閘極層62及單個遮罩層64跨越區域50N及區域50P。應注意的是，僅出於說明目的，示出的虛設介電層60僅覆蓋鰭片52。在一些實施例中，可以沉積虛設介電層60，使得虛設介電層60覆蓋STI區56，並在虛設閘極層62和STI區56之間延伸。
第8A至22B圖繪示製造實施例裝置中的各種額外步驟。第8A至22B圖繪示區域50N和區域50P任一個中的部件。例如，第8A至16B圖所示的結構可以適用於區域50N和區域50P。在區域50N和區域50P結構上的差異（若有任何差異）於每個附圖及所附文字描述。
在第8A和8B圖中，可以使用可接受的微影和蝕刻技術對遮罩層64（參考第7圖）進行圖案化，以形成遮罩74。之後可以將遮罩74的圖案轉移到虛設閘極層62。在一些實施例中（未單獨示出），也可以通過可接受的蝕刻技術將遮罩74的圖案轉移至虛設介電層60以形成虛設閘極72。虛設閘極72覆蓋鰭片52的各別通道區58。遮罩74的圖案可以用於將每個虛設閘極72與鄰近的虛設閘極實體分離。虛設閘極72具有長度方向（lengthwise direction）大抵垂直於各別磊晶鰭片52的長度方向。
進一步在第8A和8B圖中，閘極密封間隔物80可以形成在虛設閘極72、遮罩74及/或鰭片52的露出表面上。可以通過熱氧化或沉積以及隨後的非等向性蝕刻形成閘極密封間隔物80。閘極密封間隔物80可以由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極密封間隔物80之後，可以執行用於輕摻雜的源極/汲極（lightly doped regions, LDD）區域（未單獨示出）的佈植。在具有不同裝置類型的實施例中，相似於上述在第6圖中討論的佈植，可以在區域50N上方形成遮罩，例如光阻，同時露出區域50P，並且可以將合適類型（例如，p型）的雜質佈植到區域50P露出的鰭片52中。之後可以去除遮罩。隨後，可以在區域50P上方形成遮罩，例如光阻，同時露出區域50N，並且可以將合適類型（例如，n型）的雜質佈植到區域50N露出的鰭片52中。之後可以去除遮罩。n型雜質可以是先前討論的任何n型雜質，並且p型雜質可以是先前討論的任何p型雜質。輕摻雜的源極/汲極區可以具有約1015 原子/cm3 至約1019 原子/cm3 的雜質濃度。退火可用於修復佈植損壞並活化佈植的雜質。
在第9A和9B圖中，沿著虛設閘極72和遮罩74的側壁在閘極密封間隔物80上形成閘極間隔物86。可以通過順應性地沉積絕緣材料，並且隨後非等向性蝕刻絕緣材料以形成閘極間隔物86。閘極間隔物86的絕緣材料可以是氧化矽、氮化矽、氮氧化矽、氮碳化矽、其組合等。
應注意的是，上述揭露描述形成間隔物和LDD區域的製程。可以使用其他製程和順序。例如，可以使用更少或額外的間隔物，可以使用不同的步驟順序（例如，可以在形成閘極間隔物86之前不蝕刻閘極密封間隔物80，從而產生「 L形」閘極密封間隔物80，另外 可以形成和去除間隔物、可以形成及移除額外的間隔物及/或等相似步驟）。此外，可以使用不同的結構和步驟來形成n型和p型裝置。例如，可以在形成閘極密封間隔物80之前形成用於n型裝置的LDD區域，而可以在形成閘極密封間隔物80之後形成用於p型裝置的LDD區域。
在第10A和10B圖中，在鰭片52中形成磊晶源極/汲極區82，以在各個通道區58中施加應力，從而提高性能。在鰭片52中形成磊晶源極/汲極區82，使得每個虛設閘極72設置在磊晶源極/汲極區82的各別相鄰對之間。在一些實施例中，磊晶源極/汲極區82可以延伸到鰭片52中，並且也可以穿透鰭片52。在一些實施例中，閘極間隔物86用於將磊晶源極/汲極區82與虛設閘極72分開適當的橫向距離，因此磊晶源極/汲極區82不會使隨後形成的FinFETs的閘極短路。
區域50N（例如，NMOS區域）中的磊晶源極/汲極區82可以通過遮罩區域50P（例如，PMOS區域），並蝕刻區域50N中鰭片52的源極/汲極區以在鰭片52中形成凹口。之後，在凹口中磊晶成長區域50N中的磊晶源極/汲極區82。磊晶源極/汲極區82可以包括任何可接受的材料，例如適合於n型FinFET。例如，如果鰭片52是矽，則區域50N中的磊晶源極/汲極區82可以包括在通道區58中施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽等。區域50N中的磊晶源極/汲極區82可以具有從鰭片52的相應表面升高的表面，並且可以具有刻面（facets）。
區域50P（例如，PMOS區域）中的磊晶源極/汲極區82可以通過遮罩區域50N（例如，NMOS區域），並蝕刻區域50P中鰭片52的源極/汲極區以在鰭片52中形成凹口。之後，在凹口中磊晶成長區域50P中的磊晶源極/汲極區82。磊晶源極/汲極區82可以包括任何可接受的材料，例如適合於p型FinFET。例如，如果鰭片52是矽，則區域50P中的磊晶源極/汲極區82可以包括在通道區58中施加壓縮應變的材料，例如矽鍺、摻硼的矽鍺、鍺、鍺錫等。區域50P中的磊晶源極/汲極區82可以具有從鰭片52的相應表面升高的表面，並且可以具有刻面。
磊晶源極/汲極區82及/或鰭片52可以佈植摻質以形成源極/汲極區，與先前討論的用於形成輕摻雜源極/汲極區並隨後進行退火的製程相似。源極/汲極區的雜質濃度可以在大約1019 原子/cm3 至大約1021 原子/cm3 之間。用於源極/汲極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區82可以在成長期間被原位摻雜。
作為用於在區域50N和區域50P中形成磊晶源極/汲極區域82的磊晶製程，磊晶源極/汲極區的上表面具有刻面，其刻面橫向向外擴展超過鰭片52的側壁。在一些實施例中，這些刻面使同一FinFET鄰近的磊晶源極/汲極區82合併，如第10C圖所示。在其他實施例中，如第10D圖所示，在磊晶製程完成之後，鄰近的磊晶源極/汲極區82保持分離。在第10C和10D圖所示的實施例中，閘極間隔物86形成為覆蓋鰭片52一部份的側壁，其側壁在STI區56上方延伸，從而阻擋磊晶成長。在一些其他實施例中，可以調整用於形成閘極間隔物86的間隔物蝕刻以去除間隔物材料，以允許磊晶成長的區域延伸到STI區56的表面。
在第11A和11B圖中，第一層間介電質（interlayer dielectric, ILD）88沉積在第10A和10B圖所示的結構上。第一ILD 88可以由介電材料形成，並且可以通過例如CVD、電漿增強CVD（PECVD）或FCVD的任何合適的方法沉積。介電材料可包括磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、摻硼磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass, USG）等。可以使用通過任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer, CESL）87設置在第一ILD 88與磊晶源極/汲極區82、遮罩74以及閘極間隔物86之間。CESL 87可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其蝕刻速率與上覆的第一ILD 88的材料的蝕刻速率不同。
在第12A和12B圖中，可以執行例如CMP的平坦化製程以使第一ILD 88的頂表面與虛設閘極72或遮罩74的頂表面齊平。平坦化製程也可以去除虛設閘極72上的遮罩74，以及沿著遮罩74側壁的閘極密封間隔物80以及閘極間隔物86的一部份。在平坦化製程之後，虛設閘極72、閘極密封間隔物80、閘極間隔物86、CESL 87以及第一ILD 88的頂表面齊平。因此，虛設閘極72的頂表面通過第一ILD 88露出。在一些實施例中，可以保留遮罩74，在這種情況下，平坦化製程使第一ILD 88的頂表面與遮罩74、閘極密封間隔物80、閘極間隔物86以及CESL 87的頂表面齊平。
在第13A和13B圖中，在蝕刻步驟中去除虛設閘極72和遮罩74（若存在），從而形成凹口90。在凹口90中的部份虛設介電層60也可以被去除。在一些實施例中，僅虛設閘極72被去除並且保留虛設介電層60並且由凹口90露出。在一些實施例中，虛設介電層60從晶粒的第一區域（例如，核心邏輯區域）中的凹口90中移除，並且保留在晶粒的第二區域（例如，輸入/輸出區域）中的凹口90中。在一些實施例中，通過非等向性乾式蝕刻製程去除虛設閘極72。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，其反應氣體選擇性地蝕刻虛設閘極72而不蝕刻第一ILD 88或閘極間隔物86。每個凹口90可以露出及/或覆蓋相應鰭片52的通道區58。每個通道區58設置在磊晶源極/汲極區82的相鄰對之間。在去除期間，當蝕刻虛設閘極72時，虛設介電層60可以用作蝕刻停止層。然後可以在去除虛設閘極72之後可選地（optionally）去除虛設介電層60。
在第14A和14B圖中，形成閘極介電層92和閘極94以替換閘極。第14C圖繪示第14B圖的區域89的詳細視圖。閘極介電層92順應性地沉積在凹口90中，例如在鰭片52、閘極密封間隔物80和閘極間隔物86的頂面上以及鰭片52和閘極密封間隔物80的側壁上。閘極介電層92也可以形成在第一ILD 88的頂表面上。根據一些實施例，閘極介電層92包括氧化矽、氮化矽或其多層。在一些實施例中，閘極介電層92包括高介電常數介電材料，並且在這些實施例中，閘極介電層92可以具有大於約7.0的介電常數值，並且可以包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層92的形成方法可以包括分子束沉積（molecular-beam deposition, MBD）、ALD、PECVD等。在虛設介電層60的一部份保留在凹口90中的實施例中，閘極介電層92包括虛設介電層60的材料（例如，SiO2 ）。
閘極94分別沉積在閘極介電層92上方，並填充凹口90的其餘部份。閘極94可以包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層膜。例如，儘管在第14B圖中繪示單層閘極94，但如第14C圖所示，閘極94可以包括任意數量的襯層94A、任意數量的功函數調整層94B以及填充材料94C。在填充凹口90之後，可以執行例如CMP的平坦化製程以去除多餘部份的閘極介電層92和閘極94材料，其多餘部份在第一ILD 88的頂表面上方。閘極94和閘極介電層92材料的其餘部份因此形成所得FinFET的替換閘極。閘極94和閘極介電層92可以被合稱為「閘極堆疊98」。閘極和閘極堆疊可以沿著鰭片52通道區58的側壁延伸。
可以同時在區域50N和區域50P中形成閘極介電層92，使得每個區域中的閘極介電層92由相同的材料形成，且可以同時形成閘極94，使得每個區域中的閘極94由相同的材料形成。在一些實施例中，每個區域中的閘極介電層92可以通過不同的製程形成，使得閘極介電層92可以是不同的材料，及/或每個區域中的閘極94可以通過不同的製程形成，使得閘極94可以是不同的材料。在使用不同的製程時，可以使用各種遮罩步驟以遮蔽和露出適當的區域。
第15A至22B圖係根據各種實施例，繪示用於形成順應性源極/汲極矽化物和源極/汲極接觸件的各個中間製程步驟。除了兩個相鄰的閘極堆疊98之間的區域，第15A、16A、17A、18A、19A、20A、21A及22A圖繪示剖面，其相似於沿著第1圖的線B-B的剖面。第15B、16B、17B、18B、19B、20B、21B及22B圖繪示剖面，其相似於沿著第1圖的線C-C的剖面。儘管示出相似於第10B圖的合併的源極/汲極配置，然而各種實施例也可以應用於相似於第10C圖分離的源極/汲極區（參照例如第22C圖，其示出在未合併的磊晶源極/汲極區82上形成源極/汲極接觸件114以及順應性矽化物104的實施例）。在這樣的實施例中，可以形成單獨的源極/汲極接觸件以接觸每個單獨的源極/汲極區。替代地，可以形成共同源極/汲極接觸件以接觸兩個或更多個分離的源極/汲極區。
參照第15A和15B圖，兩個閘極堆疊98被第一ILD 88和CESL 87分隔，並且在兩個閘極堆疊98之間形成磊晶源極/汲極區82。在第15B圖的合併的源極/汲極配置中，在磊晶源極/汲極區82下方的區域（例如，在磊晶源極/汲極區82的合併邊界下方的區域）中可能存在空隙（void）91。可以通過用於形成第一ILD 88的沉積製程形成空隙91。例如，可以通過控制前驅物氣體流進在磊晶源極/汲極區82的合併邊界下方的區域以形成空隙91。在替代實施例中，可以省略空隙。在又一些替代實施例中，可以從磊晶源極/汲極區82的合併邊界下方完全省略第一ILD 88。例如，空隙91可以在相鄰的閘極間隔物86之間連續地延伸，並且空隙91可以從磊晶源極/汲極區82延伸到STI區56。
在第16A和16B圖中，形成開口100至源極/汲極磊晶區82。可以使用可接受的微影和蝕刻技術（例如，濕式及/或乾式蝕刻製程）形成開口100。蝕刻可以是非等向性蝕刻。可以通過蝕刻ILD 88以露出CESL 87以形成開口100。之後，也可以去除開口100中的CESL 87的一部份。用於蝕刻ILD 88和CESL 87的蝕刻劑可以相同或不同。形成開口100可以進一步包括蝕刻磊晶源極/汲極區82，使開口延伸得比閘極堆疊98的底部還低。通過過度蝕刻磊晶源極/汲極區82，隨後形成的源極/汲極接觸件（參照第22A和22B圖）可以內嵌（embedded）至磊晶源極/汲極區82中以具有牢固的（secure）電性連接。
在第17A以及17B圖中，使用順應性沉積製程102在磊晶源極/汲極區82露出的區域上形成矽化物104的第一部份104A（參照第19A以及19B圖）。順應性沉積製程102可以是例如PECVD製程，其可以發生在沉積腔室中，例如沉積腔室250（參照第23圖）中。參照第23圖，沉積腔室250包括射頻（radio-frequency, RF）產生器252（例如，連接至地面以及電源供應器）、RF控制器254、噴淋頭256、晶圓平台258、腔室壁260以及控制器262。噴淋頭256將前驅物化學品分配至沉積腔室250中，並且RF產生器252將前驅物化學品轉換為電漿形式，並由RF控制器254控制。控制器262可以用於控制/穩定施加到晶圓10的電流。在一些實施例中，控制器262可以包括用於晶圓平台258的阻抗加熱器。晶圓10被放置在晶圓平台258上。在一些實施例中，晶圓平台258可以包括靜電吸盤（electrostatic chuck）。晶圓平台258可以連接到電壓源262，電壓源電荷化（charge）晶圓平台258並且在沉積製程期間將電漿離子（例如，由RF產生器252電荷化的前驅物化學品）吸引到晶圓10的頂表面。沉積腔室250的腔室壁260也可以接地。第23圖示出實施例的沉積腔室。然而，也可以使用其他類型的沉積腔室。
第17C圖示意性地示出順應性沉積製程102。如第17C圖所示，噴淋頭256將前驅物化學品204分配到沉積腔室（例如，第23圖的沉積腔室250）中。在矽化物104是矽化鈦的實施例中，前驅物化學品204可以包括四氯化鈦（TiCl4 ）、氫氣（H2 ）以及氬氣（Ar）。已觀察到，鈦是矽化物形成的理想金屬，因為與其他金屬（例如鎳）相比，鈦具有較低的肖特基能障高度（Schottky barrier height, SBH）以及改善的矽消耗量。在其他實施例中，可以沉積不同的金屬（例如，鎳、鈷等）用於磊晶源極/汲極區82的矽化（silicidation）。在這些實施例中，可以相應地調整前驅物化學品204。
例如，使用RF產生器252（參照第23圖）激發前驅物化學品204並將其轉化為電漿206。在矽化物104為矽化鈦的實施例中，前驅物化學品204（例如，包括TiCl4 、H2 以及Ar）可以主要轉化為氯化鈦（III）（TiCl3 ）、氫離子（H* ）以及氬離子（Ar* + ），然而也可能存在氯化鈦（II）（TiCl2 ）以及殘留的TiCl4 。例如，電漿206可以包括比TiCl2 或TiCl4 更大量的TiCl3 ，並且電漿206中大部份的氯化鈦為TiCl3 。電漿206可以在溫度下進一步反應，因此發生以下的氯還原反應機制以在晶圓10上沉積鈦層，同時產生氯化氫（HCl）以及氬氣副產物。副產物（例如HCl以及氬氣）可以通過泵（pump）從電漿轉換器中排淨（purge）。 TiCl3 + H* + Ar*+ → Ti + HCl + Ar*
在各種實施例中，順應性沉積製程102可以在足夠高的溫度下執行以觸發電漿206的上述化學反應。例如，在順應性沉積製程102期間的製程溫度為至少約400℃。相對較高的製程溫度（例如，至少約400℃）也足夠高以使沉積的鈦層與磊晶源極/汲極區82露出表面處的矽分子混合，以根據以下反應機制形成矽化鈦（例如，第一部份104A）。因此，不需要單獨的退火步驟以形成矽化物，其增加製造簡易度（ease）並降低製造成本。 Ti + Si → TiSi
在順應性沉積製程102期間，可以將RF產生器252的功率、壓力及/或氣流控制為相對較低。因此，TiCl4 可以主要轉化為TiCl3 ，而非氯化鈦（II）（TiCl2 ）。例如，在順應性沉積製程102期間，LF功率在約80W至約500W的範圍；HF功率在約100W至約600W的範圍；壓力為約4Torr至約10Torr；並且可以使用大約5標準立方公分每分鐘（standard cubic centimeters per minute, sccm）至大約100sccm的氣體流速。已觀察到，使用TiCl3 提供對磊晶源極/汲極區82的結晶表面具有選擇性的沉積/蝕刻製程。因此，可以在磊晶源極/汲極區82上選擇性地成長矽化物104的第一部份104A，而不在晶圓10其他露出的表面（例如，閘極間隔物86、閘極堆疊98或第一ILD 88的表面）上顯著地成長矽化物104的第一部份104A。
此外，順應性沉積製程102可以是自限（self-limiting）製程，使得一旦第一部份104A成長到厚度T1，沉積製程就自終止（self-terminate）。在一些實施例中，厚度T1可以在約2奈米至約4奈米的範圍。由順應性沉積製程102形成的第一部份104A可以大抵為順應性。例如，無關於在其上沉積第一部份104A的磊晶源極/汲極區82的表面的下方角度，第一部份104A的厚度T1大抵是均勻的。例如，第24圖繪示實驗數據的圖表，其繪示使用實施例沉積方法形成的矽化鈦層的厚度。x軸對應於下表面的角度，y軸對應於沉積的矽化鈦的厚度。如實驗數據的均方根（root mean square, RMS）線270所示，無論下表面的角度如何，使用實施例方法形成的矽化鈦的厚度都相對均勻。
返回參照第17C圖，在一些實施例中，厚度T1在大約1.71奈米（例如，在最薄的點）至大約3.69奈米（例如，在最厚的點）的範圍。由於製程限制，第一部份104A的最小厚度和第一部份104A的最大厚度之間仍然可能存在差異。然而，第一部份104A可以是順應性的。例如，第一部份104A的最小厚度與第一部份104A的最大厚度的比例可以在大約3.5：1至大約5：1的範圍。已觀察到，通過形成厚度變化在上述範圍內的矽化物，由於矽化物在磊晶源極/汲極區82上的覆蓋率（coverage）提高，可以減小源極/汲極接觸電阻。矽化物改善的覆蓋率也不取決於形成矽化物的源極/汲極區表面的下方角度。
因為順應性沉積製程102為自限製程，所以可以執行第二沉積製程以增加矽化物的厚度並進一步減小源極/汲極接觸電阻，如第18A-18C圖所示。第18A和18B圖繪示剖面圖，其在晶圓10上執行第二順應性沉積製程106以形成矽化物104的第二部份104B（參照第19A和19B圖）。第二部份104B形成在第一部份104A上。順應性沉積製程106可以與順應性沉積製程102原位（in situ）執行（例如，在相同的沉積腔室中）。
第18C圖示意性地繪示順應性沉積製程106。如第18C圖所示，噴淋頭256繼續將前驅物化學品204分配到沉積腔室（例如，第23圖的沉積腔室250）中。前驅物化學品204可以與在順應性沉積製程102期間使用的前驅物化學品相同。
例如，使用RF產生器252（參照第23圖）激發前驅物化學品204並將其轉化為電漿208。在矽化物104為矽化鈦的實施例中，前驅物化學品204（例如，包括TiCl4 、H2 以及Ar）可以主要轉化為氯化鈦（II）（TiCl2 ）、氫離子（H* ）以及氬離子（Ar* + ），然而也可能存在TiCl3 以及殘留的TiCl4 。例如，電漿208可以包括比TiCl3 或TiCl4 更大量的TiCl2 ，並且電漿208中大部份的氯化鈦為TiCl2 。電漿208可以在溫度下進一步反應，導致以下的氯還原反應機制以在晶圓10露出的表面上沉積鈦層，同時產生氯化氫（HCl）副產物。 TiCl2 + H* + Ar*+ → Ti + HCl
在各種實施例中，順應性沉積製程106可以在足夠高的溫度下執行以觸發電漿208的化學反應。例如，在順應性沉積製程106期間的製程溫度為至少約400℃。
在順應性沉積製程106期間，相較於順應性沉積製程102，可以增加RF產生器252的功率、壓力及/或氣流。因此，TiCl4 可以主要轉化為TiCl2 ，而非TiCl3 。例如，在順應性沉積製程106期間，LF功率在約80W至約500W的範圍；HF功率在約700W至約1500W的範圍；壓力為約1Torr至約3Torr；並且可以使用大約5sccm至大約100sccm的氣體流速。已觀察到，通過使用TiCl2 作為反應物，順應性沉積製程106對於磊晶源極/汲極區82的結晶表面不具有選擇性。因此，鈦可以沉積在晶圓10所有露出的表面上，包括閘極間隔物86、閘極堆疊98以及第一ILD 88的表面。
順應性沉積製程106相對較高的製程溫度（例如，至少約400℃）也足夠高以使鈦層繼續與在磊晶源極/汲極區82和第一部份104A露出表面上的矽分子混合，以根據以下反應機制形成矽化鈦。因此，不需要單獨的退火步驟以形成矽化物104，其增加製造簡易度（ease）並降低製造成本。例如，在順應性沉積製程106和形成源極/汲極接觸件114的步驟之間不執行額外的退火步驟（參照第22A-22C圖）。 Ti + Si → TiSi
此外，順應性沉積製程102及/或106的含氯副產物可以與閘極間隔物的氮化矽材料反應並斷開矽分子和氮分子之間的鍵結。因此，閘極間隔物86上的鈦層也可以與矽分子混合以在閘極間隔物86上也形成矽化鈦。此外，與ILD 88接觸的金屬層104C可以與ILD 88的氧化矽材料反應以形成氧化鈦層。因此，金屬層104C與ILD 88接觸的部份可以被轉化為氧化鈦而非矽化鈦。
順應性沉積製程106可以被定時，使得一旦第二部份104B成長到期望的厚度T2，則沉積製程終止。厚度T2可以小於第一部份104A的厚度T1。例如，在一些實施例中，厚度T2可以在大約1奈米至大約2奈米的範圍。第二部份104B可以大抵是順應性的。例如，無關於在其上成長第二部份104B的表面的下方角度，第二部份104B的厚度T2大抵是均勻的。由於製程限制，第二部份104B的最小厚度和第二部份104B的最大厚度之間仍然可能存在差異。然而，第二部份104B可以是順應性的。例如，第二部份104B的最小厚度與第二部份104B的最大厚度的比例可以在大約1：1至大約1.5：1的範圍。已觀察到，通過形成厚度變化在上述範圍內的矽化物，由於矽化物覆蓋率的提高而使源極/汲極接觸電阻降低，上述覆蓋率的提高與於形成矽化物的源極/汲極區表面的下方角度無關。此外，通過僅在開口100的側壁上形成薄的順應性矽化物層，可以避免在開口100的側壁上的過度懸突。在各種實施例中，即使在沉積第二部份104B之後，開口100的口也保持相對地寬。因此，在形成源極/汲極接觸件之前，不需從開口100的側壁去除矽化物層（例如，第二部份104B），其有益處地增加製造簡易度並降低製造成本。
在順應性沉積製程102及/或106之後，可以執行排淨（purge）步驟以從沉積腔室去除副產物。例如，當矽化物104是矽化鈦時，產生含氯副產物。矽化物中的氯含量過高可能會導致負面影響，例如增加源極/汲極接觸電阻。因此，可以將氫氣泵送到沉積腔室中，以從腔室以及晶圓10的表面去除副產物。在一些實施例中，在排淨之後，微量（trace）的氯分子可能殘留在第一部份104A及/或第二部份104B中。 例如，在矽化物的第一部份104A及/或第二部份104B中可能殘留小於約0.5原子％的氯。然而，已觀察到，在上述範圍內的氯不足以增加完成的裝置中的源極/汲極接觸電阻。
第19A和19B圖繪示對晶圓10執行鈍化處理108。在一些實施例中，鈍化處理108可以與順應性沉積製程102和106原位（例如，在同一製程腔室中）執行。在一些實施例中，鈍化處理包括將包含氨和氮的氣體混合物引入沉積腔室。之後將氨和氮轉化為電漿（例如，使用RF產生器252，參照第23圖）以提供氮離子。氮離子與第二部份104B的露出表面反應以形成氮化物部份104D。氮化物部份104D和第一部份104A的組合為用於磊晶源極/汲極區82的矽化物104。在矽化物104是矽化鈦的實施例中，第一部份104A可以是在磊晶源極/汲極區82和閘極間隔物86上的氮化鈦矽（titanium silicon nitride, TSN）層，並且氮化物部份104D可以是在ILD 88上的氮氧化鈦層。氮化物部份104D可以具有例如在大約1奈米至大約2奈米的厚度T2。可以執行鈍化處理108以防止矽化物104在隨後的製程步驟中氧化。已觀察到，通過形成在上述範圍的氮化物層，可以在不顯著增加接觸電阻的情況下有益處地防止氧化。
由於製程限制，氮化物部份104D的最小厚度和氮化物部份104D的最大厚度之間仍然可能存在差異。然而，氮化物部份104D可以是順應性的。例如，氮化物部份104D的最小厚度與氮化物部份104D的最大厚度的比例可以在大約2：1至大約3：1的範圍。已觀察到，通過形成順應性氮化物部份104D，可以避免在開口側壁上的過度懸突，從而排除回蝕製程以從開口的側壁去除氮化物部份104D的需要，其增加製造簡易度並降低成本。
在第20A和20B圖中，襯層110沉積在矽化物104上。在一些實施例中，襯層110可以包括擴散阻障層、黏著層、其組合等。襯層110可以包括氮化鈦、氮化鉭、氧化鈦、氧化鉭、其組合等，並且襯層110可以使用順應性製程例如CVD、PECVD、ALD等沉積。襯層110可以具有厚度T3，其可以在大約1奈米至大約2奈米的範圍，例如大約1.2奈米。
同樣如第20A和20B圖所示，開口100的剩餘部份可以用金屬112填充。金屬112可以通過例如首先沉積晶種層（例如，使用CVD、PECVD、ALD等），之後執行電鍍製程以形成。金屬112可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。
電鍍之後，如第21A和21B圖所示，可以執行例如CMP的平坦化製程以從ILD 88和閘極堆疊98的表面去除多餘的材料。剩餘的襯層110和導電材料112形成源極/汲極接觸件114，其通過矽化物104電性連接至磊晶源極/汲極區82。由於矽化物104是使用順應性沉積製程所形成，所以可以實現降低的源極/汲極接觸電阻（Rcsd ）。例如，通過在NMOS和PMOS finFET電晶體中包含順應性矽化物，已觀察到finFET電晶體的每個鰭片的Rcsd 降低約0.2kΩ至約0.4kΩ。
在第22A和22B圖中，第二ILD 120沉積在第一ILD 88上方。在一些實施例中，第二ILD 120為通過流動式CVD方法形成的可流動膜。在一些實施例中，第二ILD 120由例如PSG、BSG、BPSG、USG等的介電材料形成，並且可以通過例如CVD、PECVD等的任何適當方法沉積。根據一些實施例，在形成第二ILD 120之前，可選地（optionally）凹蝕閘極堆疊98（包括閘極介電層92和相應的上覆閘極94），從而如第22A以及22B圖所示，在閘極堆疊的正上方和閘極間隔物86的兩側部份之間形成一個凹口。包括一層或多層介電材料（例如氮化矽、氮氧化矽等）的閘極遮罩96被填充在凹口中，隨後進行平坦化製程以去除在第一ILD 88上方延伸的介電材料的多餘部份。隨後形成的閘極接觸件118穿過閘極遮罩96以接觸凹陷的閘極94頂表面。可以在形成矽化物104及/或源極/汲極接觸件114之前或之後完成閘極堆疊98的凹陷以及閘極遮罩96的形成。
根據一些實施例，形成閘極接觸件118和第二層源極/汲極接觸件116穿過第二ILD 120。形成用於源極/汲極接觸件116的開口穿過第二ILD 120，並且形成用於閘極接觸件118的開口穿過第二ILD 120和閘極遮罩96。可以使用可接受的微影和蝕刻技術以形成開口。在開口中形成襯層（例如擴散阻障層、黏著層等）以及導電材料。襯層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行例如CMP的平坦化製程以從第二ILD 120的表面去除多餘的材料。剩餘的襯層和導電材料在開口中形成源極/汲極接觸件116和閘極接觸件118。源極/汲極接觸件116通過源極/汲極接觸件114實體地及電性耦合至磊晶源極/汲極區82，並且閘極接觸件118實體地及電性耦合至閘極堆疊98的閘極94。源極/汲極接觸件116和閘極接觸件118可以以不同的製程形成，或可以以相同的製程形成。儘管源極/汲極接觸件和閘極接觸件示出為形成為相同的剖面，但是應當理解，源極/汲極接觸件116以及閘極接觸件118可以各別形成為不同的剖面，其可以避免接觸件的短路。
第22C圖繪示替代實施例，其中源極/汲極接觸件114和矽化物104形成在單個未合併的磊晶源極/汲極區82上。第22C圖的各個元件相似於第22B圖的元件，其中相同的附圖標記表示相同的元件並使用相似的製程形成。然而，磊晶源極/汲極區82是未合併的源極/汲極區，其未連接至任何相鄰的源極/汲極區（例如，在相鄰鰭片上成長的區域）。
在沉積第二ILD 120之後，各種實施例製程也可以用於形成矽化物104和源極/汲極接觸件114。例如，第25A至26B圖示出這樣的實施例。第25A和25B圖相似於對應的第16A和16B圖，其中相同的附圖標記表示相同的元件並使用相似的製程形成。然而，在第25A和25B圖中，使用可接受的微影和蝕刻製程，圖案化源極/汲極接觸開口122穿過第一ILD 88和第二ILD 120。在此實施例中，在沉積第二ILD 120之後，圖案化開口122。此外，儘管第二ILD 120被示為直接接觸第一ILD 88，但是可以在第一ILD 88和第二ILD 120之間形成一個或多個中間層（例如，蝕刻停止層）。通過這些中間層蝕刻開口122。
在第26A和26B圖中，矽化物104（包括第一部份104A和氮化物部份104D）使用以上第17A至19B圖所述的相似製程形成在磊晶源極/汲極區82的露出表面上。矽化物104的氮化物部份104D可以進一步形成在開口122的側壁上，例如在閘極間隔物86的側壁、第一ILD 88的側壁和第二ILD 120的側壁上。使用以上第20A至22C圖所述的相似製程在矽化物104上形成源極/汲極接觸件114。在一些實施例中，源極/汲極接觸件114可以包括順應性襯層110。
本揭露所述的各種實施例包括源極/汲極區中的順應性矽化物。順應性矽化物可以允許降低源極/汲極接觸電阻（Rcsd ）。例如，通過在NMOS和PMOS finFET電晶體中包含順應性矽化物，已經觀察到finFET電晶體的每個鰭片的Rcsd 降低約0.2kΩ至約0.4kΩ。可以通過使用順應性沉積製程沉積金屬（例如，鈦或相似材料）以形成順應性矽化物。順應性沉積製程可以包括電漿製程，其可以包括選擇性製程以及非選擇性製程的組合。由於順應性沉積製程，可以控制源極/汲極接觸開口側壁上多餘的金屬材料懸突，從而排除為了去除不期望的金屬懸突的單獨側壁清潔步驟。金屬也可以在足以與源極/汲極區的結晶材料混合的溫度下沉積，其排除在沉積之後所需的單獨的退火步驟。因此，實施例方法可以減少製造步驟，其有益處地增加製造效率並降低成本。
本揭露根據一些實施例，提供一種半導體裝置，包括：閘極堆疊；閘極間隔物，在閘極堆疊的側壁上；源極/汲極區，相鄰閘極堆疊；矽化物，包括：順應性（conformal）第一部份，延伸至源極/汲極區之中，順應性第一部份包括金屬以及矽；以及順應性第二部份，在順應性第一部份上方，順應性第二部份更設置在閘極間隔物的側壁上，順應性第二部份包括金屬、矽以及氮；以及源極/汲極接觸件，通過矽化物電性連接至源極/汲極區。
在一些實施例中，金屬係鈦，順應性第一部份包括鈦矽（TiSi），且順應性第二部份包括鈦矽氮（TSN）。
在一些實施例中，順應性第一部份的厚度係在2奈米至4奈米之間。
在一些實施例中，順應性第二部份的厚度係在1奈米至2奈米之間。
在一些實施例中，源極/汲極接觸件包括：襯層；以及金屬，在襯層上。
在一些實施例中，矽化物包括氯。
在一些實施例中，矽化物中的氯小於0.5原子%。
本揭露根據另一些實施例，提供一種半導體裝置，包括：閘極堆疊，在電晶體的通道區上方；閘極間隔物，在閘極堆疊的側壁上；源極/汲極區，相鄰通道區；矽化物，延伸至源極/汲極區之中，矽化物包括：鈦矽部份，其中鈦矽部份的最小厚度與鈦矽部份的最大厚度的比例在3.5：1至5：1之間；以及氮化鈦矽部份，在鈦矽部份上，其中氮化鈦矽部份的最小厚度與氮化鈦矽部份的最大厚度的比例在1：1至1.5：1之間；以及源極/汲極接觸件，電性連接至源極/汲極區至矽化物。
在另一實施例中，氮化鈦矽部份在鈦矽部份的上方並沿著鈦矽部份的側面延伸。
在另一實施例中，氮化鈦矽部份沿著閘極間隔物的側壁延伸。
在另一實施例中，更包括第一層間介電質（interlayer dielectric, ILD），在閘極堆疊周圍，其中矽化物沿著第一層間介電質的側壁延伸。
在另一實施例中，更包括第二層間介電質，在第一層間介電質以及閘極堆疊上方，其中矽化物沿著第二層間介電質的側壁延伸。
本揭露根據又一些實施例，提供一種形成半導體裝置的方法，包括：圖案化開口穿過層間介電質，其中開口露出源極/汲極區的表面；在開口中形成矽化物，其中形成矽化物的步驟包括：執行第一順應性沉積製程以在源極/汲極區上形成第一含金屬部份；執行第二順應性沉積製程以在第一含金屬部份上形成第二含金屬部份，其中第一順應性沉積製程的製程參數不同於第二順應性沉積製程的製程參數；以及對第二含金屬部份執行鈍化處理；以及在矽化物上方在開口中形成源極/汲極接觸件。
在又一些實施例中，第一順應性沉積製程以及第二順應性沉積製程各自在至少400℃的溫度執行。
在又一些實施例中，在第二順應性沉積製程以及形成源極/汲極接觸件的步驟之間未執行退火製程。
在又一些實施例中，第一順應性沉積製程以及第二順應性沉積製程各自包括使用TiCl4 前驅物，其中第一順應性沉積製程包括第一電漿製程，第一電漿製程將大部份的TiCl4 前驅物轉化為TiCl3 ，以及其中第二順應性沉積製程包括第二電漿製程，第二電漿製程將大部份的TiCl4 前驅物轉化為TiCl2 。
在又一些實施例中，第二順應性沉積製程比第一順應性沉積製程具有更高的功率、壓力、氣流或其組合。
在又一些實施例中，執行鈍化處理將第二含金屬部份轉化為氮化物。
在又一些實施例中，更包括執行排淨（purge）製程以去除第一順應性沉積製程或第二順應性沉積製程的副產物。
在又一些實施例中，開口露出閘極間隔物的側壁，其中第二順應性沉積製程在閘極間隔物的側壁上形成第二含金屬部份，以及其中第二含金屬部份未從閘極間隔物的側壁去除。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:晶圓 50:基板 51:分隔符號 52:鰭片 54:絕緣材料 56:隔離區(STI區) 58:通道區 60:虛設介電層 62:虛設閘極層 64:遮罩層 72:虛設閘極 74:遮罩 80:閘極密封間隔物 82:源極/汲極區 86:閘極間隔物 87:接觸蝕刻停止層 88:層間介電質 89:區域 90:凹口 91:空隙 92:閘極介電層 94:閘極 96:遮罩 98:閘極堆疊 100:開口 102:沉積製程 104:矽化物 106:沉積製程 108:鈍化處理 110:襯層 112:金屬 112:導電材料 114:源極/汲極接觸件 116:源極/汲極接觸件 118:閘極接觸件 120:層間介電質 122:開口 204:前驅物化學品 206:電漿 208:電漿 250:沉積腔室 252:RF產生器 254:RF控制器 256:噴淋頭 258:平台 260:腔室壁 262:控制器 262:電壓源 270:線 104A:第一部份 104B:第二部份 104C:金屬層 104D:氮化物部份 50N:區域 50P:區域 94A:襯層 94B:功函數調整層 94C:填充材料 T1:厚度 T2:厚度 T3:厚度 A-A:剖面 B-B:剖面 C-C:剖面
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 第1圖係根據一些實施例，繪示示例的鰭式場效電晶體（FinFET）的三維視圖。 第2、3、4、5、6、7、8A、8B、9A、9B、10A、10B、10C、10D、11A、11B、12A、12B、13A、13B、14A、14B、14C、15A、15B 、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B及22C圖根據一些實施例，係FinFETs在製造的中間階段的剖面圖。 第17C及18C圖根據一些實施例，係沉積製程的示意圖。 第23圖係根據一些實施例，繪示沉積腔室。 第24圖係根據一些實施例，繪示沉積膜層的厚度。 第25A、25B、26A及26B圖根據一些實施例，係FinFETs在製造的中間階段的剖面圖。
10:晶圓
50:基板
52:鰭片
58:通道區
82:源極/汲極區
86:閘極間隔物
98:閘極堆疊
100:開口
104A:第一部份
104D:氮化物部份
114:源極/汲極接觸件

Claims (20)

  1. 一種半導體裝置，包括： 一閘極堆疊； 一閘極間隔物，在該閘極堆疊的一側壁上； 一源極/汲極區，相鄰該閘極堆疊； 一矽化物，包括： 一順應性（conformal）第一部份，延伸至該源極/汲極區之中，該順應性第一部份包括一金屬以及矽；以及 一順應性第二部份，在該順應性第一部份上方，該順應性第二部份更設置在該閘極間隔物的一側壁上，該順應性第二部份包括該金屬、矽以及氮；以及 一源極/汲極接觸件，通過該矽化物電性連接至該源極/汲極區。
  2. 如請求項1所述之半導體裝置，其中該金屬係鈦，該順應性第一部份包括鈦矽（TiSi），且該順應性第二部份包括鈦矽氮（TSN）。
  3. 如請求項1所述之半導體裝置，其中該順應性第一部份的厚度係在2奈米至4奈米之間。
  4. 如請求項1所述之半導體裝置，其中該順應性第二部份的厚度係在1奈米至2奈米之間。
  5. 如請求項1所述之半導體裝置，其中該源極/汲極接觸件包括： 一襯層；以及 一金屬，在該襯層上。
  6. 如請求項1所述之半導體裝置，其中該矽化物包括氯。
  7. 如請求項6所述之半導體裝置，其中該矽化物中的氯小於0.5原子%。
  8. 一種半導體裝置，包括： 一閘極堆疊，在一電晶體的一通道區上方； 一閘極間隔物，在該閘極堆疊的一側壁上； 一源極/汲極區，相鄰該通道區； 一矽化物，延伸至該源極/汲極區之中，該矽化物包括： 一鈦矽部份，其中該鈦矽部份的最小厚度與該鈦矽部份的最大厚度的比例在3.5：1至5：1之間；以及 一氮化鈦矽部份，在該鈦矽部份上，其中該氮化鈦矽部份的最小厚度與該氮化鈦矽部份的最大厚度的比例在1：1至1.5：1之間；以及 一源極/汲極接觸件，電性連接至該源極/汲極區至該矽化物。
  9. 如請求項8所述之半導體裝置，其中該氮化鈦矽部份在該鈦矽部份的上方並沿著該鈦矽部份的多個側面延伸。
  10. 如請求項8所述之半導體裝置，其中該氮化鈦矽部份沿著該閘極間隔物的多個側壁延伸。
  11. 如請求項8所述之半導體裝置，更包括一第一層間介電質（interlayer dielectric, ILD），在該閘極堆疊周圍，其中該矽化物沿著該第一層間介電質的多個側壁延伸。
  12. 如請求項11所述之半導體裝置，更包括一第二層間介電質，在該第一層間介電質以及該閘極堆疊上方，其中該矽化物沿著該第二層間介電質的多個側壁延伸。
  13. 一種形成半導體裝置的方法，包括： 圖案化一開口穿過一層間介電質，其中該開口露出一源極/汲極區的一表面； 在該開口中形成一矽化物，其中形成該矽化物的步驟包括： 執行一第一順應性沉積製程以在該源極/汲極區上形成一第一含金屬部份； 執行一第二順應性沉積製程以在該第一含金屬部份上形成一第二含金屬部份，其中該第一順應性沉積製程的製程參數不同於該第二順應性沉積製程的製程參數；以及 對該第二含金屬部份執行一鈍化處理；以及 在該矽化物上方在該開口中形成一源極/汲極接觸件。
  14. 如請求項13所述之形成半導體裝置的方法，其中該第一順應性沉積製程以及該第二順應性沉積製程各自在至少400℃的溫度執行。
  15. 如請求項14所述之形成半導體裝置的方法，其中在該第二順應性沉積製程以及形成該源極/汲極接觸件的步驟之間未執行退火製程。
  16. 如請求項14所述之形成半導體裝置的方法，其中該第一順應性沉積製程以及該第二順應性沉積製程各自包括使用一TiCl4 前驅物，其中該第一順應性沉積製程包括一第一電漿製程，該第一電漿製程將大部份的該TiCl4 前驅物轉化為TiCl3 ，以及其中該第二順應性沉積製程包括一第二電漿製程，該第二電漿製程將大部份的該TiCl4 前驅物轉化為TiCl2 。
  17. 如請求項16所述之形成半導體裝置的方法，其中該第二順應性沉積製程比該第一順應性沉積製程具有更高的功率、壓力、氣流或其組合。
  18. 如請求項13所述之形成半導體裝置的方法，其中執行該鈍化處理將該第二含金屬部份轉化為一氮化物。
  19. 如請求項13所述之形成半導體裝置的方法，更包括執行一排淨（purge）製程以去除該第一順應性沉積製程或該第二順應性沉積製程的多個副產物。
  20. 如請求項13所述之形成半導體裝置的方法，其中該開口露出一閘極間隔物的一側壁，其中該第二順應性沉積製程在該閘極間隔物的該側壁上形成該第二含金屬部份，以及其中該第二含金屬部份未從該閘極間隔物的該側壁去除。
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