CN113140513A - 半导体装置的制造方法 - Google Patents

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谢明哲
张正忠
徐绍华
张书维
魏安祺
王祥保
陈嘉仁
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Abstract

本公开涉及一种半导体装置的制造方法。揭示了在半导体装置中形成气体间隔物的方法以及包含气体间隔物的半导体装置。根据一实施例，方法包含在基底上方形成栅极堆叠；在栅极堆叠的侧壁上形成第一栅极间隔物；在第一栅极间隔物的侧壁上形成第二栅极间隔物；使用蚀刻制程移除第二栅极间隔物以形成第一开口，蚀刻制程在小于0℃的温度下进行，蚀刻制程使用包含氟化氢的蚀刻溶液；以及在第一栅极间隔物和栅极堆叠上方沉积介电层，介电层在第一开口中密封气体间隔物。

Description

半导体装置的制造方法
技术领域
本公开实施例涉及半导体制造技术，特别是涉及半导体装置的制造方法。
背景技术
半导体装置用于各种电子应用中，举例来说，例如个人电脑、手机、数码相机和其他电子设备。半导体装置的制造通常通过在半导体基底上方依序沉积绝缘层或介电层、导电层和半导体层的材料，并使用微影将这些不同材料层图案化，以在半导体基底上形成电路组件和元件。
半导体产业通过不断缩减最小部件尺寸来持续提升各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件整合至给定区域中。然而，随着最小部件尺寸缩减，产生了应被解决的其他问题。
发明内容
根据一些实施例提供半导体装置的制造方法。此方法包含在基底上方形成栅极堆叠；在栅极堆叠的侧壁上形成第一栅极间隔物；在第一栅极间隔物的侧壁上形成第二栅极间隔物；使用蚀刻制程移除第二栅极间隔物以形成第一开口，其中蚀刻制程在小于0℃的温度下进行，其中蚀刻制程使用包含氟化氢的蚀刻溶液；以及在第一栅极间隔物和栅极堆叠上方沉积介电层，介电层在第一开口中密封气体间隔物。
根据另一些实施例提供半导体装置的制造方法。此方法包含在半导体基底上方形成栅极堆叠；在栅极堆叠的侧壁上形成第一栅极间隔物；在第一栅极间隔物的侧壁上形成第二栅极间隔物；在栅极堆叠的两侧外延成长源极/漏极区；使用蚀刻制程移除第二栅极间隔物，第二栅极间隔物的移除形成第一开口，在蚀刻制程期间，在栅极堆叠、第一栅极间隔物和源极/漏极区的表面上形成固态蚀刻膜，并在第二栅极间隔物的表面上形成液态蚀刻膜；以及沉积第一介电层以密封第一开口并在第一栅极间隔物的侧壁上界定气体间隔物。
根据另一些实施例提供半导体装置的制造方法。此方法包含在半导体基底上方形成虚设栅极；在虚设栅极上方沉积第一间隔层；在第一间隔层上方沉积第二间隔层；在第二间隔层上方沉积第三间隔层；将第一间隔层、第二间隔层和第三间隔层图案化以分别形成第一栅极间隔物、第二栅极间隔物和第三栅极间隔物；在与第三栅极间隔物相邻的虚设栅极的两侧外延成长源极/漏极区；以金属栅极取代虚设栅极；以及在取代虚设栅极之后，在低于0℃的温度下使用蚀刻制程移除第二栅极间隔物和第三栅极间隔物，第二栅极间隔物和第三栅极间隔物的移除形成空隙，空隙暴露出第一栅极间隔物和源极/漏极区的表面。
附图说明
通过以下的详细描述配合附图，可以更加理解本公开实施例的内容。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1根据一些实施例以三维示意图绘示鳍式场效晶体管的范例。
图2、图3、图4、图5、图6、图7、图8A～图8D、图9A～图9D、图10A～图10D、图11A～图11E、图12A～图12D、图13A～图13D、图14A～图14D、图15A～图15E、图16A～图16D、图17A～图17D、图18A～图18E、图19A～图19D、图20A～图20D和图21A～图21D是根据一些实施例的鳍式场效晶体管的制造期间的中间阶段的剖面示意图。
其中，附图标记说明如下：
50：基底
50N，50P：区域
51：分隔物
52：鳍片
54：绝缘材料
56：浅沟槽隔离区
58：通道区
60：虚设介电层
62：虚设栅极层
64：遮罩层
72：虚设栅极
74：遮罩
80：第一栅极间隔物
82：第二栅极间隔物
84：第三栅极间隔物
92：外延源极/漏极区
93：空隙
94：第一接触蚀刻停止层
96：第一层间介电质
98：硬遮罩
100：凹槽
101：区域
102：栅极介电层
104：栅极电极
104A：衬层
104B：功函数调整层
104C：填充材料
106：固态蚀刻膜
108：液态蚀刻膜
110：气体间隔物
112：第一介电层
114：栅极遮罩
116：第二层间介电质
118：栅极接触件
120：源极/漏极接触件
A-A’，B-B’，C-C’，D-D’，E-E’：剖面
H1：高度
W1：宽度
具体实施方式
以下内容提供许多不同实施例或范例，用于实施本公开实施例的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用于限定本公开实施例。举例来说，叙述中若提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本公开实施例在不同范例中可重复使用参考标号及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。
此外，本文可能使用空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”及类似的用词，这些空间相对用语是为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语包含使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。
各个实施例提供了用于在半导体装置中形成气体间隔物的改善的制程。举例来说，可以使用在小于0℃的温度下的蚀刻制程来移除各种虚设栅极间隔层。蚀刻制程可以使用例如氟化氢的蚀刻剂和例如水、乙醇或类似的材料的催化剂。在小于0℃的温度下进行蚀刻制程可以提高蚀刻制程相对于不想要被蚀刻制程蚀刻的结构的蚀刻选择性。这降低装置缺陷，并提升由改善制程形成的完成的半导体装置的效能。
图1根据一些实施例以三维示意图绘示鳍式场效晶体管的范例。鳍式场效晶体管包含在基底50(例如半导体基底)上的鳍片52。浅沟槽隔离(Shallow trench isolation，STI)区56设置在基底50中，并且鳍片52从相邻的浅沟槽隔离区56之间突出并突出高于浅沟槽隔离区56。虽然将浅沟槽隔离区56被描述/绘示为与基底50隔开，但如本文所用，用语“基底”可以仅指半导体基底或包含隔离区的半导体基底。另外，虽然鳍片52被绘示为基底50的单一、连续材料，但鳍片52及/或基底50可以包含单一材料或多种材料。在本文中，鳍片52是指在相邻的隔离区56之间延伸的部分。
栅极介电层102沿着鳍片52的侧壁并位于鳍片52的顶表面上方，并且栅极电极104位于栅极介电层102上方。外延源极/漏极区92相对于栅极介电层102和栅极电极104设置在鳍片52的两侧。图1进一步绘示后图使用的参考剖面。剖面A-A’沿着栅极电极104之一的纵轴，并且方向例如垂直于鳍式场效晶体管的外延源极/漏极区92之间的电流流动方向。剖面B-B’垂直于剖面A-A’并沿着鳍片52之一的纵轴，并且方向例如在于鳍式场效晶体管的外延源极/漏极区92之间的电流流动方向。剖面C-C’平行于剖面A-A’，并延伸穿过鳍式场效晶体管的外延源极/漏极区92。剖面D-D’平行于剖面B-B’，并延伸穿过鳍式场效晶体管的栅极电极104。剖面E-E’垂直于剖面A-A’、B-B’、C-C’和D-D’，平行于基底50的主表面，并延伸穿过鳍片52和栅极电极104。为了清楚起见，后图参照这些参考剖面。
在此讨论的一些实施例是在使用栅极后制(gate-last)制程形成的鳍式场效晶体管的背景下讨论的。在其他实施例中，可以使用栅极先制(gate-first)制程。此外，一些实施例考虑了在例如平面场效晶体管的平面装置中使用的面向。
图2至图21D是根据一些实施例的在鳍式场效晶体管的制造期间的中间阶段的剖面示意图。图2至图7绘示图1所示的参考剖面A-A’，除了多个鳍片/鳍式场效晶体管之外。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A和图21A是沿着图1所示的参考剖面A-A’绘示。图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图15E、图16B、图17B、图18B、图19B、图20B和图21B是沿着图1所示的参考剖面B-B’绘示。图8C、图9C、图10C、图11C、图11E、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C和图21C是沿着图1所示的参考剖面C-C’绘示。图8D、图9D、图10D、图11D、图12D、图13D、图14D、图15D、图16D、图17D、图18D、图19D、图20D和图21D是沿着图1所示的参考剖面D-D’绘示。图18E是沿着图1所示的参考剖面E-E’绘示。
在图2中，提供基底50。基底50可以是半导体基底，例如块体(bulk)半导体基底、绝缘体上覆半导体(semiconductor-on-insulator，SOI)基底或类似的基底，其可以被掺杂(例如用p型或n型掺质)或不掺杂。基底50可以是晶片，例如硅晶片。总体而言，绝缘体上覆半导体基底是在绝缘层上形成的一层半导体材料层。举例来说，绝缘层可以是埋藏氧化物(buried oxide，BOX)层、氧化硅层或类似的膜层。在通常是硅或玻璃基底的基底上提供绝缘层。也可以使用其他基底，例如多层或渐变基底。在一些实施例中，基底50的半导体材料可以包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述的组合。
基底50具有区域50N和区域50P。区域50N可用于形成n型装置，例如N型金属氧化物半导体(NMOS)晶体管，像是n型鳍式场效晶体管。区域50P可用于形成p型装置，例如P型金属氧化物半导体(PMOS)晶体管，像是p型鳍式场效晶体管。区域50N可以与区域50P物理性隔开(以分隔物51绘示)，并且可以在区域50N与区域50P之间设置任何数量的装置部件(例如其他主动装置、掺杂区、隔离结构等)。
在图3中，在基底50中形成鳍片52。鳍片52是半导体条。在一些实施例中，可以通过在基底50中蚀刻出沟槽来在基底50中形成鳍片52。蚀刻可以是任何合适的蚀刻制程，例如反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)、类似的蚀刻制程或前述的组合。蚀刻可以是非等向性的(anisotropic)。如图3所示，基底50可以包含成对的鳍片52。每个成对的鳍片52中的鳍片52可以分开约48nm至约56nm的距离，并且一对鳍片52与相邻对的鳍片52分开约48nm至约56nm的距离。
可以通过任何合适的方法将鳍片52图案化。举例来说，鳍片52的图案化可以使用一或多种光学微影(photolithography)制程，包含双重图案化或多重图案化制程。总体而言，双重图案化或多重图案化制程结合光学微影和自对准制程，允许产生的图案的例如节距(pitches)小于使用单一、直接光学微影制程可获得的图案的节距。举例来说，在一实施例中，在基底上方形成牺牲层，并使用光学微影制程将牺牲层图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。然后移除牺牲层，接着可以使用剩余的间隔物将鳍片52图案化。
在图4中，在基底50上方和相邻鳍片52之间形成绝缘材料54。绝缘材料54可以是氧化物，例如氧化硅、氮化物、类似的材料或前述的组合，并且绝缘材料54的形成可以通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)、可流动式化学气相沉积(flowable chemical vapor deposition，FCVD)(例如在远距等离子体系统中的以化学气相沉积(chemical vapor deposition，CVD)为主的材料沉积，以及后固化以使其转化为另一种材料，例如氧化物)、类似的方法或前述的组合。可以使用通过任何合适的方法形成的其他绝缘材料。在所示出的实施例中，绝缘材料54是由可流动式化学气相沉积制程所形成的氧化硅。一旦形成绝缘材料54，就可以进行退火制程。在一实施例中，形成绝缘材料54使多余的绝缘材料54覆盖鳍片52。虽然绝缘材料54被绘示为单层，但一些实施例可以利用多层结构。举例来说，在一些实施例中，可以先沿着基底50和鳍片52的表面形成衬层(liner)(未绘示)。此后，可以在衬层上方形成填充材料，例如上述那些材料。
在图5中，对绝缘材料54施加移除制程以移除鳍片52上方的多余绝缘材料54。在一些实施例中，可以利用平坦化制程，例如化学机械研磨(chemical mechanical polish，CMP)、回蚀刻(etch back)制程、前述的组合或类似的制程。平坦化制程暴露出鳍片52，使得在完成平坦化制程之后，绝缘材料54和鳍片52的顶表面是齐平的。
在图6中，凹蚀绝缘材料54以形成浅沟槽隔离区56。凹蚀绝缘材料54使得区域50N和区域50P中的鳍片52的上部从相邻的浅沟槽隔离区56之间突出。此外，浅沟槽隔离区56的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如碟状(dishing))或前述的组合。可以通过适当的蚀刻将浅沟槽隔离区56的顶表面形成为平坦的、凸的及/或凹的。浅沟槽隔离区56的凹蚀可以使用合适的蚀刻制程，例如对绝缘材料54的材料具有选择性的蚀刻制程(例如以比鳍片52的材料更快的速率蚀刻绝缘材料54的材料)。举例来说，以适当的蚀刻制程移除化学氧化物，蚀刻制程例如可以使用稀释的氢氟酸(dilute hydrofluoric，dHF)。
以上描述的制程仅是可以如何形成鳍片52的一个范例。在一些实施例中，可以通过外延成长制程形成鳍片。举例来说，可以在基底50的顶表面上方形成介电层，并且可以蚀刻出穿过介电层的沟槽以暴露出下方的基底50。可以在沟槽中外延成长同质外延(Homoepitaxial)结构，并且可以凹蚀介电层，使得同质外延结构从介电层突出以形成鳍片52。另外，在一些实施例中，异质外延(heteroepitaxial)结构可用于鳍片52。举例来说，可以凹蚀图5中的鳍片52，并且可以在凹蚀的鳍片52上方外延成长与鳍片52不同的材料。在这样的实施例中，鳍片52包含凹蚀的材料以及设置在凹蚀的材料上方的外延成长材料。在另一实施例中，可以在基底50的顶表面上方形成介电层，并且可以蚀刻出穿过介电层的沟槽。然后，可以使用不同于基底50的材料在沟槽中外延成长异质外延结构，并且可以凹蚀介电层，使得异质外延结构从介电层突出以形成鳍片52。在一些外延成长同质外延或异质外延结构的实施例中，可以在成长期间原位(in situ)掺杂外延成长的材料，其可以免除先前和后续的注入，虽然可以一起使用原位和注入掺杂。
更进一步，在区域50N(例如NMOS区域)中外延成长的材料不同于区域50P(例如PMOS区域)中的材料可以是有利的。在不同实施例中，鳍片52的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围)、碳化硅、纯或大致上纯的锗、III-V族化合物半导体、II-VI化合物半导体或类似的材料所形成。举例来说，用于形成III-V族化合物半导体的可用材料包含但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和类似的材料。
进一步在图6中，可以在鳍片52及/或基底50中形成适当的井(未单独绘示)。在一些实施例中，可以在区域50N中形成P井，并且可以在区域50P中形成N井。在一些实施例中，在区域50N和区域50P两者中形成P井或N井。
在具有不同井类型的实施例中，可以使用光阻或其他遮罩(未单独绘示)来实现用于区域50N和区域50P的不同注入步骤。举例来说，可以在区域50N中的浅沟槽隔离区56和鳍片52上方形成光阻。将光阻图案化以暴露出基底50的区域50P，例如PMOS区。可以通过使用旋转涂布(spin-on)技术来形成光阻，并且可以使用合适的光学微影技术将光阻图案化。一旦图案化光阻，就在区域50P中进行n型杂质注入，并且光阻可以作为遮罩以大致上防止n型杂质被注入到例如NMOS区的区域50N中。n型杂质可以是磷、砷或类似的杂质，注入到区域中的浓度等于或小于1018cm-3，例如约1017cm-3至约1018cm-3。在注入之后，可以移除光阻，例如通过合适的灰化(ashing)制程。
在注入区域50P之后，在区域50P中的浅沟槽隔离区56和鳍片52上方形成光阻。将光阻图案化以暴露出基底50的区域50N，例如NMOS区。可以通过使用旋转涂布技术来形成光阻，并且可以使用合适的光学微影技术将光阻图案化。一旦图案化光阻，就可以在区域50N中进行p型杂质注入，并且光阻可以作为遮罩以大致上防止p型杂质被注入到例如PMOS区的区域50P中。p型杂质可以是硼、BF2或类似的杂质，注入到区域中的浓度等于或小于1018cm-3，例如约1017cm-3至约1018cm-3。在注入之后，可以移除光阻，例如通过合适的灰化制程。
在注入区域50N和区域50P之后，可以进行退火以活化注入的p型及/或n型杂质。在一些实施例中，可以在成长期间原位掺杂外延鳍片的成长材料，其可以免除注入，虽然可以一起使用原位和注入掺杂。
在图7中，在鳍片52上形成虚设介电层60。虚设介电层60可以是例如氧化硅、氮化硅、前述的组合或类似的材料，并且可以根据合适的技术沉积或热成长。在虚设介电层60上方形成虚设栅极层62，并在虚设栅极层62上方形成遮罩层64。可以在虚设介电层60上方沉积虚设栅极层62，然后将虚设栅极层62平坦化，例如通过化学机械研磨。可以在虚设栅极层62上方沉积遮罩层64。虚设栅极层62可以是导电材料，并且可以选自包含非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的群组。虚设栅极层62的沉积可以通过物理气相沉积(physical vapor deposition，PVD)、化学气相沉积、溅镀(sputter)沉积或本领域已知且用于沉积导电材料的其他技术。虚设栅极层62可以由对隔离区的蚀刻具有高蚀刻选择性的其他材料形成。遮罩层64可以包含例如SiN、SiON或类似的材料。在此范例中，横跨区域50N和区域50P形成单个虚设栅极层62和单个遮罩层64。应注意的是，绘示的虚设介电层60仅覆盖鳍片52仅用于说明的目的。在一些实施例中，可以沉积虚设介电层60，使得虚设介电层60覆盖浅沟槽隔离区56、在虚设栅极层62和浅沟槽隔离区56之间延伸。
图8A至图21D绘示实施例装置的制造中的各种额外步骤。图8A至图21D绘示区域50N和区域50P中的任何一个中的部件。举例来说，图8A至图21D所示的结构可以适用于区域50N和区域50P。在伴随每个图示的文字中描述区域50N和区域50P的结构上的差异(如果有的话)。
在图8A～图8D中，可以使用合适的光学微影和蚀刻技术来将遮罩层64(参见图7)图案化以形成遮罩74。然后可以将遮罩74的图案转移到虚设栅极层62上以形成虚设栅极72。遮罩74的图案也可以通过合适的蚀刻技术转移到虚设介电层60。虚设栅极72覆盖鳍片52的各个通道区58。遮罩74的图案可以用于将每个虚设栅极72与相邻的虚设栅极物理地分开。虚设栅极72的长度方向还可以大致上垂直于相应的外延鳍片52的长度方向。虚设栅极72、遮罩74和虚设介电层60的组合可以被称为虚设栅极堆叠76。虚设栅极堆叠76可以与相邻的虚设栅极堆叠分开约80nm至约100nm的距离。
在图9A～图9D中，在虚设栅极堆叠76及/或鳍片52的露出表面上形成第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84。第一栅极间隔物80的形成可以通过顺应性(conformal)沉积制程，例如原子层沉积(atomic layer deposition，ALD)、化学气相沉积或类似的制程。第一栅极间隔物80可以包含绝缘材料，例如氮碳化硅、氧氮化硅、前述的多层或组合、或类似的材料。第一栅极间隔物80的厚度可以为约3nm至约7nm，例如约5nm。将第一栅极间隔物80形成为所定范围之外的厚度可能会影响完整的NSFET的半导体特性，例如电容、通道电阻以及外延源极/漏极区(例如以下参照图11A～图11E讨论的外延源极/漏极区92)的尺寸。
可以通过顺应性沉积制程在第一栅极间隔物80上方形成第二栅极间隔物82，例如原子层沉积、化学气相沉积或类似的制程。第二栅极间隔物82可以包含绝缘材料，例如氧化硅、氮化硅、氮碳氧化硅、前述的多层或组合、或类似的材料。第二栅极间隔物82的厚度可以为约2nm至约6nm，例如约4nm。将第二栅极间隔物82形成为所定范围之外的厚度可能会影响完整的NSFET的半导体特性，例如电容、通道电阻以及外延源极/漏极区(例如以下参照图11A～图11E讨论的外延源极/漏极区92)的尺寸。
可以通过顺应性沉积制程在第二栅极间隔物82上方形成第三栅极间隔物84，例如原子层沉积、化学气相沉积或类似的制程。第三栅极间隔物84可以包含绝缘材料，例如氮化硅、氧化硅、氮碳氧化硅、前述的多层或组合、或类似的材料。第三栅极间隔物84的厚度可以为约2nm至约5nm，例如约4nm。将第三栅极间隔物84形成为所定范围之外的厚度可能会影响完整的NSFET的半导体特性，例如电容、通道电阻以及外延源极/漏极区(例如以下参照图11A～图11E讨论的外延源极/漏极区92)的尺寸。
第一栅极间隔物80可以由具有与第二栅极间隔物82和第三栅极间隔物84的材料不同的蚀刻选择性的材料形成。如此一来，可以在不移除第一栅极间隔物80的情况下移除第二栅极间隔物82和第三栅极间隔物84。第二栅极间隔物82和第三栅极间隔物84可以由相同或不同的材料形成，并且可以具有彼此相同或不同的蚀刻选择性。在形成轻掺杂的源极/漏极区(以下参照图10A～图10D讨论)期间，第一栅极间隔物80和第二栅极间隔物82可用于遮蔽基底50的一部分。第三栅极间隔物84可用于控制外延源极/漏极区(例如以下参照图11A～图11E讨论的外延源极/漏极区92)的成长。
在图10A～图10D中，蚀刻第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84。第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84的蚀刻可以通过非等向性蚀刻制程、等向性蚀刻制程或非等向性和等向性蚀刻制程的任意组合。如图10B～图10D所示，第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84的剩余部分可以保持邻近鳍片52并邻近虚设栅极堆叠76。
具体而言，在图10A中，从遮罩74的顶表面移除第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84。在图10B中，从鳍片52的顶表面和虚设栅极堆叠76的表面和侧壁移除第三栅极间隔物84。进一步在图10B中，从虚设栅极堆叠76和鳍片52的顶表面移除第二栅极间隔物82和第一栅极间隔物80，并且第二栅极间隔物82和第一栅极间隔物80保留在虚设栅极堆叠76的侧壁上。在图10C中，从一对鳍片52的顶表面和外侧壁以及一对鳍片52之外的浅沟槽隔离区56的顶表面移除第三栅极间隔物84。进一步在图10C中，第三栅极间隔物84保留在一对鳍片52的内侧壁上，并在浅沟槽隔离区56上方的相邻鳍片52之间连续地延伸。从鳍片52的顶表面和侧壁的上部以及在一对鳍片52之外的浅沟槽隔离区56的顶表面移除第二栅极间隔物82和第一栅极间隔物80。同样在图10C中，第一栅极间隔物80和第二栅极间隔物82保留在鳍片52的侧壁的下部上，并在浅沟槽隔离区56上方的相邻鳍片52之间连续地延伸。在图10D中，从虚设栅极堆叠76的顶表面和侧壁的上部移除第三栅极间隔物84，并且第三栅极间隔物84保留在虚设栅极堆叠76的侧壁的下部上，并在浅沟槽隔离区56上方的相邻的虚设栅极堆叠76之间连续地延伸。进一步在图10D中，从虚设栅极堆叠76的顶表面移除第一栅极间隔物80和第二栅极间隔物82，并且第一栅极间隔物80和第二栅极间隔物82保留在虚设栅极堆叠的侧壁上并在浅沟槽隔离区56上方的相邻的虚设栅极堆叠76之间连续地延伸。
在蚀刻第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84之后，第三栅极间隔物84的剩余部分可用于控制外延源极/漏极区(例如以下参照图11A～图11E讨论的外延源极/漏极区92)的外延成长。如此一来，可以根据外延源极/漏极区92的期望形状来图案化第三栅极间隔物84。如图10C所示，设置在鳍片52的内侧壁上的第一栅极间隔物80和第二栅极间隔物82的部分的高度可以大于设置在鳍片52的外侧壁上的第一栅极间隔物80和第二栅极间隔物82的部分的高度。此高度差是由保护第二栅极间隔物82和第一栅极间隔物80的第三栅极间隔物84造成的，鳍片52遮蔽鳍片52之间的区域，蚀刻剂更容易在鳍片52外的第二栅极间隔物82和第一栅极间隔物80的部分周围流动，比起设置在鳍片52内的部分等。可以以任何期望的顺序形成和蚀刻第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84。举例来说，在一实施例中，可以在形成第二栅极间隔物82和第三栅极间隔物84之前形成并蚀刻第一栅极间隔物80。
可以在形成和蚀刻第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84期间的任何时间进行用于轻掺杂源极/漏极(lightly doped source/drain，LDD)区(未单独绘示)的注入。举例来说，在一些实施例中，可以在形成第一栅极间隔物80之后、在形成第二栅极间隔物82和第三栅极间隔物84之前注入轻掺杂源极/漏极区。在具有不同装置类型的实施例中，类似于以上在图6讨论的注入，可以在区域50N上方形成遮罩，例如光阻，同时暴露出区域50P，并且可以将适当类型(例如p型)的杂质注入到区域50P中的露出鳍片52中。然后可以移除遮罩。随后，可以在区域50P上方形成遮罩，例如光阻，同时暴露出区域50N，并且可以将适当类型(例如n型)的杂质注入到区域50N中的露出鳍片52中。然后可以移除遮罩。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区可以具有约1015cm-3至约1016cm-3的杂质浓度。可以使用退火来活化注入的杂质。
在图11A～图11E中，在鳍片52中形成外延源极/漏极区92。外延源极/漏极区92可以在各个通道区58中施加应力，借此提升效能。外延源极/漏极区92形成在鳍片52中，使得每个虚设栅极72设置在外延源极/漏极区92的各自的相邻对之间。在一些实施例中，外延源极/漏极区92可以延伸到鳍片52，并且也可以穿过鳍片52。在一些实施例中，第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84用于以适当的横向距离将外延源极/漏极区92与虚设栅极72隔开，使外延源极/漏极区92不会与随后形成的鳍式场效晶体管的栅极短路。
区域50N(例如NMOS区)中的外延源极/漏极区92的形成可以通过遮蔽区域50P(例如PMOS区)，并蚀刻区域50N中的鳍片52的源极/漏极区来形成鳍片52中的凹槽。然后，在凹槽中外延成长区域50N中的外延源极/漏极区92。外延源极/漏极区92可以包含任何合适的材料，例如适合于n型鳍式场效晶体管。举例来说，如果鳍片52是硅，则区域50N中的外延源极/漏极区92可以包含在通道区58中施加拉伸应变的材料，例如硅、SiC、SiCP、SiP或类似的材料。区域50N中的外延源极/漏极区92可以具有从鳍片52的相应表面突起的表面并且可以具有刻面(facet)。
区域50P(例如PMOS区)中的外延源极/漏极区92的形成可以通过遮蔽区域50N(例如NMOS区)，并蚀刻区域50P中的鳍片52的源极/漏极区来形成鳍片52中的凹槽。然后，在凹槽中外延成长区域50P中的外延源极/漏极区92。外延源极/漏极区92可以包含任何合适的材料，例如适合于p型鳍式场效晶体管。举例来说，如果鳍片52是硅，则区域50P中的外延源极/漏极区92可以包含在通道区58中施加压缩应变的材料，例如SiGe、SiGeB、Ge、GeSn或类似的材料。区域50P中的外延源极/漏极区92还可以具有从鳍片52的相应表面突起的表面并且可以具有刻面。
可以用掺质注入外延源极/漏极区92及/或鳍片52以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区，然后进行退火的制程。外延源极/漏极区92可以具有约1019cm-3至约1021cm-3的杂质浓度。用于源极/漏极区的n型及/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可以在成长期间原位掺杂外延源极/漏极区92。
作为用于在区域50N和区域50P中形成外延源极/漏极区92的外延制程的结果，外延源极/漏极区92的上表面具有刻面，这些刻面横向向外扩展超过鳍片52的侧壁。在一些实施例中，这些刻面使同一鳍式场效晶体管的相邻外延源极/漏极区92合并，如图11C所示。图11D绘示外延源极/漏极区92的合并部分的剖面示意图，如图所示，外延源极/漏极区92的合并部分可以具有总体上球形的形状，例如圆形或椭圆形。如图11C和图11D所示，第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84的剩余部分的一部分可以设置在外延源极/漏极区92的合并部分下方。在其他实施例中，例如图11E所示的实施例，在完成外延制程之后，相邻的外延源极/漏极区92保持分离。
如图11C和图11D进一步所示，可以在外延源极/漏极区92和第三栅极间隔物84之间的外延源极/漏极区92下方形成空隙93。空隙93的形成可以通过使用选择性的外延成长制程来形成外延源极/漏极区92。如将在以下更详细讨论的，空隙93可以成为气体间隔物(例如参照图20A～图20D讨论的气体间隔物110)的一部分。
在图12A～图12D中，在图11A～图11D所示的结构上方沉积第一层间介电质96。第一层间介电质96可以由介电材料形成，并且可以通过任何合适的方法来沉积，例如化学气相沉积、等离子体辅助化学气相沉积(plasma-enhanced CVD，PECVD)或可流动式化学气相沉积。介电材料可以包含磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicateglass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)或类似的材料。可以使用通过任何合适的制程形成的其他绝缘材料。
在一些实施例中，在第一层间介电质96和外延源极/漏极区92、遮罩74、第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84之间设置第一接触蚀刻停止层(contactetch stop layer，CESL)94。第一接触蚀刻停止层94可以包含绝缘材料，例如SiN、SiCN、SiON、前述的多层或组合或类似的材料。可以通过顺应性沉积方法来沉积第一接触蚀刻停止层94，例如化学气相沉积、原子层沉积或类似的制程。第一接触蚀刻停止层94可以由与第二栅极间隔物82和第三栅极间隔物84的材料具有不同的蚀刻选择性的材料形成。如此一来，可以在不移除第一接触蚀刻停止层94的情况下移除第二栅极间隔物82和第三栅极间隔物84。在一些实施例中，第一接触蚀刻停止层94可以由与第一栅极间隔物80相同的材料形成。
在图13A～图13D中，可以对第一层间介电质96进行平坦化制程，例如化学机械研磨。在一些实施例中，可以使用平坦化制程来使第一层间介电质96的顶表面与虚设栅极72的顶表面齐平。在另外的实施例中，平坦化制程可用于使第一层间介电质96的顶表面与遮罩74的顶表面齐平。平坦化制程也可用于移除第一接触蚀刻停止层94、第一栅极间隔物80和第二栅极间隔物82的一部分，使得在平坦化制程之后，第一层间介电质96的顶表面也可以与第一接触蚀刻停止层94、第一栅极间隔物80和第二栅极间隔物82的顶表面齐平。
在图14A～图14D中，在蚀刻步骤中移除虚设栅极72和遮罩74(如果存在)，借此形成凹槽100。也可以移除虚设栅极72下方的虚设介电层60的一部分。在一些实施例中，只移除虚设栅极72，保留虚设介电层60并由凹槽100暴露出来。在一些实施例中，虚设介电层60从晶粒的第一区(例如核心逻辑区)中的凹槽100被移除并保留在晶粒的第二区(例如输入/输出区)中的凹槽100中。在一些实施例中，通过非等向性干式蚀刻制程移除虚设栅极72。举例来说，蚀刻制程可以包含使用反应气体的干式蚀刻制程，其选择性地蚀刻虚设栅极72而不蚀刻第一层间介电质96、第一接触蚀刻停止层94、第一栅极间隔物80或第二栅极间隔物82。每个凹槽100暴露出相应的鳍片52的通道区58。每个通道区58设置在外延源极/漏极区92的相邻对之间。在移除期间，当蚀刻虚设栅极72时，虚设介电层60可以作为蚀刻停止层。然后可以在移除虚设栅极72之后可选地移除虚设介电层60。
在图15A～图15E中，形成用于取代栅极的栅极介电层102和栅极电极104。图15E绘示图15B的区域101的详细示意图。栅极介电层102顺应性地沉积在凹槽100中(如图15B和图15D所示)，例如在鳍片52的顶表面和侧壁上以及在第一栅极间隔物80的侧壁上。栅极介电层102还可以形成在硬遮罩98、第一接触蚀刻停止层94和浅沟槽隔离区56的顶表面上。根据一些实施例，栅极介电层102包含氧化硅、氮化硅或前述的多层结构。在一些实施例中，栅极介电层102包含高介电常数介电材料，并且在这些实施例中，栅极介电层102可以具有大于约7.0的介电常数值，并且可以包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb及前述的组合的硅化物或金属氧化物。栅极介电层102的形成方法可以包含分子束沉积(molecular-beam deposition，MBD)、原子层沉积、等离子体辅助化学气相沉积或类似的制程。在虚设介电层60的一部分保留在凹槽100中的实施例中，栅极介电层102包含虚设介电层60的材料(例如SiO2)。
栅极电极104分别沉积在栅极介电层102上方，并填充凹槽100的剩余部分。栅极电极104可以包含含金属的材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、前述的组合或前述的多层结构。举例来说，虽然在图15A、图15B和图15D中绘示单层栅极电极104，但栅极电极104可以包含任意数量的衬层104A、任意数量的功函数调整层104B和填充材料104C，如图15E所示。在填充栅极电极104之后，可以进行平坦化制程(例如化学机械研磨)以移除栅极介电层102的多余部分和栅极电极104的材料，这些多余部分在硬遮罩98的顶表面上方。栅极介电层102和栅极电极104的材料的剩余部分因此形成所得到的鳍式场效晶体管的取代栅极。栅极电极104和栅极介电层102可以被统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍片52的通道区58的侧壁延伸。栅极堆叠的栅极高度可以为约10nm至约60nm，例如约40nm。
区域50N和区域50P中的栅极介电层102的形成可以同时发生，使得每个区域中的栅极介电层102由相同的材料形成，并且栅极电极104的形成可以同时发生，使得每个区域中的栅极电极104由相同的材料形成。在一些实施例中，每个区域中的栅极介电层102可以由不同的制程形成，使得栅极介电层102可以是不同的材料，及/或每个区域中的栅极电极104可以由不同的制程形成，使得栅极电极104可以是不同的材料。当使用不同的制程时，可以使用各种遮罩步骤来遮蔽并暴露出适当的区域。
在图16A～图16D中，回蚀刻第一层间介电质96并在第一层间介电质96上方形成硬遮罩98。第一层间介电质96的回蚀刻可以使用非等向性蚀刻制程(例如反应离子蚀刻、中性束蚀刻或类似的制程)或等向性蚀刻制程(例如湿式蚀刻制程)。可以相对于栅极堆叠的高度的距离来回蚀刻第一层间介电质96，例如栅极堆叠的高度的约1/10至约1/2。然后可以使用化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、溅镀或类似的方法将硬遮罩98沉积在所得到的结构上，并使用例如化学机械研磨的制程将其平坦化。如图16B和图16D所示，在硬遮罩98的平坦化之后，硬遮罩98的顶表面可以与第一接触蚀刻停止层94、第一栅极间隔物80、第二栅极间隔物82、栅极介电层102和栅极电极104的顶表面齐平。用于平坦化硬遮罩98的平坦化制程还可以将栅极介电层102和栅极电极104平坦化，使得平坦化之后的栅极堆叠的高度为约10nm至约50nm。硬遮罩98可以由例如氮化硅、氧化硅、碳氧化硅、氮碳化硅、前述的组合或多层结构或类似的材料形成。可以在第一层间介电质96上方形成硬遮罩98，以保护第一层间介电质96不会受到用于移除第二栅极间隔物82和第三栅极间隔物84的蚀刻制程的影响(以下参照图17A～图18D讨论)。
图17A～图17D绘示移除第二栅极间隔物82和第三栅极间隔物84的中间阶段，完成如图18A～图18E所示。虽然在图17A～图17D中未单独绘示，但蚀刻制程可以蚀刻穿过第二栅极间隔物82以暴露出第三栅极间隔物84，然后可以蚀刻第三栅极间隔物84。蚀刻制程可以是等向性蚀刻制程。蚀刻制程可以使用包含蚀刻剂物质和催化剂物质的蚀刻溶液。蚀刻剂物质可以包含氟化氢或类似的材料。催化剂物质可以包含水、乙醇、前述的组合或类似的材料。可以以约50标准立方公分每分钟(SCCM)至约700SCCM的流速提供蚀刻剂物质。在催化剂物质包含水的实施例中，可以以约300毫克/分钟(MGM)至约1800MGM的流速提供催化剂物质。在催化剂物质包含乙醇的实施例中，可以以约100SCCM至约800SCCM的流速供应催化剂物质。蚀刻剂物质和催化剂物质可以以液体、气体等形式提供。在特定实施例中，可以以气体供应蚀刻剂物质，并且可以以液体供应催化剂物质。
图16A～图16D所示的整个结构可以暴露于蚀刻溶液。可以在低温的处理腔室中进行蚀刻制程，例如低于0℃的温度、约-30℃至约30℃的温度、约-30℃至约0℃的温度、约-20℃的温度或类似的温度。可以将处理腔室维持在约1托至约20托的压力下。如图17A所示，蚀刻溶液可以沿着硬遮罩98、第一接触蚀刻停止层94、第一栅极间隔物80、栅极介电层102和栅极电极104的表面形成固态蚀刻膜106。蚀刻溶液可以沿着第二栅极间隔物82和第三栅极间隔物84的表面形成液态蚀刻膜108。通过蚀刻第二栅极间隔物82和第三栅极间隔物84而形成的中间产物和蚀刻剂物质可以降低蚀刻溶液的凝固点，使得蚀刻溶液仅沿着存在中间产物的第二栅极间隔物82和第三栅极间隔物84的表面形成液态蚀刻膜。可以控制蚀刻制程期间的温度以及蚀刻剂物质和催化剂物质的流速，以控制存在于要被蚀刻的结构的表面上的相(例如以控制固态蚀刻膜106和液态蚀刻膜108的扩展)。
在低温进行蚀刻制程使蚀刻溶液形成固态蚀刻膜106和液态蚀刻膜108可以降低结构的蚀刻速率，以保持相对于第二栅极间隔物82和第三栅极间隔物84的蚀刻速率。举例来说，在低温进行蚀刻制程可以降低硬遮罩98、第一栅极间隔物80、栅极介电层102、栅极电极104、第一接触蚀刻停止层94和外延源极/漏极区92(例如设置固态蚀刻膜106的结构)的蚀刻速率，相对于第二栅极间隔物82和第三栅极间隔物84(例如设置液态蚀刻膜108的结构)的蚀刻速率。具体而言，沿着硬遮罩98、第一栅极间隔物80、栅极介电层102、栅极电极104、第一接触蚀刻停止层94和外延源极/漏极区92的表面存在固态蚀刻膜106可以减少移除从硬遮罩98、第一栅极间隔物80、栅极介电层102、栅极电极104、第一接触蚀刻停止层94或外延源极/漏极区92蚀刻的任何产品。这增加了蚀刻的蚀刻选择性并减少由蚀刻制程造成的来自硬遮罩98、第一栅极间隔物80、栅极介电层102、栅极电极104、第一接触蚀刻停止层94和外延源极/漏极区92的材料损失。使用蚀刻制程还可以减少对栅极堆叠的损坏，例如轮廓弯曲等。这降低了由上述方法制成的完整半导体装置中的缺陷并提升效能。
对于包含氮化硅、氧化硅、氮碳氧化硅等的材料，蚀刻制程可以具有高蚀刻速率。对于包含氮化钛、TiNOx、钨、WOx、氮碳化硅、硅、硅锗、磷化硅等的材料，蚀刻制程可以具有低蚀刻速率。在低温进行蚀刻制程可以降低氮碳化硅、氮化钛、TiNOx和WOx的蚀刻速率。在栅极介电层102及/或栅极电极104包含金属氧化物的特定实施例中，可以根据以下反应移除栅极介电层102及/或栅极电极104的材料：
HF(aq)+H2O+MO2→MFx(OH)y
其中M表示栅极介电层102及/或栅极电极104的金属材料。沿着栅极介电层102和栅极电极104形成固态蚀刻膜106可以减少MFx的移除，借此减少来自栅极介电层102及/或栅极电极104的材料的移除。
在第二栅极间隔物82和第三栅极间隔物84包含氧化硅、蚀刻剂物质包含氟化氢并且催化剂物质包含水的实施例中，可以根据以下反应移除第二栅极间隔物82和第三栅极间隔物84：
4HF+H2O+SiO2→SiF4+3H2O
如此一来，蚀刻第二栅极间隔物和第三栅极间隔物可以产生水。如果蚀刻溶液中的水浓度变得太高，则蚀刻溶液可能冻结并且过量的水可能会难以控制蚀刻制程。如此一来，蚀刻制程可以是循环的，其中在每个蚀刻周期之后使用吹净(purge)来周期性地从处理腔室中移除蚀刻溶液(例如以移除过量的水)。为了防止蚀刻液冻结，可以在吹净制程期间加热蚀刻液。在一些实施例中，可以使用一到三个蚀刻周期来蚀刻第二栅极间隔物82和第三栅极间隔物84。蚀刻制程可以从区域50N或50N之一移除第二栅极间隔物82和第三栅极间隔物84，比从区域50N或区域50P中的另一个更快。蚀刻可以进行足以从区域50N和区域50P两者完全移除第二栅极间隔物82和第三栅极间隔物84的持续时间，例如从约40秒至约200秒，例如约120秒。
虽然已经描述在形成取代栅极之后移除第二栅极间隔物82和第三栅极间隔物84，但在一些实施例中，可以在形成取代栅极之前移除第二栅极间隔物82和第三栅极间隔物84。举例来说，在进行以上参照图13A～图13D所述的制程之后并在参照图14A～图14D所述的制程之前，可以形成硬遮罩98并且可以移除第二栅极间隔物82和第三栅极间隔物84。可以使用上述选择性蚀刻制程来移除第二栅极间隔物82和第三栅极间隔物84，使得从虚设栅极72、硬遮罩98、第一栅极间隔物80、第一接触蚀刻停止层94和外延源极/漏极区92中移除的材料最少。
在图18A～图18E中，在图17A～图17D的结构上方形成第一介电层112，其通过封闭由移除第二栅极间隔物82和第三栅极间隔物84所形成的开口来形成气体间隔物110。第一介电层112的形成可以通过顺应性沉积制程，例如化学气相沉积、原子层沉积或类似的制程。在特定实施例中，可以通过具有低一致性的制程来沉积第一介电层112，例如物理气相沉积(PVD)。第一介电层112可以包含介电材料，例如氮化硅、氧化硅、碳氧化硅、氮碳化硅或类似的材料。虽然第一介电层112的底表面被绘示为平坦的，但第一介电层112的底表面可以是弯曲的。举例来说，在一些实施例中，第一介电层112的底表面可以是凸的或凹的。
因为第一介电层112可以使用一致性差的制程来沉积，所以第一介电层112可以仅部分地延伸到由移除第二栅极间隔物82和第三栅极间隔物84而形成的开口中。第一介电层112向开口中延伸的深度可以大于硬遮罩98的厚度，使得在通过例如平坦化的制程移除硬遮罩98之后，保留第一介电层112的一部分(如以下参照图19A～图19D所讨论的)。举例来说，第一介电层112的底表面可以被设置成在硬遮罩98的底表面下方达约30nm的距离。因为开口的一部分保持不被第一介电层112填充，所以在第一栅极间隔物80和第一接触蚀刻停止层94之间的第一介电层112下方形成气体间隔物110。气体间隔物110可以包含当沉积第一介电层112时存在于反应腔室中的任何气体。根据一实施例，气体间隔物110可以包含空气。在一些实施例中，气体间隔物110可以包含氮气(N2)、氩气(Ar)、氙气(Xe)、氨气(NH3)、氯气(Cl2)、前述的组合或类似的气体。在一些实施例中，气体间隔物110可以进一步包含用于形成第一介电层112的前驱气体，包含硅烷(SiH4)、二氯硅烷(SiH2Cl2)、四氯化硅(SiCl4)、氨气、前述的组合或类似的气体。在各种实施例中，第一介电层112的沉积可以通过在真空或以约10托至约15托(例如约12.5托)的压力的部分真空的沉积制程。如此一来，气体间隔物110可以具有约10托至约15托的低压，例如约12.5托。气体间隔物110的与栅极堆叠相邻的宽度W1可以为约1.5nm至约3nm，高度H1可以小于约90nm。气体间隔物110可以具有1或接近1的介电常数(例如k值)。
气体间隔物110具有1或接近于1的低介电常数值，其低于第二栅极间隔物82或第三栅极间隔物84的介电常数值，如上所述，第二栅极间隔物82或第三栅极间隔物84可以由氧化硅、氮化硅、氮碳氧化硅或类似的材料形成。用气体间隔物110取代第三栅极间隔物84和第二栅极间隔物82降低间隔物的整体有效介电常数值(例如气体间隔物110和第一栅极间隔物80的组合)并降低根据上述方法形成的装置的寄生电容。这可以提升根据上述方法形成的装置的电路速度、可靠性和整体装置效能。
图18E绘示与基底50的主表面平行的剖面示意图。如图18E所示，气体间隔物110的一部分可以围绕第一层间介电质96和第一接触蚀刻停止层94的一部分。第一栅极间隔物80可以围绕气体间隔物110。第一接触蚀刻停止层94和第一层间介电质96可以不存在于相邻的外延源极/漏极区92之间，例如在外延源极/漏极区92的合并部分下方。
图18E进一步绘示可以切割一些栅极电极104。在一实施例中，在进行参照图10A～图10D所述的制程之后，可以蚀刻虚设栅极72和遮罩74。可以在图10A～图10D所示的结构上方形成图案化的遮罩，例如图案化的光阻。可以通过使用旋转涂布或类似的制程在图10A～图10D所示的结构上方沉积光阻层来形成图案化的光阻。然后可以通过将光阻层暴露于图案化的能量源(例如图案化的光源)并显影光阻层，以移除光阻层的暴露出或未暴露的部分来图案化光阻层，借此形成图案化的光阻。然后，使用合适的蚀刻制程来蚀刻虚设栅极72、遮罩74、第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84，例如非等向性蚀刻制程(例如干式蚀刻制程)或类似的制程。可以使用参照图12A～图12D所述的制程将第一层间介电质96沉积在通过蚀刻虚设栅极72、遮罩74、第一栅极间隔物80、第二栅极间隔物82和第三栅极间隔物84所留下的凹槽中。可以在任何合适的点或通过任何合适的方法来切割虚设栅极72或栅极电极104，以形成图18E所示的切割的栅极电极104。
在图19A～图19D中，将第一介电层112平坦化，并移除硬遮罩98。可以通过例如化学机械研磨的制程来平坦化第一介电层112。可以移除设置在第一层间介电质96、第一接触蚀刻停止层94、第一栅极间隔物80、栅极介电层102和栅极电极104上方的第一介电层112的一部分，并且在平坦化之后，第一介电层112和栅极堆叠的顶表面可以与第一层间介电质96的顶表面齐平。平坦化制程可以进一步移除硬遮罩98。如上所述，可以在通过移除第二栅极间隔物82和第三栅极间隔物84所留下的开口中沉积第一介电层112，其深度大于硬遮罩98的厚度，使得在通过平面化制程移除硬遮罩98之后保留第一介电层112。在平坦化之后，栅极堆叠的高度可以为约10nm至约30nm。虽然第一介电层112的顶表面被绘示为是平坦的，但在平坦化制程之后，第一介电层112的顶表面可以是弯曲的。举例来说，在一些实施例中，第一介电层112的顶表面可以是凸的或凹的。
在图20A～图20D中，在第一层间介电质96、栅极电极104、栅极介电层102、第一接触蚀刻停止层94、第一介电层112和第一栅极间隔物80上方沉积第二层间介电质116。在一些实施例中，第二层间介电质116是通过可流动式化学气相沉积方法形成的可流动膜。第二层间介电质116可以由介电材料形成，例如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似的材料，并且可以通过任何合适的方法来沉积，例如化学气相沉积和等离子体辅助化学气相沉积。根据一些实施例，在形成第二层间介电质116之前，凹蚀栅极堆叠(包含栅极介电层102和栅极电极104)，借此在栅极堆叠正上方和第一栅极间隔物80的相对部分之间形成凹槽，如图20A和图20B所示。在凹槽中填充包含一或多层介电材料(例如氮化硅、氮氧化硅或类似的材料)的栅极遮罩114，然后进行平坦化制程以移除在第一层间介电质96上方延伸的介电材料的多余部分。随后形成的栅极接触件(例如以下参照图21A～图21D所述的栅极接触件118)穿过栅极遮罩114以接触凹陷的栅极电极104的顶表面。
根据一些实施例，在图21A～图21D中，形成穿过第二层间介电质116和第一层间介电质96的栅极接触件118和源极/漏极接触件120。形成穿过第二层间介电质116、第一层间介电质96和第一接触蚀刻停止层94的用于源极/漏极接触件120的开口，并形成穿过第二层间介电质116和栅极遮罩114的用于栅极接触件118的开口。可以使用合适的光学微影和蚀刻技术来形成开口。可以以受控的方式形成开口，以避免暴露出气体间隔物110。在开口中形成例如扩散阻障层、粘着层等的衬层和导电材料。衬层可以包含钛、氮化钛、钽、氮化钽或类似的材料。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍或类似的材料。可以通过例如物理气相沉积(PVD)、化学气相沉积或类似的制程来沉积栅极接触件和源极/漏极接触件。可以进行例如化学机械研磨的平坦化制程以从第二层间介电质116的表面移除多余的材料。剩余的衬层和导电材料在开口中形成源极/漏极接触件120和栅极接触件118。可以进行退火制程以在外延源极/漏极区92与源极/漏极接触件120之间的界面形成硅化物。源极/漏极接触件120物理和电性耦合至外延源极/漏极区92，并且栅极接触件118物理和电性耦合到栅极电极104。源极/漏极接触件120和栅极接触件118可以以不同的制程形成，或者可以以相同的制程形成。虽然绘示为形成为相同的剖面，但应理解的是，源极/漏极接触件120和栅极接触件118中的每一个可以形成为不同的剖面，这可以避免接触件的短路。
如上所述，形成气体间隔物110降低了在本申请的结构中使用的间隔物的有效介电常数。这降低了寄生电容，其增加了根据上述方法形成的装置的电路速度、可靠性和整体装置效能。此外，使用低温蚀刻制程来形成气体间隔物110提高了蚀刻制程的蚀刻选择性，这允许移除第二栅极间隔物82和第三栅极间隔物84而不移除或损坏其他结构。这降低了装置缺陷并改善了根据上述方法形成的装置的装置效能。
根据一实施例，方法包含在基底上方形成栅极堆叠；在栅极堆叠的侧壁上形成第一栅极间隔物；在第一栅极间隔物的侧壁上形成第二栅极间隔物；使用蚀刻制程移除第二栅极间隔物以形成第一开口，蚀刻制程在小于0℃的温度下进行，蚀刻制程使用包含氟化氢的蚀刻溶液；以及在第一栅极间隔物和栅极堆叠上方沉积介电层，介电层在第一开口中密封气体间隔物。在一实施例中，蚀刻溶液还包含催化剂，催化剂包含水。在一实施例中，蚀刻溶液中的氟化氢的流速为50SCCM至700SCCM，并且蚀刻溶液中的水的流速为300MGM至1800MGM。在一实施例中，蚀刻溶液还包含催化剂，催化剂包含乙醇。在一实施例中，蚀刻溶液中的氟化氢的流速为50SCCM至700SCCM，并且蚀刻溶液中的乙醇的流速为100SCCM至800SCCM。在一实施例中，蚀刻制程包含一至三个蚀刻循环，并且在每个蚀刻循环之后进行吹净。在一实施例中，在蚀刻制程期间，在栅极堆叠和第一栅极间隔物的表面上形成固态蚀刻膜，并在第二栅极间隔物的表面上形成液态蚀刻膜。
根据另一实施例，方法包含在半导体基底上方形成栅极堆叠；在栅极堆叠的侧壁上形成第一栅极间隔物；在第一栅极间隔物的侧壁上形成第二栅极间隔物；在栅极堆叠的两侧外延成长源极/漏极区；使用蚀刻制程移除第二栅极间隔物，第二栅极间隔物的移除形成第一开口，在蚀刻制程期间，在栅极堆叠、第一栅极间隔物和源极/漏极区的表面上形成固态蚀刻膜，并在第二栅极间隔物的表面上形成液态蚀刻膜；以及沉积第一介电层以密封第一开口并在第一栅极间隔物的侧壁上界定气体间隔物。在一实施例中，第二栅极间隔物包含氧化硅层和氮化硅层，并且第一栅极间隔物包含氮碳化硅。在一实施例中，栅极堆叠包含第二介电层和覆盖第二介电层的金属栅极，并在形成栅极堆叠之后移除第二栅极间隔物。在一实施例中，蚀刻制程使用包含氟化氢和乙醇的蚀刻溶液。在一实施例中，蚀刻制程使用包含氟化氢和水的蚀刻溶液。在一实施例中，蚀刻制程在负30℃至0℃的温度下进行。
根据又一实施例，半导体装置的制造方法包含在半导体基底上方形成虚设栅极；在虚设栅极上方沉积第一间隔层；在第一间隔层上方沉积第二间隔层；在第二间隔层上方沉积第三间隔层；将第一间隔层、第二间隔层和第三间隔层图案化以分别形成第一栅极间隔物、第二栅极间隔物和第三栅极间隔物；在与第三栅极间隔物相邻的虚设栅极的两侧外延成长源极/漏极区；以金属栅极取代虚设栅极；以及在取代虚设栅极之后，在低于0℃的温度下使用蚀刻制程移除第二栅极间隔物和第三栅极间隔物，第二栅极间隔物和第三栅极间隔物的移除形成空隙，空隙暴露出第一栅极间隔物和源极/漏极区的表面。在一实施例中，此方法还包含在源极/漏极区和虚设栅极上方形成层间介电质；平坦化层间介电质和虚设栅极；回蚀刻层间介电质以形成第一开口；以及以硬遮罩填充第一开口，在填充第一开口之后，进行第二栅极间隔物和第三栅极间隔物的移除。在一实施例中，此方法还包含在硬遮罩、金属栅极和空隙上方形成介电层，介电层密封空隙以形成与第一栅极间隔物相邻的空气间隔物。在一实施例中，空气间隔物的一部分在垂直于半导体基底的主表面的方向上在源极/漏极区的一部分下方延伸。在一实施例中，此方法还包含进行第二平坦化以平坦化介电层、层间介电质、第一栅极间隔物和金属栅极以及移除硬遮罩，在第二平坦化之前，金属栅极的栅极高度为10nm至60nm，并且在第二平坦化之后，金属栅极的栅极高度为10nm至30nm。在一实施例中，蚀刻制程使用包含氟化氢和水的蚀刻溶液。在一实施例中，蚀刻制程使用包含氟化氢和乙醇的蚀刻溶液。
以上概述数个实施例的部件，使得本技术领域中具有通常知识者可以更加理解本公开实施例的面向。本技术领域中具有通常知识者应该理解，他们能以本公开实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优点。本技术领域中具有通常知识者也应该理解到，此类等效的结构并未悖离本公开实施例的精神与范围，且他们能在不违背本公开实施例的精神和范围下，做各式各样的改变、取代和调整。

Claims (10)

1.一种半导体装置的制造方法，包括：
在一基底上方形成一栅极堆叠；
在该栅极堆叠的侧壁上形成一第一栅极间隔物；
在该第一栅极间隔物的侧壁上形成一第二栅极间隔物；
使用一蚀刻制程移除该第二栅极间隔物以形成一第一开口，其中该蚀刻制程在小于0℃的温度下进行，其中该蚀刻制程使用包括氟化氢的蚀刻溶液；以及
在该第一栅极间隔物和该栅极堆叠上方沉积一介电层，该介电层在该第一开口中密封一气体间隔物。
2.如权利要求1所述的半导体装置的制造方法，其中，该蚀刻溶液还包括一催化剂，其中该催化剂包括水。
3.如权利要求2所述的半导体装置的制造方法，其中，该蚀刻溶液中的该氟化氢的流速为50SCCM至700SCCM，且其中该蚀刻溶液中的该水的流速为300MGM至1800MGM。
4.如权利要求1所述的半导体装置的制造方法，其中，该蚀刻溶液还包括一催化剂，其中该催化剂包括乙醇。
5.如权利要求4所述的半导体装置的制造方法，其中，该蚀刻溶液中的该氟化氢的流速为50SCCM至700SCCM，且其中该蚀刻溶液中的该乙醇的流速为100SCCM至800SCCM。
6.如权利要求1所述的半导体装置的制造方法，其中，该蚀刻制程包括一至三个蚀刻循环，且其中在所述蚀刻循环中的每一个之后进行吹净。
7.如权利要求1所述的半导体装置的制造方法，其中，在该蚀刻制程期间，在该栅极堆叠和该第一栅极间隔物的表面上形成一固态蚀刻膜，并在该第二栅极间隔物的表面上形成一液态蚀刻膜。
8.一种半导体装置的制造方法，包括：
在一半导体基底上方形成一栅极堆叠；
在该栅极堆叠的侧壁上形成一第一栅极间隔物；
在该第一栅极间隔物的侧壁上形成一第二栅极间隔物；
在该栅极堆叠的两侧外延成长多个源极/漏极区；
使用一蚀刻制程移除该第二栅极间隔物，其中该第二栅极间隔物的移除形成多个第一开口，其中在该蚀刻制程期间，在该栅极堆叠、该第一栅极间隔物和所述源极/漏极区的表面上形成一固态蚀刻膜，并在该第二栅极间隔物的表面上形成一液态蚀刻膜；以及
沉积一第一介电层以密封所述第一开口并在该第一栅极间隔物的侧壁上界定一气体间隔物。
9.如权利要求8所述的半导体装置的制造方法，其中，该第二栅极间隔物包括氧化硅层和氮化硅层，且其中该第一栅极间隔物包括氮碳化硅。
10.一种半导体装置的制造方法，该方法包括：
在一半导体基底上方形成一虚设栅极；
在该虚设栅极上方沉积一第一间隔层；
在该第一间隔层上方沉积一第二间隔层；
在该第二间隔层上方沉积一第三间隔层；
将该第一间隔层、该第二间隔层和该第三间隔层图案化以分别形成一第一栅极间隔物、一第二栅极间隔物和一第三栅极间隔物；
在与该第三栅极间隔物相邻的该虚设栅极的两侧外延成长多个源极/漏极区；
以一金属栅极取代该虚设栅极；以及
在取代该虚设栅极之后，在低于0℃的温度下使用一蚀刻制程移除该第二栅极间隔物和该第三栅极间隔物，该第二栅极间隔物和该第三栅极间隔物的移除形成一空隙，该空隙暴露出该第一栅极间隔物和所述源极/漏极区的表面。
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