KR102370947B1 - 반도체 디바이스 및 제조 방법 - Google Patents

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KR102370947B1
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밍-제 시에
쳉-충 창
샤오-후아 슈
슈-유에이 장
안-치이 웨이
시앙-바우 왕
라이언 치아-젠 첸
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Abstract

반도체 디바이스 내에 가스 스페이서를 형성하는 방법 및 이를 포함하는 반도체 디바이스가 개시된다. 일 실시예에 따르면, 방법은 기판 위에 게이트 스택을 형성하는 단계; 게이트 스택의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계; 제 1 게이트 스페이서의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계; 제 1 개구부를 형성하기 위해 에칭 공정을 사용하여 제 2 게이트 스페이서를 제거하는 단계 - 에칭 공정은 0 ℃ 미만의 온도에서 수행되고, 에칭 공정은 불화 수소를 포함하는 에칭 용액을 사용함 - ; 및 제 1 게이트 스페이서 및 게이트 스택 위에 유전체 층을 성막하는 단계 - 유전체 층은 제 1 개구부 내의 가스 스페이서를 밀봉함 - 를 포함한다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND MEHTOD OF MANUFACTURE}
반도체 디바이스는 예를 들어, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 기기와 같은 다양한 전자 응용물에서 이용된다. 반도체 디바이스들은 일반적으로 반도체 기판 상부에 절연 층 또는 유전체 층, 도전 층, 및 반도체 재료 층을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 주어진 면적에 더 많은 컴포넌트를 집적할 수 있는, 최소 피처 크기를 계속 감소시킴으로써 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 계속 향상시킨다. 그러나, 최소 피처 크기가 감소됨에 따라, 해결해야 할 추가적인 문제가 발생한다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시예에 따른 FinFET의 일례를 3차원 도면에서 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a 내지 도 8d, 도 9a 내지 도 9d, 도 10a 내지 도 10d, 도 11a 내지 도 11e, 도 12a 내지 도 12e, 도 13a 내지 도 13d, 도 14a 내지 도 14d, 도 15a 내지 도 15e, 도 16a 내지 도 16d, 도 17a 내지 도 17d, 도 18a 내지 도 18e, 도 19a 내지 도 19d, 도 20a 내지 도 20d, 및 도 21a 내지 도 21d는 일부 실시 예에 따른 FinFET의 제조에서 중간 단계의 단면도이다.
아래의 발명개시는 본 발명의 여러 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
다양한 실시예는 반도체 디바이스에서 가스 스페이서를 형성하기 위한 향상된 공정을 제공한다. 예를 들어, 0 ℃ 미만의 온도에서 에칭 공정을 사용하여 다양한 더미 게이트 스페이서가 제거될 수 있다. 에칭 공정은 불화 수소와 같은 에천트 및 물, 에탄올 등과 같은 촉매를 사용할 수 있다. 0 ℃ 미만의 온도에서 에칭 공정을 수행하는 것은 에칭 공정에 의해 에칭되도록 의도되지 않은 구조물에 비해 에칭 공정의 에칭 선택도를 향상시킬 수 있다. 이는 디바이스 결함을 감소시키고 향상된 공정에 의해 형성되는 완성된 반도체 디바이스의 성능을 향상시킨다.
도 1은 일부 실시예에 따른 FinFET의 일례를 3차원 도면에서 도시한다. FinFET은 기판(50)(예를 들어, 반도체 기판) 상의 핀(52)을 포함한다. 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역(56)이 기판(50)에 배치되고, 핀(52)은 이웃하는 STI 영역(56) 사이로부터 그리고 그 위로 돌출된다. STI 영역(56)은 본 명세서에서 사용되는 기판(50)과 분리된 것으로 기술/도시되어 있지만, 용어 "기판"은 반도체 기판만을 또는 격리 영역을 포함하는 반도체 기판을 지칭하기 위해 사용될 수 있다. 추가적으로, 핀(52)이 기판(50)으로서 단일의 연속하는 재료로 예시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(52)은 이웃하는 STI 영역(56) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층(102)은 핀(52)의 측벽을 따라, 그리고 핀(105)의 상단 표면 위에 있고, 게이트 전극(104)은 게이트 유전체 층(102) 위에 있다. 에피택셜 소스/드레인 영역(92)이 게이트 유전체 층(102) 및 게이트 전극(104)에 대해 핀(52)의 양 측에 배치된다. 도 1은 이후 도면에서 사용되는 기준 단면을 추가로 도시한다. 단면 A-A'는 게이트 전극(104) 중 하나의 종축을 따라, 그리고 예를 들어 FinFET의 에피택셜 소스/드레인 영역(92) 사이의 전류 흐름 방향에 직교하는 방향으로 있다. 단면 B-B’는 단면 A-A’에 직교하고, 핀(52)의 종축을 따라, 그리고 예를 들어 FinFET의 에피택셜 소스/드레인 영역(92) 사이의 전류 흐름 방향으로 있다. 단면 C-C'는 단면 A-A'와 평행하고, FinFET의 에피택셜 소스/드레인 영역(92)을 통해 연장된다. 단면 D-D'는 단면 B-B'와 평행하고, FinFET의 게이트 전극(104)을 통해 연장된다. 단면 E-E'는 기판(50)의 주 표면에 평행한 단면 A-A', B-B', C-C' 및 D-D'에 직교하고 핀(52) 및 게이트 전극(104)을 통해 연장된다. 후속하는 도면은 명료함을 위해 이러한 기준 단면을 참조한다.
본 명세서에 논의된 일부 실시예는 게이트-라스트 공정을 사용하여 형성된 FinFET과 관련하여 논의된다. 다른 실시예에서, 게이트-퍼스트 공정이 사용될 수 있다. 또한, 일부 실시예는 평면 FET과 같은 평면 디바이스에 사용되는 양상을 고려한다.
도 2 내지 도 21d는 일부 실시예에 따른 FinFET의 제조에서 중간 단계의 단면도이다. 도 2 내지 도 7은 다중 핀/FinFET를 제외하고, 도 1에 도시된 기준 단면 A-A'를 도시한다. 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a 및 도 21a는 도 1에 도시된 기준 단면 A-A'를 따라 도시된다. 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b 및 도 21b는 도 1에 도시된 기준 단면 B-B'를 따라 도시된다. 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c 및 도 21c는 도 1에 도시된 기준 단면 C-C'를 따라 도시된다. 도 8d, 도 9d, 도 10d, 도 11d, 도 12d, 도 13d, 도 14d, 도 15d, 도 16d, 도 17d, 도 18d, 도 19d, 도 20d 및 도 21d는 도 1에 도시된 기준 단면 D-D'를 따라 도시된다. 도 18e는 도 1에 도시된 기준 단면 E-E’를 따라 도시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 반도체-온-절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 가진다. 영역(50N)은 NMOS 트랜지스터와 같은 n형 디바이스, 예를 들어 n형 FinFET을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터와 같은 p형 디바이스, 예를 들어 p형 FinFET을 형성하기 위한 것일 수 있다. 영역(50N)은 (디바이더(51)로 도시된 바와 같이) 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑 영역, 격리 구조물 등)가 영역 (50N)과 영역(50P) 사이에 배치될 수 있다.
도 3에서 핀(52)이 기판(50) 내에 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예에서, 핀(52)은 기판(50)에서 트렌치를 에칭함으로써 기판(50) 내에 형성 될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch ; NBE), 등 또는 이들의 조합과 같은 임의의 수용가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 도 3에 도시된 바와 같이, 기판(50)은 핀(52)들의 쌍들을 포함할 수 있다. 핀(52)들의 쌍들 각각에서의 핀(52)들은 약 48 nm 내지 약 56 nm의 거리만큼 분리될 수 있고 핀(52)들의 쌍들은 약 48 nm 내지 약 56 nm의 거리만큼 인접한 핀(52)들의 쌍으로부터 분리될 수 있다.
임의의 적합한 방법에 의해 핀(52)이 패터닝될 수 있다. 예를 들어, 핀(52)은 더블-패터닝 또는 멀티-패터닝 공정을 포함한, 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 멀티 패터닝 공정은 포토리소그래피 및 자기-정렬 공정으로 결합되고, 이는 단일, 다이렉트(direct) 포토리소그래피 공정을 사용하여 얻어진 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에 있어서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기-정렬 공정을 사용하여 패터닝된 희생 층과 나란히 형성된다. 희생 층은 그 후 제거되고, 남아있는 스페이서는 그 후 핀(52)을 패터닝하기 위해 사용될 수 있다.
도 4에서, 절연 재료(54)는 기판(50) 위에 그리고 이웃하는 핀(52) 사이에 형성된다. 절연 재료(54)는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)[예를 들어, 원격 플라즈마 시스템에서의 CVD-기반 재료 증착 및 산화물과 같은 다른 재료로 변환시키기 위한 후경화(post curing)] 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 절연 재료(54)는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료(54)가 형성될 때 어닐링 공정이 수행될 수 있다. 일 실시예에서, 과잉 절연 재료(54)가 핀(52)을 커버하도록 절연 재료(54)가 형성된다. 절연 재료(54)는 단일 층으로서 도시되어 있지만, 일부 실시예는 다중 층을 이용할 수 있다. 예를 들어, 일부 실시예들에서, 라이너(별도로 도시되지 않음)가 먼저 기판(50) 및 핀(52)의 표면을 따라 형성될 수 있다. 그 후, 상기 논의된 것들과 같은 충전 재료가 라이너 위에 형성될 수 있다.
도 5에서, 제거 공정은 핀(52) 위에서 과잉 절연 재료(54)를 제거하기 위해 절연 재료(54)에 적용된다. 일부 실시예에서, 화학 기계적 연마(chemical mechanical polish; CMP), 에치 백 공정, 이들의 조합과 같은 평탄화 공정, 등이 이용될 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 핀(52) 및 절연 재료(54)의 상단 표면이 평평하게 되도록 핀(52)을 노출시킨다.
도 6에서, 절연 영역(54)은 리세스되어 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역(56)을 형성한다. 절연 재료(54)는 영역(50N) 및 영역(50P) 내의 핀(52)의 상부 부분이 이웃하는 STI 영역(56) 사이로부터 돌출되도록 리세스된다. 또한, STI 영역(56)의 상단 표면은 도시된 바와 같은 평탄한 표면, 볼록한 표면, 오목한 표면[예들 들어, 디싱(dishing)], 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상단 표면은 적절한 에칭에 의해 평탄하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. STI 영역(56)은 절연 재료(54)의 재료에 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다(예를 들어, 핀(52)의 재료보다 빠른 속도로 절연 재료(54)의 재료를 에칭). 예를 들어, 예를 들어, 희석 불화수소(dHF) 산을 사용하는 적절한 에칭 공정에 의한 화학 산화물 제거가 사용될 수 있다.
도 2 내지 도 6과 관련하여 설명된 공정은 핀(52)이 형성될 수 있는 방법의 단지 일 예이다. 일부 실시예에서, 핀(52)은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체 층이 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭되어 아래 놓인 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조물은 트렌치에서 에피택셜 성장될 수 있고, 유전체 층은 호모에피택셜 구조물이 유전체 층으로부터 돌출하여 핀(52)을 형성하도록 리세스될 수 있다. 추가로, 일부 실시예에서, 헤테로에피택셜 구조물이 핀(52)에 사용될 수 있다. 예를 들어, 도 5의 핀(52)은 리세스될 수 있고, 핀(52)과는 상이한 재료가 리세스 핀(52) 위에 에피택셜 성장될 수 있다. 그러한 실시예에서, 핀(52)은 리세스된 재료뿐만 아니라, 리세스된 재료 위에 배치되는 에피택셜 성장된 재료를 포함한다. 추가의 실시예에서, 유전체 층이 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭될 수 있다. 그 후, 호모에피택셜 구조물이 기판(50)과는 상이한 재료를 사용하여 트렌치에서 에피택셜 성장될 수 있고, 유전체 층은 호모에피택셜 구조물이 유전체 층으로부터 돌출하여 핀(52)을 형성하도록 리세스될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장되는 일부 실시예에서, 에피택셜 성장된 재료는 성장 동안 인 시츄(in situ) 도핑될 수 있고, 인 시츄 도핑은 주입 도핑 이전 및 이후에 배제될 수 있지만, 인 시츄 및 주입 도핑은 함께 사용될 수 있다.
또한, 영역(50P)(예를 들어, PMOS 영역)에서의 재료와는 상이한 영역(50N)(예를 들어, NMOS 영역)에서 재료를 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(52)의 상부 부분은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내일 수 있음), 실리콘 카바이드, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 이용가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 한정되지는 않는다.
또한, 도 6에서, 핀(52) 및/또는 기판(50)에 적절한 웰(별도로 도시되지 않음)이 형성될 수 있다. 일부 실시예에서, P 웰이 영역(50N)에 형성될 수 있고, N 웰이 영역(50P) 내에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰은 영역(50N) 및 영역(50P) 모두에 형성된다.
상이한 웰 유형을 갖는 실시예에서, 영역(50N) 및 영역(50P)에 대해 상이한 주입 단계가 포토레지스트 또는 다른 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 영역(50N)에서 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고 허용가능한 포토 리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 불순물 주입이 영역(50P)에서 수행되고, 포토레지스트는 n형 불순물이 NMOS 영역과 같은 영역(50N)으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n형 불순물은 1018 cm-3 이하, 예들 들어 약 1017 cm-3 내지 약 1018 cm-3 사이의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후, 예를 들어 허용가능한 애싱 공정에 의해 포토레지스트가 제거된다.
영역(50P)의 주입에 후속하여, 영역(50P)에서 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고 허용가능한 포토 리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 불순물 주입이 영역(50N)에서 수행되고, 포토레지스트는 p형 불순물이 PMOS 영역과 같은 영역(50P)으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p형 불순물은 1018 cm-3 이하, 예들 들어 약 1017 cm-3 내지 약 1018 cm-3 사이의 농도로 영역에 주입된 붕소, BF2, 인듐 등일 수 있다. 주입 후, 예를 들어 허용가능한 애싱 공정에 의해 포토레지스트가 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 후, 어닐링이 수행되어 주입되었던 p형 및/또는 n형 불순물을 활성화시킬 수 있다. 일부 실시예에서, 에피택셜 핀의 성장된 재료는 성장 동안 인 시츄 도핑될 수 있고, 이는 주입을 배제할 수 있지만, 인 시츄 및 주입 도핑이 함께 사용될 수 있다.
도 7에서, 더미 유전체 층(60)이 핀(52) 상에 형성된다. 더미 유전체 층(60)은 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용가능한 기술에 따라 성막되거나 열 성장될 수 있다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 형성되고, 마스크 층(64)은 더미 게이트 층(62) 위에 형성된다. 더미 게이트 층(62)은 더미 유전체 층 위에 성막된 후, 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 성막될 수 있다. 더미 게이트 층(62)은 도전성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리--SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터링 성막, 또는 전도성 재료를 성막하기 위한 당업계에 공지되고 사용된 다른 기술들에 의해 성막될 수 있다. 더미 게이트 층(62)은 격리 영역의 에칭으로부터 높은 에칭 선택성을 갖는 다른 재료로 만들어질 수 있다. 마스크 층(64)은 예를 들어 SiN, SiON 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(60)은 단지 예시의 목적으로 핀(52)만을 커버하는 것으로 도시됨이 주목된다. 일부 실시예에서, 더미 유전체 층(60)은, 더미 유전체 층(60)이 더미 게이트 층(62)과 STI 영역(56) 사이에서 연장되는 STI 영역(56)을 커버하도록 성막될 수 있다.
도 8a 내지 도 21d는 실시예 디바이스의 제조에서 다양한 추가 단계를 도시한다. 도 8a 내지 도 21d는 영역(50N) 및 영역(50P) 중 하나에서의 피처를 도시한다. 예를 들어, 도 8a 내지 도 21d에 도시된 구조물은 영역(50N) 및 영역(50P) 모두에 적용가능할 수 있다. 영역(50N) 및 영역(50P)의 구조물에서의 차이점(있는 경우)은 각 도면과 함께 첨부된 텍스트에 기술되어있다.
도 8a 내지 도 8d에서, 마스크 층(64)(도 7 참조)은 마스크(74)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그 후, 마스크(74)의 패턴은 더미 게이트 층(62)으로 전사되어 더미 게이트(72)를 형성할 수 있다. 마스크들(74)의 패턴은 또한 허용가능한 에칭 기술에 의해 더미 유전체 층(60)으로 전사될 수 있다. 더미 게이트(72)는 핀(52)의 각각의 채널 영역(58)을 커버한다. 마스크(74)의 패턴은 더미 게이트(72) 각각을 인접한 더미 게이트로부터 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(72)는 또한 각각의 반도체 핀(52)의 길이 방향에 실질적으로 직교하는 길이 방향을 또한 가질 수 있다. 더미 게이트(72), 마스크(74) 및 더미 유전체 층(60)의 조합은 더미 게이트 스택(76)으로 지칭될 수 있다. 더미 게이트 스택(76)은 약 80 nm 내지 약 100 nm의 거리만큼 인접한 더미 게이트 스택으로부터 분리될 수 있다.
도 9a 내지 도 9d에서, 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)는 더미 게이트 스택(76) 및/또는 핀(52)의 노출된 표면 상에 형성된다. 제 1 게이트 스페이서(80)는 원자 층 증착(atomic layer deposition; ALD), CVD 등과 같은 컨포멀(conformal) 성막 공정에 의해 형성될 수 있다. 제 1 게이트 스페이서(80)는 실리콘 탄질화물, 실리콘 산질화물, 그들의 다중 층 또는 조합 등과 같은 절연 재료를 포함할 수 있다. 제 1 게이트 스페이서(80)는 약 3 nm 내지 약 7 nm, 예를 들어 약 5 nm의 두께를 가질 수 있다. 제 1 게이트 스페이서(80)를 규정된 범위를 벗어난 두께로 형성하는 것은 커패시턴스, 채널 저항 및 에피택셜 소스/드레인 영역(예를 들어, 도 11a 내지 도 11e와 관련하여 이하 논의되는 에피택셜 소스/드레인 영역(92))의 크기와 같은 완성된 NSFET의 반도체 특성에 영향을 줄 수 있다.
제 2 게이트 스페이서(82)는 ALD, CVD 등과 같은 컨포멀 성막 공정에 의해 제 1 게이트 스페이서(80) 위에 형성될 수 있다. 제 2 게이트 스페이서(82)는 실리콘 산화물, 실리콘 질화물, 실리콘 산탄질화물 그들의 다중 층 또는 조합 등과 같은 절연 재료를 포함할 수 있다. 제 2 게이트 스페이서(82)는 약 2 nm 내지 약 6 nm, 예를 들어 약 4 nm의 두께를 가질 수 있다. 제 2 게이트 스페이서(82)를 규정된 범위를 벗어난 두께로 형성하는 것은 커패시턴스, 채널 저항 및 에피택셜 소스/드레인 영역(예를 들어, 도 11a 내지 도 11e와 관련하여 이하 논의되는 에피택셜 소스/드레인 영역(92))의 크기와 같은 완성된 NSFET의 반도체 특성에 영향을 줄 수 있다.
제 3 게이트 스페이서(84)는 ALD, CVD 등과 같은 컨포멀 성막 공정에 의해 제 2 게이트 스페이서(82) 위에 형성될 수 있다. 제 3 게이트 스페이서(84)는 실리콘 질화물, 실리콘 산화물, 실리콘 산탄질화물 그들의 다중 층 또는 조합 등과 같은 절연 재료를 포함할 수 있다. 제 3 게이트 스페이서(84)는 약 2 nm 내지 약 5 nm, 예를 들어 약 4 nm의 두께를 가질 수 있다. 제 3 게이트 스페이서(84)를 규정된 범위를 벗어난 두께로 형성하는 것은 커패시턴스, 채널 저항 및 에피택셜 소스/드레인 영역(예를 들어, 도 11a 내지 도 11e와 관련하여 이하 논의되는 에피택셜 소스/드레인 영역(92))의 크기와 같은 완성된 NSFET의 반도체 특성에 영향을 줄 수 있다.
제 1 게이트 스페이서(80)는 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)의 재료와는 상이한 에칭 선택성을 갖는 재료로 형성될 수 있다. 따라서, 제 1 게이트 스페이서(80)를 제거하지 않고 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)가 제거될 수 있다. 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)는 동일하거나 상이한 재료로 형성될 수 있고 서로 동일하거나 상이한 에칭 선택성을 가질 수 있다. 제 1 게이트 스페이서(80) 및 제 2 게이트 스페이서(82)는 저농도 도핑된 소스/드레인 영역(도 10a 내지 도 10d와 관련하여 이하 논의 됨)을 형성하는 동안 기판(50)의 부분을 마스킹하기 위해 사용될 수 있다. 에피택셜 소스/드레인 영역(예를 들어, 도 11a 내지 11e와 관련하여 이하 논의된 에피택셜 소스/드레인 영역(92))의 성장을 제어하기 위해 제 3 게이트 스페이서(84)가 사용될 수 있다.
도 10a 내지 도 10d에서, 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)가 에칭된다. 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)는 이방성 에칭 공정, 등방성 에칭 공정, 또는 이방성 및 등방성 에칭 공정의 임의의 조합에 의해 에칭될 수 있다. 도 10b 내지 도 10d에 도시된 바와 같이, 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)의 잔류 부분은 핀(52)에 인접하고 더미 게이트 스택(76)에 인접하여 남아 있을 수 있다.
구체적으로, 도 10a에서, 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)는 마스크(74)의 상단 표면으로부터 제거된다. 도 10b에서, 제 3 게이트 스페이서(84)는 더미 게이트 스택(76)의 상단 표면 및 측벽 및 핀(52)의 상단 표면으로부터 제거된다. 또한 도 10b에서, 제 2 게이트 스페이서(82) 및 제 1 게이트 스페이서(80)는 핀(52) 및 더미 게이트 스택(76)의 상단 표면으로부터 제거되고, 제 2 게이트 스페이서(82) 및 제 1 게이트 스페이서(80)는 더미 게이트 스택(76)의 측벽 상에 남는다. 도 10c에서, 제 3 게이트 스페이서(84)는 한 쌍의 핀(52)의 상단 표면 및 외부 측벽으로부터, 그리고 한 쌍의 핀(52)의 외측의 STI 영역(56)의 상단 표면으로부터 제거된다. 또한 10c에서, 제 3 게이트 스페이서(84)는 한 쌍의 핀(52)의 내부 측벽 상에 남나 있고 STI 영역(56) 위의 인접한 핀(52) 사이에서 연속적으로 연장된다. 제 2 게이트 스페이서(82) 및 제 1 게이트 스페이서(80)는 핀(52)의 측벽의 상단 표면 및 상부 부분으로부터, 그리고 한 쌍의 핀(52) 외측의 STI 영역(56)의 상단 표면으로부터 제거된다. 또한 도 10c에서, 제 1 게이트 스페이서(80) 및 제 2 게이트 스페이서(82)는 핀(52)의 측벽의 하부 부분 상에 남고, STI 영역(56) 위의 인접한 핀(52) 사이에서 연속적으로 연장된다. 도 10d에서, 제 3 게이트 스페이서(84)는 더미 게이트 스택(76)의 측벽의 상단 표면 및 상부 부분으로부터 제거되고, 제 3 게이트 스페이서(84)는 더미 게이트 스택(76)의 측벽의 하부 부분에 남고 STI 영역(56) 위의 인접한 더미 게이트 스택(76) 사이에서 연속적으로 연장된다. 또한 도 10d에서, 제 1 게이트 스페이서(80) 및 제 2 게이트 스페이서(82)는 더미 게이트 스택(76)의 상단 표면으로부터 제거되고, 제 1 게이트 스페이서(80) 및 제 2 게이트 스페이서(82)는 더미 게이트 스택의 측벽에 남고 STI 영역(56) 위의 인접한 더미 게이트 스택(76) 사이에서 연속적으로 연장된다.
제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)가 에칭된 후에 남아있는 제 3 게이트 스페이서(84)의 부분은 에피택셜 소스/드레인 영역(예를 들어, 도 11a 내지 도 11e를 참조하여 이하 논의되는 에피택셜 소스/드레인 영역(92))의 에피택시 성장을 제어하기 위해 사용될 수 있다. 이와 같이, 제 3 게이트 스페이서(84)는 에피택셜 소스/드레인 영역(92)의 원하는 형상에 기초하여 패터닝될 수 있다. 도 10c에 도시된 바와 같이, 핀(52)의 내부 측벽 상에 배치된 제 2 게이트 스페이서(82) 및 제 1 게이트 스페이서(80)의 부분은 핀(52)의 외부 측벽 상에 배치된 제 2 게이트 스페이서(82) 및 제 1 게이트 스페이서(80)의 부분보다 큰 높이를 가질 수 있다. 이 높이 차이는 제 2 게이트 스페이서(82) 및 제 1 게이트 스페이서(80)를 보호하는 제 3 게이트 스페이서(84)에 의해 야기되고, 핀(52)은 핀(52) 사이의 영역을 쉐도잉(shadowing)하고, 에천트는 핀(52) 내측에 배치된 부분 등보다 핀(52)의 외측에 배치된 제 2 게이트 스페이서(82) 및 제 1 게이트 스페이서(80)의 부분 주위에서 더 쉽게 흐른다. 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82), 및 제 3 게이트 스페이서(84)는 임의의 원하는 순서로 형성 및 에칭될 수 있다. 예를 들어, 일 실시예에서, 제 1 게이트 스페이서(80)는 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)를 형성하기 전에 형성 및 에칭될 수 있다.
제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82), 및 제 3 게이트 스페이서(84)의 형성 및 에칭 동안 저농도 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(별도로 도시되지 않음)을 위한 주입은 언제라도 수행될 수 있다. 예를 들어, 일부 실시예에서, LDD 영역은 제 1 게이트 스페이서(80)를 형성 한 후에, 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)를 형성하기 전에 주입될 수 있다. 상이한 디바이스 유형을 갖는 실시예에서, 도 6에서 상술된 주입과 유사하게, 포토레지스트와 같은 마스크가 영역(50P)을 노출시키면서 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p형) 불순물이 영역(50P)의 노출된 핀(52) 내에 주입될 수 있다. 마스크는 제거될 수 있다. 후속하여, 포토레지스트와 같은 마스크가 영역(50N)을 노출시키면서 영역(50P) 위에 형성될 수 있고, 적절한 유형(예를 들어, n형) 불순물이 영역(50N)의 노출된 핀(52) 내에 주입될 수 있다. 그 후, 마스크는 제거될 수 있다. n형 불순물은 이전 논의된 n형 불순물 중 어느 것일 수 있고, p형 불순물은 이전 논의된 p형 불순물 중 어느 것일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1016 cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
도 11a 내지 도 11e에서, 에피택셜 소스/드레인 영역(92)은 핀(52) 내에 형성된다. 에피택셜 소스/드레인 영역(92)은 각각의 채널 영역(58)에 응력을 가함으로써 성능을 향상시킬 수 있다. 에피택셜 소스/드레인 영역(92)은 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역(92)의 각각의 이웃하는 쌍 사이에 배치되도록 핀(52) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 핀(52) 내로 연장될 수 있고, 또한 핀(52)을 관통할 수 있다. 일부 실시예에서, 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)는, 에피택셜 소스/드레인 영역(92)이 결과적인 FinFET의 후속하여 형성된 게이트를 단락시키지 않도록, 적절한 측방 거리만큼 에피택셜 소스/드레인 영역(92)을 더미 게이트(72)로부터 분리하기 위해 사용된다.
영역(50N), 예를 들어 NMOS 영역 내의 에피택셜 소스/드레인 영역(92)은 영역(50P), 예를 들어 PMOS 영역을 마스킹하고, 영역(50N)에서 핀(52)의 소스/드레인 영역을 에칭하여 핀(52) 내에 리세스를 형성함으로써 형성될 수 있다. 그 다음, 영역(50N) 내의 에피택셜 소스/드레인 영역(92)은 리세스 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 예를 들어 n형 FinFET에 적합한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50N) 내의 에피택셜 소스/드레인 영역(92)은 실리콘, SiC, SiCP, SiP 등과 같은 채널 영역(58)에 인장 변형을 가하는 재료를 포함할 수 있다. 영역(50N) 내의 에피택셜 소스/드레인 영역(92)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
영역(50P), 예를 들어 PMOS 영역 내의 에피택셜 소스/드레인 영역(92)은 영역(50N), 예를 들어 NMOS 영역을 마스킹하고, 영역(50P)에서 핀(52)의 소스/드레인 영역을 에칭하여 핀(52) 내에 리세스를 형성함으로써 형성될 수 있다. 그 다음, 영역(50P) 내의 에피택셜 소스/드레인 영역(92)은 리세스 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 예를 들어 p형 FinFET에 적합한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50P) 내의 에피택셜 소스/드레인 영역(92)은 SiGe, SiGeB, Ge, GeSn 등과 같은 채널 영역(58)에 압축 변형을 가하는 재료를 포함할 수 있다. 영역(50P) 내의 에피택셜 소스/드레인 영역(92)은 또한 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(92) 및/또는 핀(52)은 도펀트로 주입되어 소스/드레인 영역을 형성할 수 있으며, 저농도 도핑된 소스/드레인 영역을 형성하기 위해 미리 논의된 공정와 유사하게, 어닐링이 후속된다. 에피택셜 소스/드레인 영역(92)은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 미리 논의된 불순물 중 어느 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 성장 중에 인 시츄 도핑될 수 있다.
영역(50N) 및 영역(50P)에서 에피택셜 소스/드레인 영역(92)을 형성하는데 사용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은 핀(52)의 측벽을 넘어 측방으로 외향하여 확장되는 패싯을 가진다. 일부 실시예에서, 이들 패싯은 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역(92)이 도 11c에 의해 도시된 바와 같이 병합되게 한다. 도 11d는, 도시된 바와 같이 원 형상 또는 타원 형상과 같은 일반적으로 둥근 형상을 가질 수 있는, 에피택셜 소스/드레인 영역(92)의 병합된 부분의 단면도를 도시한다. 도 11c 및 도 11d에 도시된 바와 같이, 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)의 잔여 부분의 부분들은 에피택셜 소스/드레인 영역(92)의 병합된 부분 아래에 배치될 수 있다. 도 11e에 도시된 실시예와 같은 다른 실시예에서, 인접한 에피택셜 소스/드레인 영역(92)은 에피택시 공정이 완료된 후에 분리된 상태로 남아 있는다.
도 11c 및 도 11d에 추가로 도시된 바와 같이, 보이드(93)는 에피택셜 소스/드레인 영역과 제 3 게이트 스페이서(84) 사이에서 에피택셜 소스/드레인 영역(92) 아래에 형성될 수 있다. 보이드(93)는 에피택셜 소스/드레인 영역(92)을 형성하는데 사용되는 선택적 에피택셜 성장 공정의 결과로서 형성될 수 있다. 이하 더 상세히 논의될 바와 같이, 보이드(93)는 가스 스페이서(예를 들어, 도 20a 내지 도 20d를 참조하여 논의된 가스 스페이서(110))의 일부가 될 수 있다.
도 12a 내지 도 12d에서, 제 1 ILD(96)는 도 11a 내지 11d에 도시된 구조물 위에 성막된다. 제 1 ILD(96)는 유전체 재료로 형성될 수 있으며, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 재료는 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다.
일부 실시예에서, 제 1 콘택 에칭 정지 층(first contact etch stop layer; CESL)(94)은 제 1 ILD(96)와 에피택셜 소스/드레인 영역(92), 마스크(74), 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82) 및 제 3 게이트 사이에 배치된다. 제 1 CESL(94)은 SiN, SiCN, SiON, 그들의 다중 층 또는 조합 등과 같은 절연 물질을 포함할 수 있다. 제 1 CESL(94)은 CVD, ALD 등과 같은 컨포멀 성막 방법에 의해 성막될 수 있다. 제 1 CESL(94)은 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)의 재료와는 상이한 에칭 선택성을 갖는 재료로 형성될 수 있다. 따라서, 제 1 CESL(94)를 제거하지 않고 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)가 제거될 수 있다. 일부 실시예에서, 제 1 CESL(94)은 제 1 게이트 스페이서(80)와 동일한 재료로 형성될 수 있다.
도 13a 내지 13d에서, CMP와 같은 평탄화 공정이 제 1 ILD(96) 상에 수행될 수 있다. 일부 실시예에서, 평탄화 공정은 제 1 ILD(96)의 상단 표면을 더미 게이트(72)의 상단 표면과 평평하게 하기 위해 사용될 수 있다. 추가 실시예에서, 평탄화 공정은 제 1 ILD(96)의 상단 표면을 마스크(74)의 상단 표면과 평평하게 하기 위해 사용될 수 있다. 평탄화 공정은 또한, 평탄화 공정 후에 제 1 ILD(96)의 상단 표면이 또한 제 1 CESL(94), 제 1 게이트 스페이서(80) 및 제 2 게이트 스페이서(82)의 상단 표면과 평평하게 될 수 있도록, 제 1 CESL(94), 제 1 게이트 스페이서(80) 및 제 2 게이트 스페이서(82) 의 부분을 제거하기 위해 사용될 수 있다.
도 14a 내지 도 14d에서, 더미 게이트(72) 및 마스크(74)는, 존재한다면, 리세스(100)가 형성되도록 에칭 단계(들)에서 제거된다. 더미 게이트(72) 아래 놓인 더미 유전체 층(60)의 부분이 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만 제거되고 더미 유전체 층(60)은 남아 리세스(100)에 의해 노출된다. 일부 실시예에서, 더미 유전체 층(60)은 다이의 제 1 영역(예를 들어, 코어 로직 영역)에서 리세스(100)로부터 제거되고, 다이의 제 2 영역(예를 들어, 입력/출력 영역)에서 리세스(100) 내에 남아 있는다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제 1 ILD(96), 제 1 CESL(94), 제 1 게이트 스페이서(80) 또는 제 2 게이트 스페이서(82)를 에칭하지 않고 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용한 건식 에칭 공정을 포함할 수 있다. 각 리세스(100)는 각각의 핀(52)의 채널 영역(58)을 노출시킨다. 각 채널 영역(58)은 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 유전체 층(60)은 더미 게이트(72)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그 다음, 더미 유전체 층(60)은 더미 게이트(72)의 제거 후에 선택적으로 제거될 수 있다.
도 15a 내지도 15e에서, 게이트 유전체 층(102) 및 게이트 전극(104)은 대체 게이트를 위해 형성된다. 도 15e는 도 15b의 영역(101)의 상세도를 도시한다. 게이트 유전체 층(102)은 핀(52)의 상단 표면 및 측벽 및 제 1 게이트 스페이서(80)의 측벽과 같은 리세스(100)(도 15b 및 15d에 도시됨)에 컨포멀하게 성막된다. 게이트 유전체 층(102)은 또한 하드 마스크(98), 제 1 CESL(94), 및 STI 영역(56)의 상단 표면 상에 형성될 수 있다. 일부 실시예에 따르면, 게이트 유전체 층(102)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다중 층을 포함한다. 일부 실시예에서, 게이트 유전체 층(102)은 고 k 유전체 재료를 포함하고, 이러한 실시예에서, 게이트 유전체 층(102)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(102)의 형성 방법은 분자 빔 증착(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다. 더미 유전체 층(60)의 부분이 리세스(100) 내에 남아 있는 실시예에서, 게이트 유전체 층(102)은 더미 유전체 층(60)의 재료(예를 들어, SiO2)를 포함한다.
게이트 전극(104)은 각각 게이트 유전체 층(102) 위에 증착되고, 리세스(100)의 남아있는 부분을 충전한다. 게이트 전극(104)은 TiN, TiO, TaN, TaC, Co, Ru, Al, W, 이들의 조합 또는 이들의 다중 층과 같음 금속 함유 재료를 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(104)이 도 15a, 15b 및 15d에 도시되어 있지만, 게이트 전극(104)은 도 15e에 도시된 바와 같이 임의의 수의 라이너 층(104A), 임의의 수의 일 함수 조정 층(104B) 및 충전 재료(104C)를 포함할 수 있다. 게이트 전극(104)의 충전 후에, 게이트 전극(104)의 재료 및 게이트 유전체 층(102)의 과잉 부분 및 를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있으며, 이 과잉 부분은 하드 마스크(98)의 상단 표면 위에 있다. 그러므로, 게이트 전극(104) 및 게이트 유전체 층(102)의 재료의 남아 있는 부분은 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(104) 및 게이트 유전체 층(102)은 총괄적으로 "게이트 스택"으로 지칭될 수 있다. 게이트 및 게이트 스택은 핀(52)의 채널 영역(58)의 측벽을 따라 연장될 수 있다. 게이트 스택은 약 10 nm 내지 약 60 nm, 예를 들어 약 40 nm의 게이트 높이를 가질 수 있다.
영역(50N) 및 영역(50P)에서 게이트 유전체 층(102)의 형성은 각 영역의 게이트 유전체 층(102)이 동일한 재료로 형성되도록 동시에 발생할 수 있고, 게이트 전극(104)의 형성은 각 영역의 게이트 전극(104)이 동일한 재료로 형성되도록 동시에 일어날 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체 층(102)은 게이트 유전체 층(102)이 상이한 재료일 수 있도록 별개의 공정에 의해 형성될 수 있고/있거나, 각 영역의 게이트 전극(104)은 게이트 전극(104)이 상이한 재료일 수 있도록 별개의 공정에 의해 형성될 수 있다. 별개의 공정을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 16a 내지 도 16d에서, 제 1 ILD(96)가 에치 백(etch back)되고 제 1 ILD(96) 위에 하드 마스크(98)가 형성된다. 제 1 ILD(96)는 RIE, NBE 등과 같은 이방성 에칭 공정 또는 습식 에칭 공정과 같은 등방성 에칭 공정을 사용하여 에치 백될 수 있다. 제 1 ILD(96)는 게이트 스택의 높이의 약 1/10 내지 약 1/2과 같은 게이트 스택의 높이에 대한 거리만큼 에치 백될 수 있다. 이어서, 하드 마스크(98)는 CVD, PECVD, ALD, 스퍼터링 등을 사용하여 결과의 구조물 위에 성막될 수 있고, CMP와 같은 공정을 사용하여 평탄화될 수 있다. 도 16b 및 16d에 도시된 바와 같이, 하드 마스크(98)의 평탄화에 후속하여, 하드 마스크(98)의 상단 표면은 제 1 CESL(94), 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82), 게이트 유전체 층(102), 및 게이트 전극(104)의 상단 표면과 평평하게 될 수 있다. 하드 마스크(98)를 평탄화하는데 사용되는 평탄화 공정은 또한 평탄화 후에 게이트 스택의 높이가 약 10nm 내지 약 50 nm가 되도록 게이트 유전체층(102) 및 게이트 전극(104)을 평탄화할 수 있다. 하드 마스크(98)는 실리콘 질화물, 실리콘 산화물, 실리콘 산탄화물, 실리콘 탄질화물, 이들의 조합 또는 다중 층 등과 같은 재료로 형성될 수 있다. 하드 마스크(98)는 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)를 제거하는데 사용되는 에칭 공정으로부터 제 1 ILD(96)를 보호하기 위해 제 1 ILD(96) 위에 형성될 수 있다(도 17a 내지 18d를 참조하여 이하 논의됨).
도 17a 내지 도 17d는 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)의 제거에서 중간 단계를 도시하며, 그 완료는 도 18a 내지 18e에 도시되어 있다. 도 17a 내지 도 17d에 개별적으로 도시되지 않았지만, 에칭 공정은 제 3 게이트 스페이서(84)를 노출시키기 위해 제 2 게이트 스페이서(82)를 통해 에칭될 수 있고, 그 후 제 3 게이트 스페이서(84)를 에칭할 수 있다. 에칭 공정은 등방성 에칭 공정일 수 있다. 에칭 공정은 에천트 종(etchant species) 및 촉매 종을 포함하는 에칭 용액을 사용할 수 있다. 에천트 종은 불화 수소 등을 포함할 수 있다. 촉매 종은 물, 에탄올, 이들의 조합 등을 포함할 수 있다. 에천트 종은 약 50 SCCM 내지 약 700 SCCM의 유속으로 공급될 수 있다. 촉매 종이 물을 포함하는 실시예에서, 촉매 종은 약 300 밀리그램/분(MGM) 내지 약 1800 MGM의 유속으로 공급될 수 있다. 촉매 종이 에탄올을 포함하는 실시예에서, 촉매 종은 약 100 SCCM 내지 약 800 SCCM의 유속으로 공급될 수 있다. 에천트 종 및 촉매 종은 액체, 가스 등으로 공급될 수 있다. 특정 실시예에서, 에천트 종은 가스로서 공급될 수 있고 촉매 종은 액체로서 공급될 수 있다.
도 16a 내지 도 16d에 도시된 전체 구조물은 에칭 용액에 노출될 수 있다. 에칭 공정은 0 ℃ 미만의 온도, 약 -30 ℃ 내지 약 30 ℃의 온도, 약 -30 ℃ 내지 약 0의 온도, 약 -20 ℃의 온도 등과 같은 낮은 온도에서 처리 챔버 내에서 수행될 수 있다. 처리 챔버는 약 1 Torr 내지 약 20 Torr의 압력으로 유지될 수 있다. 도 17a에 도시된 바와 같이, 에칭 용액은 하드 마스크(98), 제 1 CESL(94), 제 1 게이트 스페이서(80), 게이트 유전체 층(102) 및 게이트 전극(104)의 표면을 따라 고체 에칭 막(106)을 형성할 수 있다. 에칭 용액은 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)의 표면을 따라 액체 에칭 막(108)을 형성할 수 있다. 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)를 에칭함으로써 형성된 중간 생성물뿐만 아니라 에천트 종은, 에칭 용액이 오직 중간 생성물이 존재하는 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)의 표면을 따라서만 액체 에칭 막을 형성하도록 에칭 용액의 어는 점을 낮출 수 있다. 에칭될 구조물의 표면에 존재하는 상을 제어하기 위해(예를 들어, 고체 에칭 막(106) 및 액체 에칭 필름(108)의 범위를 제어하기 위해) 에칭 공정 동안의 온도 및 에천트 종 및 촉매 종의 유속이 제어될 수 있다.
에칭 용액이 고체 에칭 막(106) 및 액체 에칭 막(108)을 형성하도록 낮은 온도에서 에칭 공정을 수행하는 것은, 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)의 에칭 레이트에 대해 유지되도록 의도된 구조물의 에칭 레이트를 감소시킬 수 있다. 예를 들어, 저온에서 에칭 공정을 수행하는 것은, 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)(예를 들어, 고체 에칭 막(106)이 배치되는 구조물)의 에칭 레이트에 비해 하드 마스크(98), 제 1 게이트 스페이서(80), 게이트 유전체 층(102), 게이트 전극(104), 제 1 CESL(94) 및 에피택셜 소스/드레인 영역(92)(예를 들어, 액체 에칭 막(108)이 배치되는 구조물)의 에칭 레이트를 저하시킬 수 있다. 구체적으로, 하드 마스크(98), 제 1 게이트 스페이서(80), 게이트 유전체 층(102), 게이트 전극(104), 제 1 CESL(94) 및 에피택셜 소스/드레인 영역(92)의 표면을 따른 고체 에칭 필름(106)의 존재는, 하드 마스크(98), 제 1 게이트 스페이서(80), 게이트 유전체 층(102), 게이트 전극(104), 제 1 CESL(94) 또는 에피택셜 소스/드레인 영역(92)으로부터 에칭된 임의의 생산물의 제거를 감소시킬 수 있다. 이는 에칭 공정의 에칭 선택성을 증가시키고 에칭 공정에 의해 야기된 하드 마스크(98), 제 1 게이트 스페이서(80), 게이트 유전체 층(102), 게이트 전극(104), 제 1 CESL(94) 및 에피택셜 소스/드레인 영역(92)으로부터의 재료의 손실을 감소시킨다. 에칭 공정을 사용하는 것은 또한 프로파일 벤딩(profile bending) 등과 같은 게이트 스택에 대한 손상을 감소시킬 수 있다. 이는 상술된 방법으로 제조된 완성된 반도체 디바이스에서 성능을 향상시키고 결함을 감소시킨다.
에칭 공정은 실리콘 질화물, 실리콘 산화물, 실리콘 산탄질화물 등을 포함하는 재료에 대해 높은 에칭 레이트를 가질 수 있다. 에칭 공정은 티타늄 질화물, TiNOx, 텅스텐, WOx, 실리콘 탄질화물, 실리콘, 실리콘 게르마늄, 실리콘 인화물 등을 포함하는 재료에 대해 낮은 에칭 레이트를 가질 수 있다. 저온에서 에칭 공정을 수행하는 것은 적어도 실리콘 탄질화물, 티타늄 질화물, TiNOx 및 WOx의 에칭 레이트가 감소시킬 수 있다. 게이트 유전체 층(102) 및/또는 게이트 전극(104)이 금속 산화물을 포함하는 특정 실시예에서, 게이트 유전체 층(102) 및/또는 게이트 전극(104)의 재료는 다음 반응식에 따라 제거될 수 있다:
HF(aq) + H2O + MO2 → MFx(OH)y
여기서, M은 게이트 유전체 층(102) 및/또는 게이트 전극(104)의 금속 재료를 나타낸다. 게이트 유전체 층(102) 및 게이트 전극(104)을 따라 고체 에칭 막(106)을 형성하는 것은, 게이트 유전체 층(102) 및/또는 게이트 전극(104)으로부터, MFx의 제거를 감소시킴으로써, 재료의 제거를 감소시킬 수 있다.
제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)가 실리콘 산화물을 포함하고, 에천트 종이 불화 수소를 포함하고, 촉매 종이 물을 포함하는 실시예에서, 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)는 다음의 반응식에 따라 제거될 수 있다:
4HF + H2O + SiO2 → SiF4 + 3H2O
이와 같이, 제 2 게이트 스페이서 및 제 3 게이트 스페이서를 에칭하면 물이 생성될 수 있다. 에칭 용액 중의 물의 농도가 너무 높아지면, 에칭 용액이 동결되어 과잉의 물이 에칭 처리의 제어를 어렵게 만들 수 있다. 이와 같이, 에칭 공정은 각 에칭 사이클에 후속하는 퍼지(purge)를 사용하여 처리 챔버로부터 주기적으로(예를 들어, 과잉의 물을 제거하기 위해) 에칭 용액이 제거되는 사이클일 수 있다. 에칭 용액이 동결되는 것을 방지하기 위해 퍼지 공정 동안 에칭 용액이 가열될 수 있다. 일부 실시예에서, 1 내지 3 에칭 사이클이 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)를 에칭하는데 사용될 수 있다. 에칭 공정은 영역(50N) 또는 영역(50P) 중 하나로부터, 영역(50N) 또는 영역(50P) 중 다른 하나로부터보다 더 빠르게, 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)를 제거할 수 있다. 에칭은 약 40 초 내지 약 200 초, 예를 들어 약 120 초와 같이, 영역(50N)과 영역(50P) 둘 모두로부터 제 2 게이트 스페이서(82)와 제 3 게이트 스페이서(84)를 완전히 제거하기에 충분한 지속 시간 동안 진행될 수 있다.
제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)는 대체 게이트를 형성한 후에 제거되는 것으로 설명되었지만, 일부 실시예에서, 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)는 대체 게이트를 형성하기 전에 제거될 수 있다. 예를 들어, 하드 마스크(98)가 형성될 수 있고, 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)는도 13a 내지 도 13d와 관련하여 상술된 공정이 수행된 후 및 도 14a 내지 도 14d에 관련하여 기술된 공정 전에 제거될 수 있다. 상술된 선택적 에칭 공정이 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)를 제거하는데 사용되어, 더미 게이트(72), 하드 마스크(98), 제 1 게이트 스페이서(80), 제 1 CESL(94) 및 에피택셜 소스/드레인 영역(92)로부터 최소의 재료가 제거되게 할 수 있다.
도 18a 내지 18e에서, 제 1 유전체 층(112)은 도 17a 내지 도 17d의 구조물 위에 형성되며, 이는 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)를 제거함으로써 형성된 개구부를 둘러쌈으로써 가스 스페이서(110)를 형성한다. 제 1 유전체 층(112)은 CVD, ALD 등과 같은 컨포멀 성막 공정에 의해 형성될 수 있다. 특정 실시예에서, 제 1 유전체 층(112)은 물리 기상 증착(physical vapor deposition; PVD)과 같은 낮은 정합(conformity)을 갖는 공정에 의해 성막될 수 있다. 제 1 유전체 층(112)은 실리콘 질화물, 실리콘 산화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 유전체 재료를 포함할 수 있다. 제 1 유전체 층(112)의 하단 표면은 평평한 것으로 도시되어 있지만, 제 1 유전체 층(112)의 하단 표면은 만곡될 수 있다. 예를 들어, 일부 실시예에서, 제 1 유전체 층(112)의 하단 표면은 볼록하거나 오목할 수 있다.
제 1 유전체 층(112)은 불량한 정합을 가지는 공정을 사용하여 성막될 수 있기 때문에, 제 1 유전체 층(112)은 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)의 제거에 의해 형성된 개구부 내로 부분적으로만 연장될 수 있다. 제 1 유전체 층(112)은, 하드 마스크(98)가 평탄화와 같은 공정에 의해 제거된 후에 제 1 유전체 층(112)의 부분이 남아 있도록, 하드 마스크(98)의 두께보다 큰 깊이로 개구부 내로 연장될 수 있다(도 19a 내지 도 19d를 참조하여 이하 논의됨). 예를 들어, 제 1 유전체 층(112)의 하단 표면은 최대 약 30 nm의 거리만큼 하드 마스크(98)의 하단 표면 아래에 배치될 수 있다. 개구부의 부분이 제 1 유전체 층(112)에 의해 충전되지 않은 상태로 남아 있기 때문에, 가스 스페이서(110)는 제 1 게이트 스페이서(80)와 제 1 CESL(94) 사이에서 제 1 유전체 층(112) 아래에 놓이도록 형성된다. 가스 스페이서(110)는 제 1 유전체 층(112)이 성막될 때 반응 챔버 내에 존재하는 임의의 가스를 포함할 수 있다. 일 실시예에 따르면, 가스 스페이서(110)는 공기를 포함할 수 있다. 일부 실시예에서, 가스 스페이서(110)는 질소(N2), 아르곤(Ar), 크세논(Xe), 암모니아(NH3), 염소(Cl2), 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 가스 스페이서(110)는 실란(SiH4), 디클로로 실란(SiH2Cl2), 실리콘 사염화물(SiCl4), 암모니아, 이들의 조합 등을 포함하는, 제 1 유전체 층(112)을 형성하기 위해 사용되는 전구체 가스를 더 포함할 수 있다. 다양한 실시예에서, 제 1 유전체 층(112)은 약 10 Torr 내지 약 15 Torr, 예를 들어 약 12.5 Torr의 압력을 갖는 진공 또는 부분 진공에서 성막 공정에 의해 성막될 수 있다. 이와 같이, 가스 스페이서(110)는 약 10 Torr 내지 약 15 Torr, 예를 들어 약 12.5 Torr의 낮은 압력을 가질 수 있다. 가스 스페이서(110)는 게이트 스택에 인접하여 약 1.5 nm 내지 약 3 nm의 폭(W1) 및 약 90 nm 미만의 높이(H1)를 가질 수 있다. 가스 스페이서(110)는 1 또는 1에 가까운 유전 상수(예를 들어, k 값)를 가질 수 있다.
가스 스페이서(110)는 상술된 바와 같이 실리콘 산화물, 실리콘 질화물, 실리콘 산탄질화물 등으로 형성될 수 있은 제 2 게이트 스페이서(82) 또는 제 3 게이트 스페이서(84)의 k 값보다 낮은, 1 또는 1에 가까운 저 k 값을 가진다. 제 3 게이트 스페이서(84) 및 제 2 게이트 스페이서(82)를 가스 스페이서(110)로 대체하면, 상술된 방법에 따라 형성된 디바이스에서, 스페이서(예를 들어, 가스 스페이서(110) 및 제 1 게이트 스페이서(80)의 조합)의 전체 유효 k 값이 감소하고, 기생 커패시턴스가 낮아진다. 이는 상술된 방법에 따라 형성된 디바이스의 회로 속도, 신뢰성 및 전체 디바이스 성능을 증가시킬 수 있다.
도 18e는 기판(50)의 주 표면에 평행한 단면도를 도시한다. 도 18e에 도시된 바와 같이, 가스 스페이서(110)의 부분은 제 1 CESL(94) 및 제 1 ILD(96)의 부분을 둘러쌀 수 있다. 가스 스페이서(110)는 제 1 게이트 스페이서(80)에 의해 둘러싸일 수 있다. 제 1 CESL(94) 및 제 1 ILD(96)는 에피택셜 소스/드레인 영역(92)의 병합된 부분 아래와 같이, 인접한 에피택셜 소스/드레인 영역(92) 사이에 존재하지 않을 수 있다.
도 18e는 게이트 전극(104) 중 일부가 절단될 수 있음을 추가로 도시한다. 일 실시예에서, 더미 게이트(72) 및 마스크(74)는 도 10a 내지 도 10d와 관련하여 논의된 공정이 수행된 후에 에칭될 수 있다. 패터닝된 포토레지스트와 같은 패터닝된 마스크는 도 10a 내지 도 10d에 도시된 구조물 위에 형성될 수 있다. 패터닝된 포토레지스트는 스핀-온 코팅 등을 사용하여 도 10a 내지 도 10d에 도시된 구조물 위에 포토레지스트 층을 성막함으로써 형성될 수 있다. 이어서, 포토레지스트 층을 패터닝된 에너지원(예를 들어, 패터닝된 광원)에 노출시키고 포토레지스트 층을 현상하여 포토레지스트 층의 노출되거나 노출되지 않은 부분을 제거함으로써 패터닝된 포토레지스트를 형성함으로써 포토레지스트 층이 패터닝될 수 있다. 이어서, 더미 게이트(72), 마스크(74), 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)는 이방성 에칭 공정(예를 들어, 건식 에칭 공정) 등과 같은 적합한 에칭 공정을 사용하여 에칭된다. 도 12a 내지 도 12d와 관련하여 논의된 공정을 사용하여 더미 게이트(72), 마스크(74), 제 1 게이트 스페이서(80), 제 2 게이트 스페이서(82), 및 제 3 게이트 스페이서(84)를 에칭함으로써 남겨진 리세스 내에 제 1 ILD(96)가 성막될 수 있다. 더미 게이트(72) 또는 게이트 전극(104)은 도 18e에 도시된 절단 게이트 전극(104)을 형성하기 위해 임의의 적합한 지점에서 또는 임의의 적합한 방법에 의해 절단될 수 있다.
도 19a 내지 도 19d에서, 제 1 유전체 층(112)은 평탄화되고 하드 마스크(98)는 제거된다. 제 1 유전체 층(112)은 CMP와 같은 공정에 의해 평탄화될 수 있다. 제 1 ILD(96), 제 1 CESL(94), 제 1 게이트 스페이서(80), 게이트 유전체 층(102) 및 게이트 전극(104) 위에 배치된 제 1 유전체 층(112)의 부분이 제거될 수 있고, 평탄화에 후에, 게이트 스택 및 제 1 유전체 층(11)의 상단 표면은 제 1 ILD의 상단 표면과 평평하게 될 수 있다. 평탄화 공정은 하드 마스크(98)를 추가로 제거할 수 있다. 이미 논의된 바와 같이, 제 1 유전체 층(112)은 하드 마스크(98)의 두께보다 큰 깊이로 제 2 게이트 마스크 스페이서(82) 및 제 3 게이트 스페이서(84)를 제거함으로써 남겨진 개구부에 성막되어, 평탄화 공정에 의해 하드 마스크(98)가 제거된 후에 제 1 유전체 층(112)이 남아 있도록 한다. 평탄화 후에, 게이트 스택의 높이는 약 10 nm 내지 약 30 nm일 수 있다. 제 1 유전체 층(112)의 상단 표면은 평평한 것으로 도시되어 있지만, 제 1 유전체 층(112)의 상단 표면은 평탄화 공정 후에 만곡될 수 있다. 예를 들어, 일부 실시예에서, 제 1 유전체 층(112)의 상단 표면은 볼록하거나 오목할 수 있다.
도 20a 내지도 20d에서, 제 2 ILD(116)는 제 1 ILD(96), 게이트 전극(104), 게이트 유전체 층(102), 제 1 CESL(94), 제 1 유전체 층(112) 및 제 1 게이트 스페이서(80) 위에 성막된다. 일부 실시예에서, 제 2 ILD(116)는 유동성 CVD에 의해 형성된 유동성 막이다. 제 2 ILD(116)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성될 수 있으며, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 일부 실시예들에 따르면, 제 2 ILD(116)의 형성 전에, 게이트 스택(게이트 유전체 층(102) 및 게이트 전극(104)을 포함함)이 리세스되어, 도 20a 및 도 20b에 도시된 바와 같이, 제 1 게이트 스페이서(80)의 대향 측부 사이와 게이트 스택 위에 리세스가 직접 형성되게 한다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(114)가 리세스 내에 충전되고, 제 1 ILD(96) 위로 연장되는 유전체 재료의 과잉 부분을 제거하기 위해 평탄화 공정이 이어진다. 후속하여 형성된 게이트 콘택(예를 들어, 도 21a 내지 도 21d를 참조하여 후술되는 게이트 콘택(118))은 리세스된 게이트 전극(104)의 상단 표면과 접촉하기 위해 게이트 마스크(114)를 관통한다.
도 21a 내지 도 21d에서, 일부 실시예에 따라, 게이트 콘택(118) 및 소스/드레인 콘택(120)이 제 2 ILD(116) 및 제 1 ILD(96)를 통해 형성된다. 소스/드레인 콘택(120)을 위한 개구부는 제 2 ILD(116), 제 1 ILD(96) 및 제 1 CESL(94)을 통해 형성되고, 게이트 콘택(118)을 위한 개구부는 제 2 ILD(116) 및 게이트 마스크(114)를 통해 형성된다. 개구부는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 개구부는 가스 스페이서(110)의 노출을 피하기 위해 제어된 방식으로 형성될 수 있다. 확산 배리어 층, 점착 층 등과 같은 라이너 및 도전성 재료가 개구부 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 게이트 콘택 및 소스/드레인 콘택은 물리적 기상 증착(physical vapor deposition; PVD), CVD 등과 같은 공정에 의해 성막될 수 있다. 제 2 ILD 층(116)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 남아 있는 라이너 및 도전성 재료는 개구부 내에 소스/드레인 콘택(120) 및 게이트 콘택(118)을 형성한다. 에피택셜 소스/드레인 영역(92)과 소스/드레인 콘택(120) 사이의 계면에서 실리사이드를 형성하기 위해 어닐링 공정이 수행될 수 있다. 소스/드레인 콘택(120)은 에피택셜 소스/드레인 영역(92)에 물리적으로 그리고 전기적으로 결합되고, 게이트 콘택(118)은 게이트 전극(104)에 물리적으로 그리고 전기적으로 결합된다. 소스/드레인 콘택(120) 및 게이트 콘택(118)은 상이한 공정으로 형성될 수 있거나 동일한 공정으로 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택(120) 및 게이트 콘택(118) 각각은 상이한 단면으로 형성될 수 있으며, 이는 컨택트의 단락을 피할 수 있음을 인지해야한다.
상술된 바와 같이, 가스 스페이서(110)를 형성하는 것은 본 출원의 구조물에 사용되는 스페이서의 유효 유전 상수를 감소시킨다. 이는 기생 커패시턴스를 감소시키며, 이는 상술된 방법에 따라 형성된 디바이스의 회로 속도, 신뢰성 및 전체 디바이스 성능을 증가시킨다. 더욱이, 가스 스페이서(110)를 형성하기 위해 저온 에칭 공정을 사용하는 것은 에칭 공정의 에칭 선택성을 개선하고, 이는 다른 구조물을 제거하거나 손상시키는 것 없이 제 2 게이트 스페이서(82) 및 제 3 게이트 스페이서(84)가 제거될 수 있게 한다. 이는 상술된 방법에 따라 형성된 디바이스의 디바이스 결점을 감소시키고 디바이스 성능을 향상시킬 수 있다.
일 실시예에 따르면, 방법은 기판 위에 게이트 스택을 형성하는 단계; 게이트 스택의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계; 제 1 게이트 스페이서의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계; 제 1 개구부를 형성하기 위해 에칭 공정을 사용하여 제 2 게이트 스페이서를 제거하는 단계 - 에칭 공정은 0 ℃ 미만의 온도에서 수행되고, 에칭 공정은 불화 수소를 포함하는 에칭 용액을 사용함 - ; 및 제 1 게이트 스페이서 및 게이트 스택 위에 유전체 층을 성막하는 단계 - 유전체 층은 제 1 개구부 내의 가스 스페이서를 밀봉함 - 를 포함한다. 일 실시예에서, 에칭 용액은 촉매를 더 포함하고, 촉매는 물을 포함한다. 일 실시예에서, 에칭 용액 중의 불화 수소의 유속은 50 SCCM 내지 700 SCCM이고, 에칭 용액 중의 물의 유속은 300 MGM 내지 1800 MGM이다. 일 실시예에서, 에칭 용액은 촉매를 더 포함하고, 촉매는 에탄올을 포함한다. 일 실시예에서, 에칭 용액 중의 불화 수소의 유속은 50 SCCM 내지 700 SCCM이고, 에칭 용액 중의 에탄올의 유속은 100 SCCM 내지 800 SCCM이다. 일 실시예에서, 에칭 공정은 1 내지 3 에칭 사이클을 포함하고, 에칭 사이클 각각은 퍼지(purge)가 후속된다. 일 실시예에서, 에칭 공정 동안, 게이트 스택 및 제 1 게이트 스페이서의 표면 상에 고체 에칭 막이 형성되고, 제 2 게이트 스페이서의 표면 상에 액체 에칭 막이 형성된다.
또다른 실시예에 따르면, 방법은, 반도체 기판 위에 게이트 스택을 형성하는 단계; 게이트 스택의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계; 제 1 게이트 스페이서의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계; 게이트 스택의 대향 측부 상에 소스/드레인 영역을 에피택셜 성장시키는 단계; 에칭 공정을 사용하여 제 2 게이트 스페이서를 제거하는 단계 - 제 2 게이트 스페이서를 제거하는 단계는 제 1 개구부를 형성하고, 에칭 공정 동안, 게이트 스택, 제 1 게이트 스페이서 및 소스/드레인 영역의 표면 상에 고체 에칭 막이 형성되고, 제 2 게이트 스페이서의 표면 상에 액체 에칭 막이 형성됨 - ; 및 제 1 개구부를 밀봉하는 제 1 유전체 층을 성막하고 제 1 게이트 스페이서의 측벽 상에 가스 스페이서를 규정하는 단계를 포함한다. 일 실시예에서, 제 2 게이트 스페이서는 실리콘 산화물 층 및 실리콘 질화물 층을 포함하고, 상기 제 1 게이트 스페이서는 실리콘 탄질화물을 포함하는 것인 방법. 일 실시예에서, 게이트 스택은 제 2 유전체 층 및 제 2 유전체 층 위에 놓인 금속 게이트를 포함하고, 제 2 게이트 스페이서는 게이트 스택을 형성한 후에 제거된다. 일 실시예에서, 에칭 공정은 불화 수소 및 에탄올을 포함하는 에칭 용액을 사용한다. 일 실시예에서, 에칭 공정은 불화 수소 및 물을 포함하는 에칭 용액을 사용한다. 일 실시예에서, 에칭 공정은 -30 ℃ 내지 0 ℃의 온도에서 수행된다.
또다른 실시예에서, 반도체 디바이스를 제조하는 방법은 반도체 기판 위에 더미 게이트를 형성하는 단계; 더미 게이트 위에 제 1 스페이서 층을 성막하는 단계; 제 1 스페이서 층 위에 제 2 스페이서 층을 성막하는 단계; 제 2 스페이서 층 위에 제 3 스페이서 층을 성막하는 단계; 제 1 스페이서 층, 상기 제 2 스페이서 층 및 제 3 스페이서 층을 패터닝하여 각각 제 1 게이트 스페이서, 제 2 게이트 스페이서 및 제 3 게이트 스페이서를 형성하는 단계; 제 3 게이트 스페이서에 인접한 더미 게이트의 대향 측부 상에 소스/드레인 영역을 에피택셜 성장시키는 단계; 더미 게이트를 금속 게이트로 대체하는 단계; 및 더미 게이트를 대체한 후에, 0 ℃ 미만의 온도에서 에칭 공정을 사용하여 제 2 게이트 스페이서 및 제 3 게이트 스페이서를 제거하는 단계 - 제 2 게이트 스페이서 및 제 3 게이트 스페이서를 제거하는 단계는 소스/드레인 영역 및 제 1 게이트 스페이서의 표면을 노출시키는 보이드(void)를 형성함 - 를 포함한다. 일 실시예에서, 방법은 소스/드레인 영역 및 더미 게이트 위에 층간 유전체를 형성하는 단계; 층간 유전체 및 더미 게이트를 평탄화하는 단계; 층간 유전체를 에치 백하여 제 1 개구부를 형성하는 단계; 및 제 1 개구부를 하드 마스크로 충전하는 단계를 더 포함하고, 제 2 게이트 스페이서 및 제 3 게이트 스페이서를 제거하는 단계는 제 1 개구부를 충전하는 단계 후에 수행된다. 일 실시예에서, 방법은 하드 마스크, 금속 게이트 및 보이드 위에 유전체 층을 형성하는 단계를 더 포함하고, 유전체 층은 보이드를 밀봉하여 제 1 게이트 스페이서에 인접한 에어 스페이서를 형성한다. 일 실시예에서, 에어 스페이서의 부분은 반도체 기판의 주 표면에 직교하는 방향으로 소스/드레인 영역의 부분 아래로 연장된다. 일 실시예에서, 방법은 유전체 층, 층간 유전체, 제 1 게이트 스페이서 및 금속 게이트를 평탄화하는 제 2 평탄화를 수행하는 단계, 및 하드 마스크를 제거하는 단계를 더 포함하고, 금속 게이트는 제 2 평탄화 이전에 10 nm 내지 60 nm의 게이트 높이를 가지고, 금속 게이트는 제 2 평탄화 이후에 10 nm 내지 30 nm의 게이트 높이를 가진다. 일 실시예에서, 에칭 공정은 불화 수소 및 물을 포함하는 에칭 용액을 사용한다. 일 실시예에서, 에칭 공정은 불화 수소 및 에탄올을 포함하는 에칭 용액을 사용한다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 방법에 있어서,
기판 위에 게이트 스택을 형성하는 단계;
상기 게이트 스택의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계;
상기 제 1 게이트 스페이서의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계;
제 1 개구부를 형성하기 위해 에칭 공정을 사용하여 제 2 게이트 스페이서를 제거하는 단계 - 상기 에칭 공정은 0 ℃ 미만의 온도에서 수행되며, 상기 에칭 공정은 불화 수소를 포함하는 에칭 용액을 사용함 - ; 및
상기 제 1 게이트 스페이서 및 상기 게이트 스택 위에 유전체 층을 성막하는 단계 - 상기 유전체 층은 상기 제 1 개구부의 가스 스페이서를 밀봉함 -
를 포함하는 방법.
2. 제 1 항에 있어서,
상기 에칭 용액은 촉매를 더 포함하고, 상기 촉매는 물을 포함하는 것인 방법.
3. 제 2 항에 있어서,
상기 에칭 용액 중의 불화 수소의 유속은 50 SCCM 내지 700 SCCM이고, 상기 에칭 용액 중의 물의 유속은 300 MGM 내지 1800 MGM인 것인 방법.
4. 제 1 항에 있어서,
상기 에칭 용액은 촉매를 더 포함하고, 상기 촉매는 에탄올을 포함하는 것인 방법.
5. 제 4 항에 있어서,
상기 에칭 용액 중의 불화 수소의 유속은 50 SCCM 내지 700 SCCM이고, 상기 에칭 용액 중의 에탄올의 유속은 100 SCCM 내지 800 SCCM인 것인 방법.
6. 제 1 항에 있어서,
상기 에칭 공정은 1 내지 3 에칭 사이클을 포함하고, 상기 에칭 사이클 각각은 퍼지(purge)가 후속되는 것인 방법.
7. 제 1 항에 있어서,
상기 에칭 공정 동안, 상기 게이트 스택 및 상기 제 1 게이트 스페이서의 표면 상에 고체 에칭 막이 형성되고, 상기 제 2 게이트 스페이서의 표면 상에 액체 에칭 막이 형성되는 것인 방법.
8. 방법에 있어서,
반도체 기판 위에 게이트 스택을 형성하는 단계;
상기 게이트 스택의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계;
상기 제 1 게이트 스페이서의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계;
상기 게이트 스택의 대향 측부 상에 소스/드레인 영역을 에피택셜 성장시키는 단계;
에칭 공정을 사용하여 상기 제 2 게이트 스페이서를 제거하는 단계 - 상기 제 2 게이트 스페이서를 제거하는 단계는 제 1 개구부를 형성하고, 상기 에칭 공정 동안, 상기 게이트 스택, 상기 제 1 게이트 스페이서 및 상기 소스/드레인 영역의 표면 상에 고체 에칭 막이 형성되고, 상기 제 2 게이트 스페이서의 표면 상에 액체 에칭 막이 형성됨 - ; 및
상기 제 1 개구부를 밀봉하는 제 1 유전체 층을 성막하고 상기 제 1 게이트 스페이서의 측벽 상에 가스 스페이서를 규정하는 단계
를 포함하는 방법
9. 제 8 항에 있어서,
상기 제 2 게이트 스페이서는 실리콘 산화물 층 및 실리콘 질화물 층을 포함하고, 상기 제 1 게이트 스페이서는 실리콘 탄질화물(carbonitride)을 포함하는 것인 방법.
10. 제 9 항에 있어서,
상기 게이트 스택은 제 2 유전체 층 및 상기 제 2 유전체 층 위에 놓인 금속 게이트를 포함하고, 상기 제 2 게이트 스페이서는 상기 게이트 스택을 형성한 후에 제거되는 것인 방법.
11. 제 8 항에 있어서,
상기 에칭 공정은 불화 수소 및 에탄올을 포함하는 에칭 용액을 사용하는 것인 방법.
12. 제 8 항에 있어서,
상기 에칭 공정은 불화 수소 및 물을 포함하는 에칭 용액을 사용하는 것인 방법.
13. 제 8 항에 있어서,
상기 에칭 공정은 -30 ℃ 내지 0 ℃의 온도에서 수행되는 것인 방법.
14. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판 위에 더미 게이트를 형성하는 단계;
상기 더미 게이트 위에 제 1 스페이서 층을 성막하는 단계;
상기 제 1 스페이서 층 위에 제 2 스페이서 층을 성막하는 단계;
상기 제 2 스페이서 층 위에 제 3 스페이서 층을 성막하는 단계;
상기 제 1 스페이서 층, 상기 제 2 스페이서 층 및 상기 제 3 스페이서 층을 패터닝하여 각각 제 1 게이트 스페이서, 제 2 게이트 스페이서 및 제 3 게이트 스페이서를 형성하는 단계;
상기 제 3 게이트 스페이서에 인접한 상기 더미 게이트의 대향 측부 상에 소스/드레인 영역을 에피택셜 성장시키는 단계;
상기 더미 게이트를 금속 게이트로 대체하는 단계; 및
상기 더미 게이트를 대체한 후에, 0 ℃ 미만의 온도에서 에칭 공정을 사용하여 제 2 게이트 스페이서 및 제 3 게이트 스페이서를 제거하는 단계 - 상기 제 2 게이트 스페이서 및 상기 제 3 게이트 스페이서를 제거하는 단계는 상기 소스/드레인 영역 및 상기 제 1 게이트 스페이서의 표면을 노출시키는 보이드(void)를 형성함 -
를 포함하는 방법.
15. 제 14 항에 있어서,
상기 소스/드레인 영역 및 상기 더미 게이트 위에 층간 유전체를 형성하는 단계;
상기 층간 유전체 및 상기 더미 게이트를 평탄화하는 단계;
상기 층간 유전체를 에치 백하여 제 1 개구부를 형성하는 단계; 및
상기 제 1 개구부를 하드 마스크로 충전하는 단계 - 상기 제 2 게이트 스페이서 및 상기 제 3 게이트 스페이서를 제거하는 단계는 상기 제 1 개구부를 충전하는 단계 후에 수행됨 -
를 더 포함하는 방법.
16. 제 15 항에 있어서,
상기 하드 마스크, 상기 금속 게이트 및 상기 보이드 위에 유전체 층을 형성하는 단계를 더 포함하고, 상기 유전체 층은 상기 보이드를 밀봉하여 상기 제 1 게이트 스페이서에 인접한 에어 스페이서를 형성하는 것인 방법.
17. 제 16 항에 있어서,
상기 에어 스페이서의 부분은 상기 반도체 기판의 주 표면에 직교하는 방향으로 상기 소스/드레인 영역의 부분 아래로 연장되는 것인 방법.
18. 제 16 항에 있어서,
상기 유전체 층, 상기 층간 유전체, 상기 제 1 게이트 스페이서 및 상기 금속 게이트를 평탄화하는 제 2 평탄화를 수행하는 단계, 및 상기 하드 마스크를 제거하는 단계를 더 포함하고, 상기 금속 게이트는 상기 제 2 평탄화 이전에 10 nm 내지 60 nm의 게이트 높이를 가지고, 상기 금속 게이트는 상기 제 2 평탄화 이후에 10 nm 내지 30 nm의 게이트 높이를 가지는 것인 방법.
19. 제 14 항에 있어서,
상기 에칭 공정은 불화 수소 및 물을 포함하는 에칭 용액을 사용하는 것인 방법.
20. 제 14 항에 있어서,
상기 에칭 공정은 불화 수소 및 에탄올을 포함하는 에칭 용액을 사용하는 것인 방법.

Claims (10)

  1. 방법에 있어서,
    기판 위에 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계;
    상기 제 1 게이트 스페이서의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계;
    제 1 개구부를 형성하기 위해 에칭 공정을 사용하여 제 2 게이트 스페이서를 제거하는 단계 - 상기 에칭 공정은 0 ℃ 미만의 온도에서 수행되며, 상기 에칭 공정은 불화 수소를 포함하는 에칭 용액을 사용함 - ; 및
    상기 제 1 게이트 스페이서 및 상기 게이트 스택 위에 유전체 층을 성막하는 단계 - 상기 유전체 층은 상기 제 1 개구부의 가스 스페이서를 밀봉함 -
    를 포함하고,
    상기 에칭 공정 동안, 상기 게이트 스택 및 상기 제 1 게이트 스페이서의 표면 상에 고체 에칭 막이 형성되고, 상기 제 2 게이트 스페이서의 표면 상에 액체 에칭 막이 형성되는 것인, 방법.
  2. 제 1 항에 있어서,
    상기 에칭 용액은 촉매를 더 포함하고, 상기 촉매는 물을 포함하는 것인 방법.
  3. 제 1 항에 있어서,
    상기 에칭 용액은 촉매를 더 포함하고, 상기 촉매는 에탄올을 포함하는 것인 방법.
  4. 제 1 항에 있어서,
    상기 에칭 공정은 1 내지 3 에칭 사이클을 포함하고, 상기 에칭 사이클 각각은 퍼지(purge)가 후속되는 것인 방법.
  5. 삭제
  6. 방법에 있어서,
    반도체 기판 위에 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계;
    상기 제 1 게이트 스페이서의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계;
    상기 게이트 스택의 대향 측부 상에 소스/드레인 영역을 에피택셜 성장시키는 단계;
    에칭 공정을 사용하여 상기 제 2 게이트 스페이서를 제거하는 단계 - 상기 제 2 게이트 스페이서를 제거하는 단계는 제 1 개구부를 형성하고, 상기 에칭 공정 동안, 상기 게이트 스택, 상기 제 1 게이트 스페이서 및 상기 소스/드레인 영역의 표면 상에 고체 에칭 막이 형성되고, 상기 제 2 게이트 스페이서의 표면 상에 액체 에칭 막이 형성됨 - ; 및
    상기 제 1 개구부를 밀봉하는 제 1 유전체 층을 성막하고 상기 제 1 게이트 스페이서의 측벽 상에 가스 스페이서를 규정하는 단계
    를 포함하는 방법.
  7. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에 더미 게이트를 형성하는 단계;
    상기 더미 게이트 위에 제 1 스페이서 층을 성막하는 단계;
    상기 제 1 스페이서 층 위에 제 2 스페이서 층을 성막하는 단계;
    상기 제 2 스페이서 층 위에 제 3 스페이서 층을 성막하는 단계;
    상기 제 1 스페이서 층, 상기 제 2 스페이서 층 및 상기 제 3 스페이서 층을 패터닝하여 각각 제 1 게이트 스페이서, 제 2 게이트 스페이서 및 제 3 게이트 스페이서를 형성하는 단계;
    상기 제 3 게이트 스페이서에 인접한 상기 더미 게이트의 대향 측부 상에 소스/드레인 영역을 에피택셜 성장시키는 단계;
    상기 더미 게이트를 금속 게이트로 대체하는 단계; 및
    상기 더미 게이트를 대체한 후에, 0 ℃ 미만의 온도에서 에칭 공정을 사용하여 제 2 게이트 스페이서 및 제 3 게이트 스페이서를 제거하는 단계 - 상기 제 2 게이트 스페이서 및 상기 제 3 게이트 스페이서를 제거하는 단계는 상기 소스/드레인 영역 및 상기 제 1 게이트 스페이서의 표면을 노출시키는 보이드(void)를 형성함 -
    를 포함하는 방법.
  8. 제 7 항에 있어서,
    상기 소스/드레인 영역 및 상기 더미 게이트 위에 층간 유전체를 형성하는 단계;
    상기 층간 유전체 및 상기 더미 게이트를 평탄화하는 단계;
    상기 층간 유전체를 에치 백하여 제 1 개구부를 형성하는 단계; 및
    상기 제 1 개구부를 하드 마스크로 충전하는 단계 - 상기 제 2 게이트 스페이서 및 상기 제 3 게이트 스페이서를 제거하는 단계는 상기 제 1 개구부를 충전하는 단계 후에 수행됨 -
    를 더 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 하드 마스크, 상기 금속 게이트 및 상기 보이드 위에 유전체 층을 형성하는 단계를 더 포함하고, 상기 유전체 층은 상기 보이드를 밀봉하여 상기 제 1 게이트 스페이서에 인접한 에어 스페이서를 형성하는 것인 방법.
  10. 제 9 항에 있어서,
    상기 에어 스페이서의 부분은 상기 반도체 기판의 주 표면에 직교하는 방향으로 상기 소스/드레인 영역의 부분 아래로 연장되는 것인 방법.
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