KR20210061486A - 에피택시얼 영역을 포함하는 반도체 소자 - Google Patents

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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 활성 영역; 상기 활성 영역 상의 채널 영역; 상기 활성 영역 상에서 상기 채널 영역과 인접하는 소스/드레인 영역; 상기 채널 영역 상에서, 상기 채널 영역과 중첩하는 게이트 구조물; 상기 소스/드레인 영역 상의 콘택 구조물; 상기 콘택 구조물과 상기 게이트 구조물 사이의 게이트 스페이서; 및 상기 콘택 구조물의 측면을 둘러싸는 콘택 스페이서를 포함한다. 상기 소스/드레인 영역은 리세스된 표면을 갖는 제1 에피택시얼 영역 및 상기 제1 에피택시얼 영역의 상기 리세스된 표면 상의 제2 에피택시얼 영역을 포함하고, 상기 제2 에피택시얼 영역은 상기 콘택 구조물과 수직 방향으로 중첩하는 부분으로부터 수평 방향으로 연장되어 상기 콘택 스페이서와 상기 수직 방향으로 중첩하는 확장 부분을 포함한다.

Description

에피택시얼 영역을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING EPITAXIAL REGION}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 에피택시얼 영역을 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 평면형(planar) 모스펫(MOSFET)의 크기가 축소되고 있고, 이러한 모스펫의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 모스펫을 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 성능을 개선할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 반도체 소자의 생산성을 향상시킬 수 있는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에서 제1 활성 영역을 한정하는 소자분리 막; 상기 소자분리 막 상의 층간 절연 층; 상기 제1 활성 영역 상의 채널 영역; 상기 제1 활성 영역 상에서 상기 채널 영역과 제1 수평 방향으로 인접하는 소스/드레인 영역; 상기 채널 영역 상에서, 상기 채널 영역과 중첩하고 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 게이트 구조물; 상기 소스/드레인 영역 상의 콘택 구조물; 상기 콘택 구조물과 상기 게이트 구조물 사이의 게이트 스페이서; 및 상기 콘택 구조물과 상기 게이트 스페이서 사이에 배치되며 상기 콘택 구조물과 상기 층간 절연 층 사이에 배치되는 콘택 스페이서를 포함한다. 상기 콘택 스페이서의 하단 및 상기 게이트 스페이서의 하단은 서로 다른 높이 레벨에 배치되고, 상기 콘택 구조물은 금속-반도체 화합물 층, 및 상기 금속-반도체 화합물 층 상의 콘택 플러그를 포함하고, 상기 소스/드레인 영역은 리세스된 표면을 갖는 제1 에피택시얼 영역 및 상기 제1 에피택시얼 영역의 상기 리세스된 표면 상의 제2 에피택시얼 영역을 포함하고, 상기 제2 에피택시얼 영역의 상부면은 상기 금속-반도체 화합물 층과 접촉하고, 상기 제2 에피택시얼 영역은 상기 콘택 구조물과 수직 방향으로 중첩하는 부분으로부터 상기 제1 수평 방향으로 연장되어 상기 콘택 스페이서와 상기 수직 방향으로 중첩하는 확장 부분을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 활성 영역; 상기 활성 영역 상의 채널 영역; 상기 활성 영역 상에서 상기 채널 영역과 인접하는 소스/드레인 영역; 상기 채널 영역 상에서, 상기 채널 영역과 중첩하는 게이트 구조물; 상기 소스/드레인 영역 상의 콘택 구조물; 상기 콘택 구조물과 상기 게이트 구조물 사이의 게이트 스페이서; 및 상기 콘택 구조물의 측면을 둘러싸는 콘택 스페이서를 포함한다. 상기 콘택 구조물은 금속-반도체 화합물 층, 및 상기 금속-반도체 화합물 층 상의 콘택 플러그를 포함하고, 상기 소스/드레인 영역은 베이스 에피택시얼 영역, 상기 베이스 에피택시얼 영역 상의 제1 에피택시얼 영역 및 상기 제1 에피택시얼 영역 상의 제2 에피택시얼 영역을 포함하고, 상기 소스/드레인 영역은 Si 원소 및 Ge 원소를 포함하고, 상기 베이스 에피택시얼 영역 내의 Ge 원소 농도, 상기 제1 에피택시얼 영역 내의 Ge 원소 농도, 및 상기 제2 에피택시얼 영역 내의 Ge 원소 농도는 서로 다르고, 상기 제2 에피택시얼 영역의 상부면은 상기 금속-반도체 화합물 층과 접촉하고, 상기 제2 에피택시얼 영역은 상기 콘택 구조물과 수직 방향으로 중첩하는 부분으로부터 수평 방향으로 연장되어 상기 콘택 스페이서와 상기 수직 방향으로 중첩하는 확장 부분을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 활성 영역; 상기 활성 영역 상의 채널 영역; 상기 활성 영역 상에서 상기 채널 영역과 인접하는 소스/드레인 영역; 상기 채널 영역 상에서, 상기 채널 영역과 중첩하는 게이트 구조물; 상기 소스/드레인 영역 상의 콘택 구조물; 상기 콘택 구조물과 상기 게이트 구조물 사이의 게이트 스페이서; 및 상기 콘택 구조물의 측면을 둘러싸는 콘택 스페이서를 포함한다. 상기 콘택 스페이서의 하단 및 상기 게이트 스페이서의 하단은 서로 다른 높이 레벨에 배치되고, 상기 소스/드레인 영역은 리세스된 표면을 갖는 제1 에피택시얼 영역 및 상기 제1 에피택시얼 영역의 상기 리세스된 표면 상의 제2 에피택시얼 영역을 포함하고, 상기 제2 에피택시얼 영역은 상기 콘택 구조물과 수직 방향으로 중첩하는 부분으로부터 수평 방향으로 연장되어 상기 콘택 스페이서와 상기 수직 방향으로 중첩하는 확장 부분을 포함한다.
실시 예들에 따르면, 소스/드레인 영역은 베이스 에피택시얼 영역, 상기 베이스 에피택시얼 영역 상의 제1 에피택시얼 영역 및 상기 제1 에피택시얼 영역 상의 제2 에피택시얼 영역을 포함할 수 있다. 상기 제2 에피택시얼 영역은 전하 이동도를 향상시키기 위하여 채널 영역에 스트레스를 가할 수 있는 스트레서일 수 있다. 상기 제2 에피택시얼 영역은 상기 채널 영역과 이격될 수 있으며, 콘택 플러그와 접촉할 수 있다. 상기 소스/드레인 영역 내에서 상기 제2 에피택시얼 영역의 불순물 농도를 가장 높게 함으로써, 소스/드레인 영역 내의 불순물로 인한 채널 영역이 열화되는 것을 방지하면서 상기 소스/드레인 영역과 상기 콘택 플러그와의 접촉 저항을 최소화할 수 있다. 따라서, 트랜지스터의 성능을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 도면들이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 나타낸 부분 확대 단면도들이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 나타낸 부분 확대 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 변형 예를 나타낸 평면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 나타낸 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 소자의 변형 예를 나타낸 평면도이다.
도 11a 내지 도 11c는 본 발명의 실시예들에 따른 반도체 소자의 변형 예를 나타낸 도면들이다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 나타낸 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 공정 흐름도이다.
도 16a 내지 도 18b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다.
우선, 도 1, 도 2a 및 도 3b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이고, 도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 Ia-Ia'선을 따라 취해진 영역 및 IIa-IIa'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 도 2a의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 2c는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 IIIa-IIIa'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1, 도 2a 내지 도 2c를 참조하면, 일 실시예에 따른 반도체 소자(1)는 반도체 기판(3), 상기 반도체 기판(3) 상의 활성 영역(6p) 및 소자분리 막(9), 및 상기 활성 영역(6p) 상의 채널 영역(6p) 및 소스/드레인 영역(21a)을 포함할 수 있다. 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다.
일 예에서, 상기 활성 영역(6)은 제1 수평 방향(D1)으로 연장되는 라인 모양 또는 바 모양일 수 있다. 상기 제1 수평 방향(D1)은 상기 반도체 기판(3)의 상부면과 평행할 수 있다.
일 예에서, 상기 소자분리 막(9)은 트렌치 소자분리 막(shallow trench isoliation layer)일 수 있다. 상기 소자분리 막(9)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
일 예에서, 상기 채널 영역(6p)는 상기 활성 영역(6)으로부터 수직 방향(D3)으로 연장될 수 있다. 상기 채널 영역(6p)은 활성 핀(active fin)으로 지칭될 수도 있다.
일 예에서, 상기 채널 영역(6p)가 PMOS 트랜지스터의 채널 영역인 경우에, 상기 채널 영역(6p)는 N 형의 도전형을 가질 수 있고, 상기 소스/드레인 영역(21a)은 P형의 도전형을 가질 수 있다.
상기 반도체 소자(1)는 상기 활성 영역(6) 상에서 상기 채널 영역(6p)과 중첩하며 상기 제1 수평 방향(D1)과 수직한 제2 수평 방향(D2)으로 연장되어 상기 소자분리 막(9)과 중첩하는 게이트 구조물(36), 및 상기 게이트 구조물(36)의 측면 상의 게이트 스페이서(15)를 더 포함할 수 있다. 상기 게이트 구조물(36)은 상기 채널 영역(6p)의 상부면 및 측면을 덮으면서 상기 제2 수평 방향(D2)으로 연장될 수 있다.
상기 게이트 구조물(36)은 게이트 전극(42), 상기 게이트 전극(42)의 하부면 및 측면을 덮는 게이트 유전체 층(39), 및 상기 게이트 전극(42) 상의 게이트 캐핑 층(45)을 포함할 수 있다. 상기 게이트 캐핑 층(45)은 상기 게이트 유전체 층(39)의 상단을 덮을 수 있다.
상기 게이트 유전체 층(39)은 실리콘 산화물 및/또는 고 유전체(high-k dielectric)을 포함할 수 있다. 상기 게이트 전극(42)은 도우프트 실리콘, 금속 질화물(e.g., TiN, TaN 또는 WN 등) 또는 금속(e.g., W 등) 등과 같은 도전성 물질로 형성될 수 있다. 상기 게이트 캐핑 층(45)은 SiN 또는 SiON 등과 같은 절연성 물질로 형성될 수 있다. 상기 게이트 스페이서(15)는 SiO, SiN, SiON 또는 SiOC 등과 같은 절연성 물질로 형성될 수 있다.
상기 소스/드레인 영역(21a)은 상기 활성 영역(6) 상에서 상기 채널 영역(6p)과 상기 제1 수평 방향(D1)으로 인접할 수 있다.
상기 소스/드레인 영역(21a) 상에서, 상기 층간 절연 층(30) 및 상기 게이트 스페이서(15)에 의해 한정되는 콘택 홀(48)이 배치될 수 있다.
상기 반도체 소자(1)는 상기 소스/드레인 영역(21a) 상의 콘택 구조물(57)을 더 포함할 수 있다. 상기 콘택 구조물(57)은 금속-반도체 화합물 층(60) 및 상기 금속-반도체 화합물 층(60) 상의 콘택 플러그(63)를 포함할 수 있다. 상기 콘택 구조물(57)은 상기 콘택 홀(48) 내에 배치될 수 있다. 상기 금속-반도체 화합물 층(60)은 금속 및 실리콘의 합금 층(metal-silicon alloy layer), 금속 및 저마늄의 합금 층(metal-germanium alloy layer), 또는 금속, 실리콘 및 저마늄의 합금 층(metal-silicon-germanium alloy layer)일 수 있다. 여기서, 상기 금속-반도체 화합물 층(60)에서의 금속은 Ti, Ta, Ni 또는 Co 일 수 있다.
일 예에서, 상기 금속-반도체 화합물 층(60)은 약 1nm 내지 약10nm의 두께일 수 있다.
일 예에서, 상기 콘택 플러그(63)는 제1 도전 층(66) 및 제2 도전 층(69)을 포함할 수 있다. 상기 제1 도전 층(66)은 상기 제2 도전 층(69)의 하부면 및 측면을 덮을 수 있다. 상기 제1 도전 층(66)은 TiN, TaN 또는 WN 등과 같은 금속 질화물을 포함할 수 있고, 상기 제2 도전 층(69)은 W 등과 같은 금속을 포함할 수 있다.
상기 반도체 소자(1)는 상기 콘택 홀(48) 내에서, 상기 콘택 구조물(57)의 측면을 둘러싸는 콘택 스페이서(51)를 더 포함할 수 있다. 상기 콘택 스페이서(51)는 상기 콘택 구조물(57)과 상기 게이트 스페이서(15) 사이에 개재되면서 상기 콘택 구조물(57)과 상기 층간 절연 층(30) 사이에 개재될 수 있다. 상기 콘택 스페이서(51)는 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
일 예에서, 상기 콘택 스페이서(51)의 하단은 상기 게이트 스페이서(15)의 하단 보다 낮은 높일 레벨에 배치될 수 있다.
일 예에서, 상기 게이트 스페이서(15)의 상기 제1 수평 방향(D1)의 최대 두께는 상기 콘택 스페이서(51)의 상기 제1 수평 방향(D1)의 최대 두께 보다 클 수 있다.
상기 소스/드레인 영역(21a)은 리세스된 표면(27r)을 갖는 제1 에피택시얼 영역(27) 및 상기 제1 에피택시얼 영역(27)의 상기 리세스된 표면(27r) 상의 제2 에피택시얼 영역(54)을 포함할 수 있다. 상기 제1 에피택시얼 영역(27)은 상기 게이트 스페이서(15)의 하부면과 접촉하는 상단(27t)을 더 포함할 수 있다.
상기 게이트 스페이서(15)의 하부면 또는 상기 채널 영역(6p)의 상부면을 기준면으로 보았을 때, 상기 제1 에피택시얼 영역(27)의 상기 리세스된 표면(27r)의 최대 깊이는 약 5nm 내지 약 50nm일 수 있다.
상기 소스/드레인 영역(21a)은 베이스 에피택시얼 영역(24)을 더 포함할 수 있다. 상기 베이스 에피택시얼 영역(24)은 상기 제1 에피택시얼 영역(27)과 상기 채널 영역(6p) 사이에 배치되며 상기 제1 에피택시얼 영역(27)과 상기 활성 영역(6) 사이에 배치될 수 있다. 상기 베이스 에피택시얼 영역(24)은 상기 제1 에피택시얼 영역(27)의 상기 상단(27t)과 공면을 이루는 상단(24t)을 포함할 수 있다.
일 예에서, 상기 베이스 에피택시얼 영역(24)의 상기 상단(24t) 및 상기 제1 에피택시얼 영역(27)의 상기 상단(27t)은 상기 게이트 스페이서(15)의 하부면과 접촉할 수 있다.
상기 제2 에피택시얼 영역(54)의 상부면(54U)은 상기 콘택 구조물(57)의 상기 금속-반도체 화합물 층(60)과 접촉할 수 있다.
일 예에서, 상기 제2 에피택시얼 영역(54)의 상기 상부면(54U)은 아래 방향으로 휘어진 모양일 수 있다.
일 예에서, 상기 제2 에피택시얼 영역(54)의 상기 상부면(54U)은 상기 게이트 스페이서(15)의 하부면 및 상기 게이트 구조물(36)의 하부면 보다 낮은 높이 레벨에 배치될 수 있다.
상기 제2 에피택시얼 영역(54)은 상기 콘택 구조물(57)과 수직 방향(D3)으로 중첩하는 부분으로부터 상기 제1 수평 방향(D1)으로 연장되어 상기 콘택 스페이서(51)와 상기 수직 방향(D3)으로 중첩하는 확장 부분(54p)을 포함할 수 있다.
상기 제2 에피택시얼 영역(54)의 상기 확장 부분(54p)은 상기 게이트 스페이서(15)와 중첩할 수 있다. 상기 제2 에피택시얼 영역(54)의 상기 확장 부분(54p)은 상기 게이트 스페이서(15)와 이격될 수 있다. 상기 제2 에피택시얼 영역(54)은 상기 콘택 스페이서(51)의 하단(51L)과 접촉할 수 있다.
상기 제1 에피택시얼 영역(27)은 상기 제2 에피택시얼 영역(54)의 상기 확장 부분(54p) 보다 아래에 위치하는 제1 하부 에피택시얼 영역(27L) 및 상기 제2 에피택시얼 영역(54)의 상기 확장 부분(54p) 보다 위에 위치하는 제1 상부 에피택시얼 영역(27U)을 포함할 수 있다. 상기 제1 하부 에피택시얼 영역(27L) 및 상기 제1 상부 에피택시얼 영역(27U)은 서로 연결될 수 있다.
상기 제2 에피택시얼 영역(54)의 상기 제1 수평 방향(D1)의 최대 폭은 상기 금속-반도체 화합물 층(60)의 상기 제1 수평 방향(D1)의 최대 폭 보다 클 수 있다. 상기 제2 에피택시얼 영역(54)의 상기 제2 수평 방향(D2)의 최대 폭은 상기 금속-반도체 화합물 층(60)의 상기 제2 수평 방향(D2)의 최대 폭 보다 클 수 있다.
상기 채널 영역(6p), 상기 소스/드레인 영역(21a) 및 상기 게이트 구조물(36)을 포함하는 트랜지스터는 PMOS 트랜지스터일 수 있다. 상기 소스/드레인 영역(27a)은 Si 원소 및 Ge 원소를 포함할 수 있다. 상기 제1 에피택시얼 영역(27) 내의 Ge 원소 농도는 상기 베이스 에피택시얼 영역(24) 내의 Ge 원소 농도 보다 높을 수 있다. 상기 제2 에피택시얼 영역(54) 내의 Ge 원소 농도는 상기 제1 에피택시얼 영역(27) 내의 Ge 원소 농도 보다 높을 수 있다.
일 예에서, 상기 베이스 에피택시얼 영역(24) 내의 Ge 원소 농도는 약 1 % 내지 약 40 % 일 수 있다.
일 예에서, 상기 제1 에피택시얼 영역(27) 내의 Ge 원소 농도는 약 30 % 내지 약 90 % 일 수 있다.
일 예에서, 상기 제2 에피택시얼 영역(27) 내의 Ge 원소 농도는 상기 제1 에피택시얼 영역(27) 내의 Ge 원소 농도 보다 높을 수 있다. 상기 제2 에피택시얼 영역(27) 내의 Ge 원소 농도는 약 50% 내지 100%일 수 있다. 상기 베이스 에피택시얼 영역(24) 및 상기 제1 에피택시얼 영역(24)에 비하여 Ge 원소의 농도가 높은 상기 제2 에피택시얼 영역(27)은 상기 채널 영역(6p)에 압축 응력(compressive stress)을 인가하는 스트레서(stressor)일 수 있다. 따라서, 상기 채널 영역(6p) 내의 전하 이동도(charge mobility)를 증가시킬 수 있기 때문에, 상기 채널 영역(6p), 상기 소스/드레인 영역(21a) 및 상기 게이트 구조물(36)을 포함하는 PMOS 트랜지스터의 성능을 개선할 수 있다.
상기 베이스 에피택시얼 영역(24)은 약 1nm 내지 약 40nm의 두께일 수 있다.
상기 제1 에피택시얼 영역(27)은 약 1nm 내지 약 50nm의 두께일 수 있다.
상기 제2 에피택시얼 영역(54)은 약 1nm 내지 약 50nm의 두께일 수 있다.
상기 소스/드레인 영역(21a)은 B, Al, Ga 및 In 중 적어도 하나를 P형 불순물로써 포함할 수 있다. 상기 소스/드레인 영역(21a)의 상기 P형 불순물의 농도는 약 1E17 내지 약 1E22 atom / cc 일 수 있다.
상기 제2 에피택시얼 영역(54) 내의 상기 P형 불순물의 최대 농도는 상기 제1 에피택시얼 영역(27) 내의 상기 P형 불순물의 최소 농도 보다 높을 수 있다. 상기 제1 에피택시얼 영역(27) 내의 상기 P형 불순물의 최대 농도는 상기 베이스 에피택시얼 영역(24) 내의 상기 P형 불순물의 최소 농도 보다 높을 수 있다.
상기 제2 에피택시얼 영역(54)은 상기 채널 영역(6p)과 이격될 수 있으며, 상기 콘택 구조물(57)과 접촉할 수 있다. 상기 소스/드레인 영역(21a) 내에서 상기 제2 에피택시얼 영역(54)의 불순물 농도를 가장 높게 함으로써, P형 불순물로 인하여 상기 채널 영역(6p)이 열화되는 것을 방지할 수 있으며, 상기 소스/드레인 영역(21a)과 상기 콘택 구조물(57)과의 접촉 저항을 최소화할 수 있다. 따라서, 트랜지스터의 성능을 개선할 수 있다.
이하에서, 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기로 하다. 이하에서, 동일한 참조 부호는 동일한 구성요소를 지칭할 수 있다. 따라서, 이하에서 변형 예들을 설명함에 있어서, 앞에서 설명한 구성요소들과 중복되는 구성요소들에 대한 설명은 생략하고, 변형되거나 또는 대체될 수 있는 구성요소들을 중심으로 설명하기로 한다.
다음으로, 도 3a 내지 도 3d를 각각 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기로 하다. 도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기 위하여 도 2a의 'A'로 표시된 부분을 확대한 영역에 대응하는 부분 확대도들이다.
변형 예에서, 도 3a를 참조하면, 도 2b의 소스/드레인 영역(도 2b의 21a)을 대체할 수 있는 소스/드레인 영역(21b)이 제공될 수 있다.
상기 소스/드레인 영역(21b)은 상기 베이스 에피택시얼 영역(24), 상기 베이스 에피택시얼 영역(24) 상의 제1 에피택시얼 영역(27b) 및 상기 제1 에피택시얼 영역(27b) 상의 제2 에피택시얼 영역(54b)을 포함할 수 있다.
상기 제2 에피택시얼 영역(54b)은 상기 콘택 구조물(57) 및 상기 콘택 스페이서(51)와 중첩하는 부분으로부터 상기 채널 영역(6p)을 향하는 방향으로 연장되어 상기 게이트 스페이서(15)와 상기 수직 방향(D3)으로 중첩하는 확장 부분(54p')을 포함할 수 있다.
상기 제1 에피택시얼 영역(27b)은 상기 제2 에피택시얼 영역(54b)의 상기 확장 부분(54p')에 의해 상기 수직 방향(D3)으로 분리되는 제2 하부 에피택시얼 영역(27L') 및 제2 상부 에피택시얼 영역(27U')을 포함할 수 있다. 상기 제2 상부 에피택시얼 영역(27U')은 상기 제2 하부 에피택시얼 영역(27L') 상에 배치될 수 있다. 상기 제2 상부 에피택시얼 영역(27U')의 상단(27t)은 상기 게이트 스페이서(15)의 하부면과 접촉할 수 있다.
변형 예에서, 도 3b를 참조하면, 도 2b의 소스/드레인 영역(도 2b의 21a)을 대체할 수 있는 소스/드레인 영역(21c)이 제공될 수 있다.
상기 소스/드레인 영역(21c)은 상기 베이스 에피택시얼 영역(24), 상기 베이스 에피택시얼 영역(24) 상의 상기 제1 에피택시얼 영역(27) 및 상기 제1 에피택시얼 영역(27) 상의 제2 에피택시얼 영역(54c)을 포함할 수 있다.
다른 예에서, 상기 제1 에피택시얼 영역(27)은 도 3a에서 설명한 상기 제1 에피택시얼 영역(도 3a의 27b)으로 대체될 수 있다.
상기 제2 에피택시얼 영역(54c)의 상부면(54cU)은 상기 게이트 스페이서(15)의 하부면 및 상기 채널 영역(6p)의 상부면 보다 높은 레벨에 배치될 수 있다.
상기 제2 에피택시얼 영역(54c)은 도 2b의 상기 제2 에피택시얼 영역(54)의 상기 확장 부분(도 2b의 54p)을 포함할 수 있다.
다른 예에서, 상기 제2 에피택시얼 영역(54c)의 상기 확장 부분(54p)은 도 3a에서 설명한 상기 제2 에피택시얼 영역(도 3a의 54b)의 상기 확장 부분(도 3a의 54p')으로 대체될 수 있다.
변형 예에서, 도 3c를 참조하면, 도 2b에서의 상기 콘택 스페이서(51)을 대체할 수 있는 콘택 스페이서(51'), 및 도 2b에서의 상기 소스/드레인 영역(도 2b의 21a)을 대체할 수 있는 소스/드레인 영역(21d)이 제공될 수 있다.
상기 콘택 스페이서(51')의 하단(51L')은 상기 게이트 스페이서(15)의 하부면 보다 높은 높이 레벨에 배치될 수 있다.
상기 소스/드레인 영역(21d)은 상기 베이스 에피택시얼 영역(24), 상기 베이스 에피택시얼 영역(24) 상의 제1 에피택시얼 영역(27d) 및 상기 제1 에피택시얼 영역(27d) 상의 제2 에피택시얼 영역(54d)을 포함할 수 있다.
상기 제1 에피택시얼 영역(27d)은 리세스된 표면(27r)을 가질 수 있다.
상기 제1 에피택시얼 영역(27d)은 뽁족한 상단(27')을 가질 수 있고, 상기 리세스된 표면(27r)은 상기 상단(27')으로부터 리세스될 수 있다. 상기 제1 에피택시얼 영역(27d)은 상기 콘택 스페이서(51') 및 상기 게이트 스페이서(15)와 이격될 수 있다.
상기 제2 에피택시얼 영역(54d)은 상기 콘택 구조물(57)과 중첩하는 부분으로부터 상기 채널 영역(6p)을 향하는 방향(예를 들어, 도 1의 D1 방향)으로 연장되어 상기 콘택 스페이서(51') 및 상기 게이트 스페이서(15)와 수직 방향으로 중첩할 수 있다. 상기 제2 에피택시얼 영역(54d)은 상기 베이스 에피택시얼 영역(24)과 접촉할 수 있다.
상기 제2 에피택시얼 영역(54d)은 상기 콘택 스페이서(51') 및 상기 게이트 스페이서(15)와 이격될 수 있다. 상기 제2 에피택시얼 영역(54d)의 상부면(54dU)은 상기 채널 영역(6p)의 상부면 및 상기 게이트 스페이서(15)의 하부면 보다 낮은 높이 레벨에 배치될 수 있다.
변형 예에서, 도 3d를 참조하면, 도 3c에서의 상기 콘택 스페이서(도 3c의 51')와 함께, 도 3c에서의 상기 소스/드레인 영역(도 3c의 21d)을 대체할 수 있는 소스/드레인 영역(21e)이 제공될 수 있다.
상기 소스/드레인 영역(21e)은 상기 베이스 에피택시얼 영역(24), 상기 베이스 에피택시얼 영역(24) 상의 상기 제1 에피택시얼 영역(도 3c의 27d) 및 상기 제1 에피택시얼 영역(27d) 상의 제2 에피택시얼 영역(54e)을 포함할 수 있다.
상기 제2 에피택시얼 영역(54e)의 상부면(54eU)은 상기 채널 영역(6p)의 상부면 및 상기 게이트 스페이서(15)의 하부면 보다 높은 높이 레벨에 배치될 수 있다. 상기 제2 에피택시얼 영역(54e)은 상기 콘택 스페이서(51') 및 상기 게이트 스페이서(15)와 접촉할 수 있다.
다음으로, 도 4a 내지 도 4c를 각각 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기로 하다. 도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기 위하여 도 2c의 단면 구조의 다양한 변형 예들을 나타낸 단면도들이다.
변형 예에서, 도 4a를 참조하면, 도 2c에서의 상기 소스/드레인 영역(도 2c의 21a)을 대체할 수 있는 소스/드레인 영역(21f)이 제공될 수 있다.
상기 소스/드레인 영역(21f)은 상기 베이스 에피택시얼 영역(24), 상기 베이스 에피택시얼 영역(24) 상의 상기 제1 에피택시얼 영역(27) 및 상기 제1 에피택시얼 영역(27) 상의 제2 에피택시얼 영역(54f)을 포함할 수 있다.
상기 제2 에피택시얼 영역(54f)의 상부면(54fU)은 상기 콘택 스페이서(51)의 하단 보다 높은 높이 레벨에 배치될 수 있다. 상기 제2 에피택시얼 영역(54f)의 상부면(54fU)은 위를 향하는 방향으로 둥근 형태로 볼록한 모양일 수 있다.
상기 제2 에피택시얼 영역(54f)에서, 상기 콘택 스페이서(51)의 하단 보다 낮은 높이 레벨에 위치하는 부분의 최대 폭은 상기 콘택 스페이서(51)의 하단 보다 높은 높이 레벨에 위치하는 부분의 최대 폭 보다 클 수 있다.
변형 예에서, 도 4b를 참조하면, 도 4a에서의 상기 소스/드레인 영역(도 4a의 21g)을 대체할 수 있는 소스/드레인 영역(21g)이 제공될 수 있다.
상기 소스/드레인 영역(21g)은 상기 베이스 에피택시얼 영역(24), 상기 베이스 에피택시얼 영역(24) 상의 상기 제1 에피택시얼 영역(27) 및 상기 제1 에피택시얼 영역(27) 상의 제2 에피택시얼 영역(54g)을 포함할 수 있다.
상기 제2 에피택시얼 영역(54g)의 상부면(54gU)은 상기 콘택 스페이서(51)의 하단 보다 높은 높이 레벨에 배치될 수 있다. 상기 제2 에피택시얼 영역(54g)의 상부면(54fU)은 위를 향하는 방향으로 뽁족한 모양일 수 있다.
변형 예에서, 도 4c를 참조하면, 도 4a에서의 상기 소스/드레인 영역(도 4a의 21g)을 대체할 수 있는 소스/드레인 영역(21h)이 제공될 수 있다.
상기 소스/드레인 영역(21h)은 상기 베이스 에피택시얼 영역(24), 상기 베이스 에피택시얼 영역(24) 상의 상기 제1 에피택시얼 영역(27) 및 상기 제1 에피택시얼 영역(27) 상의 제2 에피택시얼 영역(54h)을 포함할 수 있다.
상기 제2 에피택시얼 영역(54h)의 상부면(54hU)은 상기 콘택 스페이서(51)의 하단 보다 높은 높이 레벨에 배치될 수 있다. 상기 제2 에피택시얼 영역(54h)의 상부면(54fU)은 평평한 상단 및 상기 평평한 상단으로부터 상기 콘택 스페이서(51)를 향하는 방향으로 경사진 측면을 포함할 수 있다.
다음으로, 도 5 및 도 6을 각각 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기로 하다. 도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기 위하여 도 2a의 단면 구조의 다양한 변형 예들을 나타낸 단면도들이다.
변형 예에서, 도 5를 참조하면, 도 2a에서의 상기 콘택 구조물(도 2a의 57)은 제1 폭을 갖는 하부 영역(W1), 상기 하부 영역(W1) 상에서 상기 제1 폭 보다 작은 제2 폭을 갖는 중간 영역(W2), 및 상기 중간 영역(W2) 상에서 상기 제2 폭 보다 큰 제3 폭을 갖는 상부 영역(W3)을 포함하는 콘택 구조물(57')로 대체될 수 있다.
도 2a에서의 상기 콘택 스페이서(51')를 대체할 수 있는 콘택 스페이서(51")가 제공될 수 있다. 상기 콘택 구조물(57')의 상기 중간 영역(W2)의 최소 폭을 갖는 부분과 접촉하는 상기 콘택 스페이서(51")의 부분은 최대 폭을 가질 수 있다.
변형 예에서, 도 6을 참조하면, 도 2a에서의 상기 채널 영역(6p)은 상기 활성 영역(6) 상에서 상기 수직 방향(D3)으로 서로 이격되며 적층되는 복수의 활성 층들(6p')로 대체될 수 있다. 도 2a에서의 상기 게이트 구조물(도 2a의 36)을 대체할 수 있는 게이트 구조물(36a)이 제공될 수 있다.
상기 게이트 구조물(36a)은 상기 복수의 활성 층들(6p') 각각의 상부면, 측면 및 하부면을 덮으면서 상기 제2 수평 방향(D2)으로 연장될 수 있다.
상기 게이트 구조물(36a)은 게이트 유전체 층(39a), 게이트 전극(42a) 및 게이트 캐핑 층(45a)을 포함할 수 있다.
상기 게이트 전극(42a)은 상기 복수의 활성 층들(6p') 각각의 상부면, 측면 및 하부면을 덮으면서 상기 제2 수평 방향(D2)으로 연장될 수 있고, 상기 게이트 유전체 층(39a)은 상기 게이트 전극(42a)과 상기 복수의 활성 층들(6p') 사이, 상기 게이트 전극(42a)과 상기 활성 영역(6) 사이, 및 상기 게이트 전극(42a)과 상기 소자분리 막(9) 사이에 개재되고, 상기 게이트 전극(42a)의 측면을 덮을 수 있다.
일 예에서, 상기 소스/드레인 영역(21a)과, 상기 복수의 활성 층들(6p') 각각의 아래에 위치하는 상기 게이트 유전체 층(39a) 사이에 개재되는 내측 절연성 스페이서(34)를 더 포함할 수 있다. 상기 내측 절연성 스페이서(34)는 생략될 수 있다.
도 2a 내지 도 2c에서 설명한 상기 채널 영역(6p)의 상부면은 상기 복수의 활성 층들(6p') 중 최상위 활성 층의 상부면으로 볼 수 있다. 따라서, 도 1, 도 2a 내지 도 2c를 참조하여 설명한 것과 마찬가지로, 상기 최상위 활성 층의 상부면을 기준면으로 보았을 때, 상기 제1 에피택시얼 영역(27)의 상기 리세스된 표면(27r)의 최대 깊이는 약 5nm 내지 약 50nm일 수 있다.
다음으로, 도 7 및 도 8을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 평면도이고, 도 8은 도 7의 IIIa1 - IIIa1'선을 따라 취해진 영역을 나타낸 단면도이다.
변형 예에서, 도 7 및 도 8을 참조하면, 반도체 소자(100)는 도 1 내지 도 2c에서 설명한 활성 영역(도 1 내지 도 2c의 6)을 대체할 수 있는 복수의 활성 영역들(106)을 포함할 수 있다.
일 예에서, 상기 활성 영역들(106)은 둘 또는 둘 이상일 수 있다.
이하에서, 설명의 편의를 위하여, 상기 활성 영역들(106)이 서로 평행한 한 쌍의 제1 활성 영역 및 제2 활성 영역을 포함하는 예를 중심으로 설명하기로 한다.
상기 반도체 소자(100)는 도 1 내지 도 2c에서 설명한 것과 같은 게이트 구조물(도 1 내지 도 2c의 36)에 대응하는 게이트 구조물(136)을 포함할 수 있다.
상기 게이트 구조물(136)은 상기 활성 영역들(106)의 서로 평행한 상기 제1 활성 영역 및 상기 제2 활성 영역과 중첩할 수 있다.
상기 게이트 구조물(136)은 도 1 내지 도 2c에서 설명한 것과 같은 게이트 구조물(도 1 내지 도 2c의 36)과 실질적으로 동일할 수 있다.
상기 반도체 소자(100)는 반도체 기판(103) 상에서 상기 활성 영역들(106)을 한정하는 소자분리 막(109)을 더 포함할 수 있다.
상기 반도체 소자(100)는 상기 게이트 구조물(136)의 측면 상의 게이트 스페이서(115)를 더 포함할 수 있다.
상기 반도체 소자(100)는 상기 소자분리 막(109) 상의 층간 절연 층(130), 상기 게이트 구조물(136) 옆에서 상기 활성 영역들(106)의 서로 평행한 상기 제1 활성 영역 및 상기 제2 활성 영역과 중첩하는 소스/드레인 영역(121a), 및 상기 소스/드레인 영역(121a) 상의 콘택 플러그(163), 및 상기 콘택 플러그(163)의 측면을 둘러싸는 콘택 스페이서(151)를 더 포함할 수 있다. 상기 콘택 구조물(163)은 상기 층간 절연 층(130)을 관통하는 콘택 홀(148) 내에 배치될 수 있다.
상기 반도체 소자(100)에서, 상기 활성 영역들(106) 각각의 중심을 따라 제1 수평 방향(D1)으로 절단한 단면 구조는 도 1의 Ia-Ia'선을 따라 절단한 단면 구조와 실질적으로 동일할 수 있다. 따라서, 상기 반도체 소자(100)에서, 상기 활성 영역들(106) 각각의 중심을 따라 제1 수평 방향(D1)으로 절단한 단면 구조는 도 1의 Ia-Ia'선을 따라 절단한 단면 구조, 예를 들어 도 2a의 단면 구조로부터 쉽게 이해될 수 있기 때문에, 설명은 생략하기로 한다.
상기 소스/드레인 영역(121a)은 상기 활성 영역들(106)의 서로 평행한 상기 제1 활성 영역 및 상기 제2 활성 영역 상에 형성되고 서로 이격되는 베이스 에피택시얼 영역들(124), 상기 베이스 에피택시얼 영역들(124)과 접촉하며 상기 제1 활성 영역과 중첩하는 부분으로부터 제2 수평 방향(D2)으로 연장되어 상기 제2 활성 영역과 중첩하는 제1 에피택시얼 영역(127) 및 상기 제1 에피택시얼 영역(127)의 리세스된 표면(127r)으로부터 에피택시얼 성장된 제2 에피택시얼 영역(154)을 포함할 수 있다. 상기 제2 에피택시얼 영역(154)은 상기 제1 활성 영역과 중첩하는 부분으로부터 상기 제2 수평 방향(D2)으로 연장되어 상기 제2 활성 영역과 중첩할 수 있다.
상기 제1 에피택시얼 영역(127)과 상기 소자분리 막(109) 사이에 에어 갭(120)이 형성될 수 있다.
일 예에서, 상기 제2 에피택시얼 영역(254)의 상부면(254U) 중에서 가장 낮은 표면 부분은 상기 콘택 스페이서(151)의 하단 보다 낮은 높이 레벨에 위치할 수 있다.
상기 콘택 플러그(157)는 도 2a 내지 도 2c의 상기 콘택 구조물(57)와 실질적으로 동일한 물질로 형성될 수 있다. 예를 들어, 상기 콘택 플러그(157)는 상기 제2 에피택시얼 영역(154)과 접촉하는 금속-반도체 화합물 층(160) 및 상기 금속-반도체 화합물 층(160) 상의 콘택 플러그(163)를 포함할 수 있다. 상기 콘택 플러그(163)는 제1 도전 층(166) 및 제2 도전 층(169)을 포함할 수 있다. 상기 제1 도전 층(166)은 상기 제2 도전 층(169)의 하부면 및 측면을 덮을 수 있다.
다음으로, 도 9a 내지 도 9d를 각각 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기로 하다. 도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기 위하여 도 8의 단면 구조의 다양한 변형 예들을 나타낸 단면도들이다.
변형 예에서, 도 9a를 참조하면, 도 8에서의 상기 소스/드레인 영역(도 8 121a)을 대체할 수 있는 소스/드레인 영역(121b)이 제공될 수 있다.
상기 소스/드레인 영역(121b)은 상기 베이스 에피택시얼 영역들(124), 상기 베이스 에피택시얼 영역(124) 상의 상기 제1 에피택시얼 영역(127) 및 상기 제1 에피택시얼 영역(127) 상의 제2 에피택시얼 영역(154b)을 포함할 수 있다.
상기 제2 에피택시얼 영역(154b)의 상부면(154bU)은 상기 콘택 스페이서(151)의 하단 보다 높은 높이 레벨에 배치될 수 있다. 상기 제2 에피택시얼 영역(154b)의 상기 상부면(154bU)은 위를 향하는 방향으로 둥근 형태로 볼록한 모양일 수 있다. 상기 제2 에피택시얼 영역(154b)에서, 상기 콘택 스페이서(151)의 하단 보다 낮은 높이 레벨에 위치하는 부분의 최대 폭은 상기 콘택 스페이서(151)의 하단 보다 높은 높이 레벨에 위치하는 부분의 최대 폭 보다 클 수 있다.
변형 예에서, 도 9b를 참조하면, 도 8에서의 상기 소스/드레인 영역(도 8 121a)을 대체할 수 있는 소스/드레인 영역(121c)이 제공될 수 있다.
상기 소스/드레인 영역(121c)은 상기 베이스 에피택시얼 영역들(124), 상기 베이스 에피택시얼 영역(124) 상의 상기 제1 에피택시얼 영역(127) 및 상기 제1 에피택시얼 영역(127) 상의 제2 에피택시얼 영역(154c)을 포함할 수 있다.
상기 제2 에피택시얼 영역(154c)의 상부면은 상기 콘택 스페이서(151)의 하단 보다 높은 높이 레벨에 배치될 수 있다. 상기 제2 에피택시얼 영역(154c)의 상기 상부면은 위를 향하는 방향으로 둥근 형태로 볼록한 부분들(154cU) 및 둥근 형태로 볼록한 부분들(154cU) 사이에서 아래로 오목한 부분(154t)을 포함할 수 있다.
변형 예에서, 도 9c를 참조하면, 도 8에서의 상기 소스/드레인 영역(도 8 121a)을 대체할 수 있는 소스/드레인 영역(121d)이 제공될 수 있다.
상기 소스/드레인 영역(121d)은 상기 베이스 에피택시얼 영역들(124), 상기 베이스 에피택시얼 영역(124) 상의 상기 제1 에피택시얼 영역(127) 및 상기 제1 에피택시얼 영역(127) 상의 제2 에피택시얼 영역(154d)을 포함할 수 있다.
상기 제2 에피택시얼 영역(154d)의 상부면은 상기 콘택 스페이서(151)의 하단 보다 높은 높이 레벨에 배치될 수 있다. 상기 제2 에피택시얼 영역(154d)의 상기 상부면은 위로 향하는 방향으로 뽀족한 부분들을 포함할 수 있다. 따라서, 상기 제2 에피택시얼 영역(154d)의 상기 상부면은 경사면들(154dU), 상기 경사면들(154dU)이 서로 만나면서 위로 뽀족한 부분들(154dt1), 및 상기 경사면들(154dU)이 서로 만나면서 아래로 뽀족한 부분(154dt2)을 포함할 수 있다.
변형 예에서, 도 9d를 참조하면, 도 8에서의 상기 소스/드레인 영역(도 8 121a)을 대체할 수 있는 소스/드레인 영역(121e)이 제공될 수 있다.
상기 소스/드레인 영역(121e)은 상기 베이스 에피택시얼 영역들(124), 상기 베이스 에피택시얼 영역(124) 상의 상기 제1 에피택시얼 영역(127) 및 상기 제1 에피택시얼 영역(127) 상의 제2 에피택시얼 영역(154e)을 포함할 수 있다.
상기 제2 에피택시얼 영역(154e)의 상부면은 상기 콘택 스페이서(151)의 하단 보다 높은 높이 레벨에 배치될 수 있다. 상기 제2 에피택시얼 영역(154e)의 상기 상부면은 서로 이격되고 평평한 상단들(154et1), 상기 평평한 상단들(154e1)로부터 아래로 경사진 경사면들(154eU), 및 상기 평평한 상단들(154e1) 사이의 경사면들이 만나면서 형성되는 아래로 뽀족한 부분(154et2)을 포함할 수 있다.
다음으로, 도 10, 도 11a 내지 도 11c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다.
도 10은 본 발명의 실시예들에 따른 반도체 소자의 변형 예를 나타낸 평면도이고, 도 11a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위하여 도 10의 Ib-Ib'선을 따라 취해진 영역 및 IIb-IIb'선을 따라 취해진 영역을 나타낸 단면도이고, 도 11b는 도 11a의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 11c는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 10의 IIIb-IIIb'선을 따라 취해진 영역을 나타낸 단면도이다.
도 10 내지 도 11c를 참조하면, 반도체 소자(200)는 반도체 기판(203), 상기 반도체 기판(203) 상의 활성 영역(206) 및 소자분리 막(209), 및 상기 활성 영역(206) 상의 채널 영역(206p) 및 소스/드레인 영역(221a)을 포함할 수 있다.
일 예에서, 상기 활성 영역(206)은 도 1의 활성 영역(도 1의 6)과 같은 하나 또는 도 7에서와 같은 복수개(도 7의 106)가 배치될 수 있다. 이하에서, 상기 활성 영역(206)은 복수개가 배치되는 경우를 중심으로 설명하기로 한다.
상기 소자분리 막(209)은 상기 활성 영역들(206)을 한정하는 트렌치 소자분리 막일 수 있다.
일 예에서, 상기 채널 영역(206p)는 각각의 상기 활성 영역들(206)으로부터 수직 방향(D3)으로 연장될 수 있다. 따라서, 상기 채널 영역(206p)은 복수개가 배치될 수 있다.
상기 채널 영역들(206p)이 NMOS 트랜지스터의 채널 영역인 경우에, 상기 채널 영역(6p)는 P형의 도전형을 가질 수 있고, 상기 소스/드레인 영역(221a)은 N형의 도전형을 가질 수 있다.
상기 반도체 소자(200)는 도 1 내지 도 2c를 참조하여 설명한 상기 게이트 구조물(36), 상기 게이트 스페이서(15), 상기 층간 절연 층(30), 상기 채널 홀(48), 상기 콘택 구조물(57) 및 상기 콘택 스페이서(51)에 각각 대응하는 게이트 구조물(236), 게이트 스페이서(215), 층간 절연 층(230), 채널 홀(248), 콘택 구조물(257) 및 콘택 스페이서(251)를 포함할 수 있다. 예를 들어, 상기 콘택 구조물(257)은 도 1 내지 도 2c에서 설명한 상기 금속-반도체 화합물 층(60), 및 상기 제1 및 제2 도전 층들(66, 69)을 포함하는 상기 콘택 플러그(63)에 각각 대응하는 금속-반도체 화합물 층(260), 및 제1 및 제2 도전 층들(266, 269)을 포함하는 콘택 플러그(263)를 포함할 수 있다. 상기 금속-반도체 화합물 층(260)은 약 1nm 내지 약 10nm의 두께일 수 있다.
상기 반도체 소자(200)는 도 1 내지 도 2c에서 설명한 상기 소스/드레인 영역(21a)을 대체할 수 있는 소스/드레인 영역(221a)을 포함할 수 있다.
상기 활성 영역들(206) 사이의 상기 소자분리 막(209)과, 상기 소스/드레인 영역(221a) 사이에 에어 갭(220)이 배치될 수 있다.
상기 소스/드레인 영역(221a)은 상기 활성 영역들(206)의 서로 평행한 상기 제1 활성 영역 및 상기 제2 활성 영역 상에 형성되고 서로 이격되는 베이스 에피택시얼 영역들(224), 상기 베이스 에피택시얼 영역들(224)과 접촉하며 상기 제1 활성 영역과 중첩하는 부분으로부터 제2 수평 방향(D2)으로 연장되어 상기 제2 활성 영역과 중첩하는 제1 에피택시얼 영역(227) 및 상기 제1 에피택시얼 영역(227)의 리세스된 표면(227r)으로부터 에피택시얼 성장된 제2 에피택시얼 영역(254)을 포함할 수 있다. 상기 제2 에피택시얼 영역(254)은 상기 제1 활성 영역과 중첩하는 부분으로부터 상기 제2 수평 방향(D2)으로 연장되어 상기 제2 활성 영역과 중첩할 수 있다.
상기 제1 에피택시얼 영역(127)과 상기 소자분리 막(109) 사이에 에어 갭(120)이 형성될 수 있다.
상기 소스/드레인 영역(221a)에 대하여 도 11b를 중심으로 설명하기로 한다.
도 11b를 참조하면, 상기 소스/드레인 영역(221a)은 상기 활성 영역(206) 및 상기 채널 영역(206p) 내의 리세스 영역(218) 내에 배치될 수 있다.
상기 소스/드레인 영역(221a)은 P 또는 As 등과 같은 N형의 불순물을 포함할 수 있다. 상기 소스/드레인 영역(221a) 내의 상기 N형의 불순물은 1E17 내지 1E22 atom/cc의 농도일 수 있다.
상기 소스/드레인 영역(221a)은 Si 에피택시얼 층일 수 있다. 다른 예에서, 상기 소스/드레인 영역(221a)은 Sb 또는 C을 포함하는 Si 에피택시얼 층일 수 있다.
상기 베이스 에피택시얼 영역(224)은 상기 채널 영역(206p)의 상부면에 가까워 질수록 두께가 얇아질 수 있다. 상기 제1 에피택시얼 영역(227) 하부면 아래에서 상기 베이스 에피택시얼 영역(224)은 약 1nm 내지 약 40nm의 두께일 수 있다.
일 예에서, 상기 베이스 에피택시얼 영역(224)은 생략될 수 있다.
일 예에서, 상기 제1 에피택시얼 영역(227)은 약1nm 내지 약50nm의 두께일 수 있다.
일 예에서, 상기 제2 에피택시얼 영역(254)은 약 1nm 내지 약 50nm의 두께일 수 있다.
일 예에서, 상기 제2 에피택시얼 영역(254) 내의 불순물 농도는 상기 제1 에피택시얼 영역(227) 내의 불순물 농도 보다 높을 수 있다.
일 예에서, 상기 제1 에피택시얼 영역(227) 내의 불순물 농도는 상기 베이스 에피택시얼 영역(224) 내의 불순물 농도 보다 높을 수 있다.
일 예에서, 상기 채널 영역(206p)의 상부면 또는 상기 게이트 스페이서(215)의 하부면을 기준면으로 보았을 때, 상기 제1 에피택시얼 영역(227)의 리세스된 표면(227r)의 최대 깊이는 약 5nm 내지 약 50nm일 수 있다.
상기 제2 에피택시얼 영역(254)은 상기 콘택 구조물(257)과 수직 방향(D3)으로 중첩하는 부분으로부터 상기 제1 수평 방향(D1)으로 연장되어 상기 콘택 스페이서(251)와 상기 수직 방향(D3)으로 중첩하는 확장 부분(254p)을 포함할 수 있다.
상기 제2 에피택시얼 영역(254)의 상기 확장 부분(254p)은 상기 게이트 스페이서(215)와 중첩할 수 있다. 상기 제2 에피택시얼 영역(254)의 상기 확장 부분(254p)은 상기 게이트 스페이서(215)와 이격될 수 있다. 상기 제2 에피택시얼 영역(254)은 상기 콘택 스페이서(251)의 하단(251L)과 접촉할 수 있다.
상기 제1 에피택시얼 영역(227)은 상기 제2 에피택시얼 영역(254)의 상기 확장 부분(254p) 보다 아래에 위치하는 제1 하부 에피택시얼 영역(227L) 및 상기 제2 에피택시얼 영역(254)의 상기 확장 부분(254p) 보다 위에 위치하는 제1 상부 에피택시얼 영역(227U)을 포함할 수 있다. 상기 제1 하부 에피택시얼 영역(227L) 및 상기 제1 상부 에피택시얼 영역(227U)은 서로 연결될 수 있다. 상기 제1 에피택시얼 영역(227)의 상단(227t)은 상기 게이트 스페이서(215)의 하부면과 접촉할 수 있다.
일 예에서, 상기 제2 에피택시얼 영역(254)의 상부면(254U) 중에서 가장 낮은 표면 부분은 상기 콘택 스페이서(251)의 하단 보다 낮은 높이 레벨에 위치할 수 있다. 상기 제2 에피택시얼 영역(254b)의 상부면(254U)은 상기 채널 영역(206p)의 상부면 보다 낮은 높이 레벨에 배치될 수 있다.
다음으로, 도 12a 내지 도 12d를 각각 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기로 하다. 도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기 위하여 도 11a의 'B'로 표시된 부분을 확대한 영역에 대응하는 부분 확대도들이다.
변형 예에서, 도 12a를 참조하면, 도 11b의 소스/드레인 영역(도 11b의 221a)을 대체할 수 있는 소스/드레인 영역(221b)이 제공될 수 있다.
상기 소스/드레인 영역(221b)은 상기 베이스 에피택시얼 영역(224), 상기 베이스 에피택시얼 영역(224) 상의 제1 에피택시얼 영역(227) 및 상기 제1 에피택시얼 영역(227) 상의 제2 에피택시얼 영역(254b)을 포함할 수 있다.
상기 제2 에피택시얼 영역(254b)의 상부면(254U)은 상기 채널 영역(206p)의 상부면 보다 높은 높이 레벨에 배치될 수 있다.
변형 예에서, 도 12b를 참조하면, 도 11b의 소스/드레인 영역(도 11b의 221a) 및 상기 콘택 스페이서(251)를 각각 대체할 수 있는 소스/드레인 영역(221c) 및 콘택 스페이서(251')가 제공될 수 있다.
상기 콘택 스페이서(251')의 하단(251L')은 상기 게이트 스페이서(215)의 하부면 보다 높은 높이 레벨에 위치할 수 있다.
상기 소스/드레인 영역(221c)은 상기 베이스 에피택시얼 영역(224), 상기 베이스 에피택시얼 영역(224) 상의 제1 에피택시얼 영역(227) 및 상기 제1 에피택시얼 영역(227) 상의 제2 에피택시얼 영역(254c)을 포함할 수 있다.
상기 제2 에피택시얼 영역(254c)의 상부면(254cU)은 상기 채널 영역(206p)의 상부면 보다 낮은 높이 레벨에 배치될 수 있다.
변형 예에서, 도 12c를 참조하면, 도 12b의 상기 콘택 스페이서(251')와 함께, 도 11b의 소스/드레인 영역(도 11b의 221a)을 대체할 수 있는 소스/드레인 영역(221d)이 제공될 수 있다.
상기 소스/드레인 영역(221d)은 상기 베이스 에피택시얼 영역(224), 상기 베이스 에피택시얼 영역(224) 상의 제1 에피택시얼 영역(227) 및 상기 제1 에피택시얼 영역(227) 상의 제2 에피택시얼 영역(254d)을 포함할 수 있다. 상기 제2 에피택시얼 영역(254d)의 상부면(254dU)은 상기 채널 영역(206p)의 상부면 보다 높은 높이 레벨에 배치될 수 있다.
다음으로, 도 13을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예를 설명하기로 하다. 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위하여 도 11c의 단면 구조의 변형 예를 나타낸 단면도이다.
도 13을 참조하면, 도 11c에서의 상기 소스/드레인 영역(도 11c의 221a)을 대체할 수 있는 소스/드레인 영역(221e)이 제공될 수 있다.
상기 소스/드레인 영역(221e)은 상기 베이스 에피택시얼 영역(224), 상기 베이스 에피택시얼 영역(224) 상의 상기 제1 에피택시얼 영역(227) 및 상기 제1 에피택시얼 영역(227) 상의 제2 에피택시얼 영역(254e)을 포함할 수 있다.
상기 제2 에피택시얼 영역(254e)의 상부면(254eU)은 상기 콘택 스페이서(251)의 하단 보다 높은 높이 레벨에 배치될 수 있다. 상기 제2 에피택시얼 영역(254e)의 상부면(254eU)은 위를 향하는 방향으로 둥근 형태로 볼록한 모양일 수 있다. 상기 제2 에피택시얼 영역(254e)에서, 상기 콘택 스페이서(251)의 하단 보다 낮은 높이 레벨에 위치하는 부분의 최대 폭은 상기 콘택 스페이서(251)의 하단 보다 높은 높이 레벨에 위치하는 부분의 최대 폭 보다 클 수 있다.
다음으로, 도 14를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 하다. 도 14는 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기 위하여 도 11a의 단면 구조의 다양한 변형 예들을 나타낸 단면도들이다.
변형 예에서, 도 14를 참조하면, 도 1a에서의 상기 채널 영역(206p)은 상기 활성 영역(206) 상에서 상기 수직 방향(D3)으로 서로 이격되며 적층되는 복수의 활성 층들(206p')로 대체될 수 있다. 도 11a에서의 상기 게이트 구조물(도 11a의 236)을 대체할 수 있는 게이트 구조물(236a)이 제공될 수 있다.
상기 게이트 구조물(236a)은 상기 복수의 활성 층들(206p') 각각의 상부면, 측면 및 하부면을 덮으면서 상기 제2 수평 방향(D2)으로 연장될 수 있다.
상기 게이트 구조물(236a)은 게이트 유전체 층(239a), 게이트 전극(242a) 및 게이트 캐핑 층(245a)을 포함할 수 있다. 상기 게이트 유전체 층(239a), 게이트 전극(242a) 및 게이트 캐핑 층(245a)은 도 6에서 설명한 상기 게이트 유전체 층(39a), 게이트 전극(42a) 및 게이트 캐핑 층(45a)에 각각 대응할 수 있다.
일 예에서, 상기 소스/드레인 영역(221a)과, 상기 복수의 활성 층들(206p') 각각의 아래에 위치하는 상기 게이트 유전체 층(239a) 사이에 개재되는 내측 절연성 스페이서(234)를 더 포함할 수 있다. 상기 내측 절연성 스페이서(234)는 생략될 수 있다.
다음으로, 본 발명의 실시예들에 따른 반도체 소자의 형성 방법을 설명하기로 하다. 도 15는 본 발명의 실시예들에 따른 반도체 소자의 형성 방법을 나타낸 공정 흐름도이고, 도 16a 내지 도 18b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다. 도 16a 내지 도 18b에서, 도 16a, 도 17a 및 도 18a는 도 1의 Ia-Ia'선을 따라 취해진 영역 및 IIa-IIa'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 16b, 도 17b 및 도 18b는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 IIIa-IIIa'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 15, 도 16a 및 도 16b를 참조하면, 반도체 기판(203) 상에 활성 영역(6)을 한정하는 소자분리 막(9)을 형성할 수 있다.
일 예에서, 상기 활성 영역(6)은 제1 수평 방향(D1)으로 연장되는 라인 모양 또는 바 모양일 수 있다.
상기 제1 수평 방향(D1)은 상기 반도체 기판(203)의 상부면과 평행할 수 있다.
일 예에서, 상기 소자분리 막(9)은 트렌치 소자분리 막(shallow trench isoliation layer)일 수 있다. 상기 소자분리 막(9)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
일 예에서, 상기 활성 영역(6)은 상기 소자분리 막(9)의 상부면 보다 높은 레벨에 위치하는 채널 영역(6p)를 포함할 수 있다.
상기 활성 영역(6)의 상기 채널 영역(6p)는 N형의 도전형 또는 P형의 도전형일 수 있다. 예를 들어, 상기 채널 영역(6p)이 NMOS 트랜지스터의 채널 영역인 경우에, 상기 채널 영역(6p)은 P형의 도전형을 가질 수 있고, 상기 채널 영역(6p)이 PMOS 트랜지스터의 채널 영역인 경우에, 상기 채널 영역(6p)는 N 형의 도전형을 가질 수 있다.
희생 구조물(12)을 형성할 수 있다 (S10). 상기 희생 구조물(12)은 반도체 기판(203) 상에서 상기 활성 영역(6) 및 상기 소자분리 막(9)과 중첩할 수 있다.
상기 희생 구조물(12)은 상기 제1 수평 방향(D1)과 수직한 제2 수평 방향(D2)으로 연장되는 라인 모양 또는 바 모양일 수 있다.
상기 제2 수평 방향(D2)은 상기 반도체 기판(203)의 상부면과 평행할 수 있다.
상기 희생 구조물(12)은 복수개가 형성될 수 있다.
일 예에서, 상기 희생 구조물(12)은 폴리 실리콘을 포함할 수 있다.
상기 희생 구조물(12)의 측면 상에 게이트 스페이서(15)를 형성할 수 있다.
상기 게이트 스페이서(15)는 단일 물질 층 또는 혼합 물질 층으로 형성될 수 있다.
소스/드레인 리세스 영역(18)을 형성할 수 있다 (S20). 상기 소스/드레인 리세스 영역(18)을 형성하는 것은 상기 희생 구조물(12) 및 상기 게이트 스페이서(15)를 식각마스크로 이용하는 식각 공정으로 상기 활성 영역(6)의 상기 채널 영역(6p)를 식각하는 것을 포함할 수 있다. 상기 소스/드레인 리세스 영역(18)은 상기 활성 영역(6)의 상기 채널 영역(6p) 내에 형성할 수 있다.
상기 소스/드레인 리세스 영역(18) 내에, 제1 에피택시얼 영역(27)을 형성할 수 있다 (S30).
다른 실시예 예에서, 상기 제1 에피택시얼 영역(27)을 형성하기 전에, 상기 채널 영역(6p)의 상기 소스/드레인 리세스 영역(18)의 표면으로부터 에피택시얼 성장된 베이스 에피택시얼 영역(24)을 형성하는 것을 더 포함할 수 있다.
상기 제1 에피택시얼 영역(27)은 상기 베이스 에피택시얼 영역(24)의 표면으로부터 에피택시얼 성장될 수 있다.
상기 채널 영역(6p)가 N형의 도전형을 갖는 경우에, 상기 베이스 에피택시얼 영역(24) 및 상기 제1 에피택시얼 영역(27)은 P형의 도전형으로 형성될 수 있다.
일 예에서, 상기 베이스 에피택시얼 영역(24) 및 상기 제1 에피택시얼 영역(27)은 예비 소스/드레인 영역(21)을 구성할 수 있다.
도 15, 도 17a 및 도 17b를 참조하면, 층간 절연 층(30)을 형성할 수 있다 (S40). 상기 층간 절연 층(30)은 상기 희생 구조물(12)과 인접하며 상기 예비 소스/드레인 영역(21) 및 상기 소자분리 막(9)을 덮을 수 있다. 상기 층간 절연 층(30)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 희생 구조물(도 16a 및 도 16b의 12)을 게이트 구조물(36)로 대체할 수 있다 (S50).
상기 희생 구조물(도 16a 및 도 16b의 12)을 게이트 구조물(36)로 대체하는 것은 상기 희생 구조물(12)을 선택적으로 제거하여 게이트 트렌치(33)를 형성하고, 상기 게이트 트렌치(33) 내에 상기 게이트 구조물(36)을 형성하는 것을 포함할 수 있다.
상기 게이트 트렌치(33) 내에 상기 게이트 구조물(36)을 형성하는 것은 상기 게이트 트렌치(33)의 내벽을 덮는 게이트 유전체 층(39)을 형성하고, 상기 게이트 유전체 층(39) 상에 상기 게이트 트렌치(33)를 부분적으로 채우는 게이트 전극(42)을 형성하고, 상기 게이트 전극(42) 상에 상기 게이트 트렌치(33)의 나머지 부분을 채우는 게이트 캐핑 층(45)을 형성하는 것을 포함할 수 있다.
도 15, 도 18a 및 도 18b를 참조하면, 콘택 홀(48)을 형성할 수 있다 (S60). 상기 콘택 홀(48)은 상기 층간 절연 층(30)을 관통하며 상기 예비 소스/드레인 영역(21)을 노출시킬 수 있다.
상기 콘택 홀(48)의 측벽 상에 콘택 스페이서(51)를 형성할 수 있다 (S70).
상기 예비 소스/드레인 영역(21)의 상기 제1 에피택시얼 영역(27)을 부분 식각하여, 상기 제1 에피택시얼 영역(27)의 리세스된 표면(27r)을 형성할 수 있다.
일 예에서, 상기 리세스된 표면(27r)은 상기 콘택 스페이서(51)의 하단과 이격될 수 있다.
도 15와 함께, 다시 도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 상기 리세스된 표면(27r)으로부터 에피택시얼 상장되는 제2 에피택시얼 영역(54)을 형성할 수 있다 (S90). 상기 제2 에피택시얼 영역(54), 상기 제1 에피택시얼 영역(27) 및 상기 베이스 에피택시얼 영역(24)은 소스/드레인 영역(21a)을 구성할 수 있다.
콘택 구조물(57)을 형성할 수 있다 (S100). 상기 콘택 구조물(57)은 상기 콘택 홀(48)을 채울 수 있다. 상기 콘택 구조물(57)은 상기 소스/드레인 영역(21a)의 상기 제2 에피택시얼 영역(54)과 접촉하는 금속-반도체 화합물 층(60), 및 상기 금속-반도체 화합물 층(60) 상의 콘택 플러그(63)를 포함할 수 있다.
상기 콘택 구조물(57)을 형성하는 것은 실리사이드 공정을 진행하여 상기 소스/드레인 영역(21a)의 상기 제2 에피택시얼 영역(54)과 접촉하는 상기 금속-반도체 화합물 층(60)을 형성하고, 상기 금속-반도체 화합물 층(60) 상에 상기 콘택 홀(48)을 채우는 상기 콘택 플러그(63)를 형성하는 것을 포함할 수 있다.
상기 콘택 플러그(63)를 형성하는 것은 상기 콘택 홀(48)의 내벽을 덮는 제1 도전 층(66)을 형성하고, 상기 제1 도전 층(66) 상에 상기 콘택 홀(48)을 채우는 제2 도전 층(69)을 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체 기판 상에서 제1 활성 영역을 한정하는 소자분리 막;
    상기 소자분리 막 상의 층간 절연 층;
    상기 제1 활성 영역 상의 채널 영역;
    상기 제1 활성 영역 상에서 상기 채널 영역과 제1 수평 방향으로 인접하는 소스/드레인 영역;
    상기 채널 영역 상에서, 상기 채널 영역과 중첩하고 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 게이트 구조물;
    상기 소스/드레인 영역 상의 콘택 구조물;
    상기 콘택 구조물과 상기 게이트 구조물 사이의 게이트 스페이서; 및
    상기 콘택 구조물과 상기 게이트 스페이서 사이에 배치되며 상기 콘택 구조물과 상기 층간 절연 층 사이에 배치되는 콘택 스페이서를 포함하되,
    상기 콘택 스페이서의 하단 및 상기 게이트 스페이서의 하단은 서로 다른 높이 레벨에 배치되고,
    상기 콘택 구조물은 금속-반도체 화합물 층, 및 상기 금속-반도체 화합물 층 상의 콘택 플러그를 포함하고,
    상기 소스/드레인 영역은 리세스된 표면을 갖는 제1 에피택시얼 영역 및 상기 제1 에피택시얼 영역의 상기 리세스된 표면 상의 제2 에피택시얼 영역을 포함하고,
    상기 제2 에피택시얼 영역의 상부면은 상기 금속-반도체 화합물 층과 접촉하고,
    상기 제2 에피택시얼 영역은 상기 콘택 구조물과 수직 방향으로 중첩하는 부분으로부터 상기 제1 수평 방향으로 연장되어 상기 콘택 스페이서와 상기 수직 방향으로 중첩하는 확장 부분을 포함하고,
    상기 수직 방향은 상기 반도체 기판의 상부면과 수직한 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소스/드레인 영역은 베이스 에피택시얼 영역을 더 포함하되,
    상기 소스/드레인 영역은 P형의 도전형을 갖고,
    상기 제1 에피택시얼 영역은 상기 베이스 에피택시얼 영역 상에 배치되고,
    상기 베이스 에피택시얼 영역 및 상기 제1 에피택시얼 영역은 Si 원소 및 Ge 원소를 포함하고,
    상기 제1 에피택시얼 영역 내의 Ge 원소의 농도는 상기 베이스 에피택시얼 영역 내의 Ge 원소의 농도 보다 높은 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제2 에피택시얼 영역은 상기 제1 에피택시얼 영역 내의 Ge 원소의 농도 보다 높은 농도의 Ge 원소를 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 콘택 스페이서는 상기 게이트 스페이서의 하단 보다 낮은 높이 레벨의 하단을 갖는 반도체 소자.
  5. 제 2 항에 있어서,
    상기 제1 에피택시얼 영역은 상기 게이트 스페이서의 하부면과 접촉하는 상단을 더 포함하는 반도체 소자.
  6. 제 2 항에 있어서,
    상기 제2 에피택시얼 영역의 상기 확장 부분은 상기 베이스 에피택시얼 영역과 이격되는 반도체 소자.
  7. 제 2 항에 있어서,
    상기 제2 에피택시얼 영역의 상기 확장 부분은 상기 베이스 에피택시얼 영역과 접촉하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제1 에피택시얼 영역은 상기 제2 에피택시얼 영역의 상기 확장 부분에 의해 제1 하부 에피택시얼 영역 및 제1 상부 에피택시얼 영역으로 분리되는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제2 에피택시얼 영역의 상기 확장 부분은 상기 게이트 스페이서와 상기 수직 방향으로 중첩하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 콘택 구조물의 하부면은 상기 게이트 스페이서의 하단 보다 낮은 높이 레벨에 배치되는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 콘택 구조물의 하부면은 상기 게이트 스페이서의 하단 보다 높은 높이 레벨에 배치되는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 제1 에피택시얼 영역의 상부면은 상기 제2 에피택시얼 영역의 상부면 보다 낮은 높이 레벨에 배치되는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 콘택 구조물은 제1 폭을 갖는 하부 영역, 상기 하부 영역 상에서 상기 제1 폭 보다 작은 제2 폭을 갖는 중간 영역, 및 상기 중간 영역 상에서 상기 제2 폭 보다 큰 제3 폭을 갖는 상부 영역을 포함하는 반도체 소자.
  14. 제 1 항에 있어서,
    상기 채널 영역은 상기 제1 활성 영역으로부터 상기 수직 방향으로 연장되고,
    상기 게이트 구조물은 상기 채널 영역의 상부면 및 측면을 덮으면서 상기 제2 수평 방향으로 연장되는 반도체 소자.
  15. 제 1 항에 있어서,
    상기 채널 영역은 상기 제1 활성 영역 상에서 상기 수직 방향으로 서로 이격되며 적층되는 복수의 활성 층들을 포함하고,
    상기 게이트 구조물은 상기 복수의 활성 층들 각각의 상부면, 측면 및 하부면을 덮으면서 상기 제2 수평 방향으로 연장되는 반도체 소자.
  16. 제 1 항에 있어서,
    상기 반도체 기판 상에서 상기 제1 활성 영역과 평행한 제2 활성 영역을 더 포함하되,
    상기 게이트 구조물은 상기 제1 활성 영역 및 상기 제2 활성 영역과 중첩하고,
    상기 제1 에피택시얼 영역은 상기 제1 활성 영역과 중첩하는 부분으로부터 상기 제2 수평 방향으로 연장되어 상기 제2 활성 영역과 중첩하고,
    상기 제2 에피택시얼 영역은 상기 제1 활성 영역과 중첩하는 부분으로부터 상기 제2 수평 방향으로 연장되어 상기 제2 활성 영역과 중첩하는 반도체 소자.
  17. 반도체 기판 상의 활성 영역;
    상기 활성 영역 상의 채널 영역;
    상기 활성 영역 상에서 상기 채널 영역과 인접하는 소스/드레인 영역;
    상기 채널 영역 상에서, 상기 채널 영역과 중첩하는 게이트 구조물;
    상기 소스/드레인 영역 상의 콘택 구조물;
    상기 콘택 구조물과 상기 게이트 구조물 사이의 게이트 스페이서; 및
    상기 콘택 구조물의 측면을 둘러싸는 콘택 스페이서를 포함하되,
    상기 소스/드레인 영역은 베이스 에피택시얼 영역, 상기 베이스 에피택시얼 영역 상의 제1 에피택시얼 영역 및 상기 제1 에피택시얼 영역 상의 제2 에피택시얼 영역을 포함하고,
    상기 소스/드레인 영역은 Si 원소 및 Ge 원소를 포함하고,
    상기 베이스 에피택시얼 영역 내의 Ge 원소 농도, 상기 제1 에피택시얼 영역 내의 Ge 원소 농도, 및 상기 제2 에피택시얼 영역 내의 Ge 원소 농도는 서로 다르고,
    상기 제2 에피택시얼 영역은 상기 콘택 구조물과 수직 방향으로 중첩하는 부분으로부터 수평 방향으로 연장되어 상기 콘택 스페이서와 상기 수직 방향으로 중첩하는 확장 부분을 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 콘택 구조물은 금속-반도체 화합물 층, 및 상기 금속-반도체 화합물 층 상의 콘택 플러그를 포함하고,
    상기 금속-반도체 화합물 층은 상기 제2 에피택시얼 영역과 접촉하고,
    상기 제1 에피택시얼 영역 내의 Ge 원소 농도는 상기 베이스 에피택시얼 영역 내의 Ge 원소 농도 보다 높고,
    상기 제2 에피택시얼 영역 내의 Ge 원소 농도는 상기 제1 에피택시얼 영역 내의 Ge 원소 농도 보다 높은 반도체 소자.
  19. 반도체 기판 상의 활성 영역;
    상기 활성 영역 상의 채널 영역;
    상기 활성 영역 상에서 상기 채널 영역과 인접하는 소스/드레인 영역;
    상기 채널 영역 상에서, 상기 채널 영역과 중첩하는 게이트 구조물;
    상기 소스/드레인 영역 상의 콘택 구조물;
    상기 콘택 구조물과 상기 게이트 구조물 사이의 게이트 스페이서; 및
    상기 콘택 구조물의 측면을 둘러싸는 콘택 스페이서를 포함하되,
    상기 소스/드레인 영역은 리세스된 표면을 갖는 제1 에피택시얼 영역 및 상기 제1 에피택시얼 영역의 상기 리세스된 표면 상의 제2 에피택시얼 영역을 포함하고,
    상기 제2 에피택시얼 영역은 상기 콘택 구조물과 수직 방향으로 중첩하는 부분으로부터 수평 방향으로 연장되어 상기 콘택 스페이서와 상기 수직 방향으로 중첩하는 확장 부분을 포함하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 콘택 스페이서의 하단 및 상기 게이트 스페이서의 하단은 서로 다른 높이 레벨에 배치되고,
    상기 채널 영역은 상기 활성 영역 상에서 상기 수직 방향으로 서로 이격되며 적층되는 복수의 활성 층들을 포함하고,
    상기 게이트 구조물은 상기 복수의 활성 층들 각각의 상부면, 측면 및 하부면을 덮고,
    상기 복수의 활성 층들 중 최상위 활성 층의 상부면을 기준면으로 보았을 때, 상기 제1 에피택시얼 영역의 상기 리세스된 표면의 최대 깊이는 5nm 내지 50nm인 반도체 소자.
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