TWI732368B - 半導體元件及其製造方法 - Google Patents

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Abstract

在製造半導體元件的方法中，在基板上方形成第一源極/汲極結構，在第一源極/汲極結構上方形成一或多個第一絕緣層，在一或多個第一絕緣層中形成第一開口，用第一導電材料填充第一開口以形成與第一源極/汲極結構接觸的第一下部觸點，在第一下部觸點上方形成一或多個第二絕緣層，在一或多個第二絕緣層中形成第二開口以至少部分地暴露第一下部觸點，在第二開口的內側面的至少一部分上形成第一襯墊層，並且用第二導電材料填充第二開口以形成與第一下部觸點接觸而不與第一襯墊層接觸的第一上部觸點。

Description

半導體元件及其製造方法
本揭示是關於一種半導體元件及其製造方法。
隨著半導體元件的尺寸減小，自對準觸點(self-aligned contact，SAC)已經廣泛地用於製造例如在場效電晶體(field effect transistor，FET)中更靠近閘極結構佈置的源極/汲極觸點。這些源極/汲極觸點通常需要具有較低的電阻率。
根據本揭示的一個態樣，在製造半導體元件的方法中，第一源極/汲極結構在基板上方形成，一或多個第一絕緣層在第一源極/汲極結構上方形成，第一開口在一或多個第一絕緣層中形成，第一開口用第一導電材料填充以形成與第一源極/汲極結構接觸的第一下部觸點，一或多個第二絕緣層在第一下部觸點上方形成，第二開口在一或多個第二絕緣層中形成以至少部分暴露第一下部觸點，第一襯墊層在第二開口的內側面的至少一部分上形成，並且第二開口用第二導電材料填充 以形成與第一下部觸點接觸的第一上部觸點，在第一上部觸點與第一下部觸點之間不插入第一襯墊層。
根據本揭示的另一態樣，在製造半導體元件的方法中，形成嵌入一或多個第一絕緣層中的下部觸點，一或多個第二絕緣層在下部觸點上方形成，開口在一或多個第二絕緣層中形成以至少部分暴露下部觸點，襯墊層在一或多個第二絕緣層的最頂層的上表面、第二開口的內側面上以及在暴露的下部觸點上形成，移除在一或多個第二絕緣層的最頂層的上表面上及在暴露的下部觸點上形成的襯墊層，並且部分移除在第二開口的內側面上形成的襯墊層，使得襯墊層保留在第二開口的上部上，並且第二開口用導電材料填充以形成與下部觸點接觸的上部觸點。
根據本揭示的一個態樣，一種半導體元件包括閘電極、源極/汲極結構、接觸閘電極或源極/汲極結構的任一者的下部觸點、在層間介電層中形成的開口中設置並且與下部觸點直接接觸的上部觸點、以及在上部觸點與層間介電層之間設置的襯墊層。襯墊層在開口的上部上設置，並且上部觸點在開口的下部處與層間介電層接觸。
5:鰭結構
10:閘極結構/金屬閘極結構
12:閘極介電層
14:功函數調節層
16:金屬材料層
20:覆蓋絕緣層
30:側壁間隔件
40:層間介電層
45:第一層間介電層
50:源極/汲極區域
60:第一蝕刻終止層
65:第二層間介電層
67:接觸孔
68:第一接觸襯墊層
69:第一接觸襯墊層
70:下部觸點/源極/汲極觸點
71:下部觸點/閘極觸點
75:第二蝕刻終止層
80:第三層間介電層
80’:第三層間介電層
82:接觸孔
90:第二接觸襯墊層
91:第二接觸襯墊層
92、93、98:第二接觸襯墊層
96:材料通量
95、99:第三接觸襯墊層
100:上部觸點
100’:初始觸點
102:上部觸點
104:上部觸點/閘極觸點
106:上部觸點
110:離子佈植操作
112:金屬層
300:基板
310:鰭結構
315:通道區域
320:隔離絕緣層
330:金屬閘極結構
340:覆蓋絕緣層
350:側壁間隔件
360:源極/汲極區域
370:層間介電層
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示。應注意，根據工業中的標準實務，各個特徵並非按比例繪製，並且僅出於說明目的使用。事實上，出於論述清晰的目的，可任意增大或減小各個特徵的尺寸。
第1A圖、第1B圖、第1C圖及第1D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。
第2A圖、第2B圖、第2C圖及第2D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。
第3A圖、第3B圖、第3C圖及第3D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。
第4A圖、第4B圖、第4C圖及第4D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。
第5A圖、第5B圖、第5C圖及第5D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。
第6A圖圖示了展示根據本揭示的一個實施例的半導體元件的連續製造製程的各個階段之一的平面圖(從上方觀察)。
第6B圖圖示了沿著第6A圖的線X1-X1的橫截面圖。第6C圖及第6D圖為閘極結構的放大視圖。
第6E圖圖示了展示根據本揭示的一個實施例的半導體元件的連續製造製程的各個階段之一的透視圖。
第7A圖、第7B圖、第7C圖、第7D圖及第7E圖圖示了根據本揭示的一實施例的半導體元件的連續製造製程的各個階段的橫截面圖。
第8A圖、第8B圖、第8C圖及第8D圖圖示了根據本揭示的一實施例的半導體元件的連續製造製程的各個階段的橫截面圖。第8E圖、第8F圖、第8G圖及第8H圖圖示了根據本揭示的一實施例的半導體元件的連續製造製程的各個階段的橫截面圖。
第9A圖、第9B圖、第9C圖、第9D圖及第9E圖圖示了根據本揭示的一實施例的半導體元件的連續製造製程的各個階段的橫截面圖。
第10A圖、第10B圖、第10C圖及第10D圖圖示了根據本揭示的一實施例的半導體元件的連續製造製程的各個階段的橫截面圖。
第11A圖、11B圖、第11C圖及第11D圖圖示了根據本揭示的一實施例的半導體元件的連續製造製程的各個階段的橫截面圖。
第12A圖、第12B圖、第12C圖及第12D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。
第13A圖、第13B圖、第13C圖及第13D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。
第14A圖、第14B圖及第14C圖圖示了根據本揭示的一實施例的半導體元件的連續製造製程的各個階段的橫截面圖。
第15A圖、第15B圖及第15C圖圖示了根據本揭示的一實施例的半導體元件的連續製造製程的各個階段的橫截面圖。
第16A圖、第16B圖、第16C圖及第16D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。
第17A圖、第17B圖、第17C圖及第17D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。
第18A圖、第18B圖及第18C圖圖示了根據本揭示的一實施例的半導體元件的連續製造製程的各個階段的橫截面圖。
第19A圖、第19B圖及第19C圖圖示了根據本揭示的一實施例的半導體元件的連續製造製程的各個階段的橫截面圖。
應理解，以下揭示提供了眾多不同的實施例或實例，以用於實施本揭示的不同特徵。下文描述部件及佈置的特定實施例或實例以簡化本揭示內容。當然，此等僅為實例且並不意欲為限制性。例如，元件的尺寸不限於所揭示的範圍或值，而是可取決於製程條件及/或元件的期望性質。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括第一特徵及第二特徵以直接接觸形成的實施例，且亦可包括插入第一特徵及第二特徵而形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。各種特徵可出於簡便性及清晰目的而以不同比例任意繪製。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所示出的一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)的關為。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。設備可經其他方式定向(旋轉90度或處於其他定向) 且由此可同樣地解讀本文所使用的空間相對性描述詞。此外，術語「由……製成(made of)」可意謂「包含(comprising)」或「由……組成(consisting of)」。在本揭示內容中，用語「A、B及C的一者」意謂「A、B及/或C」(A、B、C，A及B，A及C，B及C，或A、B及C)，並且不意謂來自A的一個元素、來自B的一個元素及來自C的一個元素，除非另外描述。關於一個實施例說明的材料、構造、尺寸、製程及/或操作可以在其它實施例中採用，並且可省略其詳細說明。
第1A圖、第1B圖、第1C圖及第1D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。第1A圖為平面圖，第1B圖為橫截面圖(Y切面)，第1C圖為橫截面圖(X切面1)並且第1D圖為橫截面圖(X切面2)。在一些實施例中，第1A圖至第1D圖所示的半導體元件為鰭式場效電晶體(field effect transistor，Fin FET)。
在第1A圖中，在Y方向上延伸的三個閘極結構10在X方向上延伸的一個鰭結構5上方設置。在閘極結構10之間的部分為源極/汲極區域50，並且源極/汲極觸點70在源極/汲極區域50上方設置。在一些實施例中，源極/汲極區域50包括一或多個磊晶形成的半導體層(磊晶層)。在一些實施例中，源極/汲極觸點70為在Y方向上延伸超出源極/汲極區域50的接觸條(contact bar)。因此，源極/汲極磊晶層(源極/汲極區域)50的寬度小於源極/汲極觸點70在Y方向上的寬度。如第1A圖及第1B圖所示，在一些實施例中，在Y方向上源極/汲極觸點70的寬度大於上部觸點100的寬度。在一些實施例中，一或多個 閘極觸點71在閘極結構10的一或多個閘電極上方設置。另外，在一些實施例中，上部觸點100及102分別設置在源極/汲極觸點70及閘極觸點71上方。
如第1B圖至第1D圖所示，源極/汲極區域50在鰭結構5中形成的凹槽中形成。閘極結構10包括在鰭結構5上方形成的閘極介電層、閘電極及側壁間隔件30。閘極結構10嵌入第一層間介電(interlayer dielectric，ILD)層45中。第一層間介電層45包括一或多個介電層。在一些實施例中，第一蝕刻終止層60在第一層間介電層45上方設置，並且第二層間介電層65在第一蝕刻終止層60上方形成。另外，第二蝕刻終止層75在第二層間介電層65上方設置，並且第三層間介電層80在第二蝕刻終止層75上方形成。
第一至第三層間介電層45、65、80包括一或多層絕緣材料，例如，基於氧化矽的材料，諸如二氧化矽(SiO2)、SiOC及SiOCN。在一些實施例中，低介電常數材料或有機材料用於層間介電層。第一及第二蝕刻終止層60、75由與層間介電層45、65、80不同的材料製成並且包括一或多層絕緣材料，例如，基於氮化矽的材料，諸如氮化矽及SiON。
在一些實施例中，第三層間介電層80包括摻雜有Ge及/或Sn的二氧化矽以將壓縮應力引入第三層間介電層80。壓縮應力有助於將上部觸點100牢固地密封在第三層間介電層80中。可以藉由離子佈植及/或原位摻雜將Ge及/或Sn引入第三層間介電層80中。在一些實施例中，Ge及/或Sn的濃度 為在從約1原子%至20原子%的範圍中，並且在其他實施例中為在從約5原子%至約10原子%的範圍中。
源極/汲極觸點70在接觸孔中形成，此接觸孔穿過第一層間介電層45及第二層間介電層65以及第一蝕刻終止層60及第二蝕刻終止層75。在一些實施例中，第一接觸襯墊層68在接觸孔的內表面上形成。在一些實施例中，第一接觸襯墊層68包括一或多種導電材料層，諸如Ti、TiN、Ta及TaN。在某些實施例中，TiN層用作第一接觸襯墊層68。
源極/汲極觸點70及閘極觸點71包括一或多個導電材料層，諸如W、Co、Ni、Mo及其合金。在某些實施例中，源極/汲極觸點70及閘極觸點71為由Co製成。
上部觸點100、102在接觸孔中形成，此接觸孔穿過第三層間介電層80及第二蝕刻終止層75。上部觸點100、102包括一或多個導電材料層，諸如W、Co、Ni、Mo、Cu、Al及其合金。在某些實施例中，上部觸點100、102為由W製成。
在第1A圖至第1D圖所示的實施例中，第二接觸襯墊層90、92僅在第三層間介電層80中形成的接觸孔的內側表面上形成。在下部觸點(源極/汲極觸點及閘極觸點)70/71與上部觸點100、102之間沒有接觸襯墊層。換言之，上部觸點100、102與下部觸點70、71直接接觸。在一些實施例中，第二接觸襯墊層90、92包括一或多個導電材料層，諸如Ti、TiN、Ta及TaN。在某些實施例中，第二接觸襯墊層90、92為由TiN製成。在一些實施例中，第二接觸襯墊層90、92的厚度為在從約0.1nm至約0.5nm的範圍中。第二接觸襯墊層90、92 有助於將上部觸點100、102牢固地密封在第三層間介電層80中。由於上部觸點100、102與下部觸點70、71直接接觸，因此可減小在下部觸點70、71與上部觸點100、102之間的接觸電阻。
在一些實施例中，上部觸點100、102的高度(厚度)為在從約25nm至約50nm的範圍中。
第2A圖、第2B圖、第2C圖及第2D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。第2A圖為平面圖，第2B圖為橫截面圖(Y切面)，第2C圖為橫截面圖(X切面1)，並且第2D圖為橫截面圖(X切面2)。關於以上實施例說明的材料、構造、尺寸、製程及/或操作可以在以下實施例中採用，並且可省略其詳細說明。在一些實施例中，第2A圖至第2D圖所示的半導體元件為鰭式場效電晶體。
在第2A圖及第2D圖所示的實施例中，第二接觸襯墊層91在第三層間介電層80中形成的接觸孔的內側表面上部分地形成。在一些實施例中，第二接觸襯墊層91僅在接觸孔的內側表面的上部形成，使得第二接觸襯墊層91的底部位在接觸孔距頂部約5%至小於約100%處，並且在其他實施例中位在接觸孔距頂部約10%至90%處。換言之，在一些實施例中，第二接觸襯墊層91的上部的高度D2為從開口頂部量測的第三層間介電層80中的接觸孔的深度D1的約5%至小於約100%，並且在其他實施例中高度D2為深度D1的約10%至約90%。在某些實施例中，高度D2為深度D1的約30%至約70%。在一些實施例中，深度D1為在從約5nm至約49.5nm的範圍中。
類似地，第二接觸襯墊層93在第三層間介電層80中形成的接觸孔的內側表面上部分地形成。在一些實施例中，第二接觸襯墊層93僅在觸孔的內側表面的上部上形成，使得第二接觸襯墊層93的底部位在接觸孔距頂部約5%至小於約100%處，並且在其他實施例中為位在接觸孔距頂部約10%至90%處。
利用此結構，可能進一步減小在下部觸點與上部觸點之間的接觸電阻。
第3A圖、第3B圖、第3C圖及第3D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。第3A圖為平面圖，第3B圖為橫截面圖(Y切面)，第3C圖為橫截面圖(X切面1)，並且第3D圖為橫截面圖(X切面2)。關於以上實施例說明的材料、構造、尺寸、製程及/或操作可以在以下實施例中採用，並且可省略其詳細說明。在一些實施例中，第3A圖至第3D圖所示的半導體元件為鰭式場效電晶體。
源極/汲極觸點的結構與第1A圖至第1C圖所示者相同。在此實施例中，如第3D圖所示，閘極觸點104在第二層間介電層65及第三層間介電層80中形成的接觸孔中形成。在一些實施例中，閘極觸點104包括一或多個導電材料層，諸如W、Co、Ni、Mo、Cu、Al及其合金。在某些實施例中，閘極觸點104為由W製成。
在一些實施例中，第三接觸襯墊層95在接觸孔中形成。如第3D圖所示，在一些實施例中，第三接觸襯墊層95在閘極觸點104與閘極結構10的閘電極之間設置。利用此結 構，可能增強閘極觸點104中的W的黏附性。在其他實施例中，在閘極觸點104與閘極結構10的閘電極之間不設置第三接觸襯墊層95。在某些實施例中，第三接觸襯墊層95為與第2D圖所示的第二接觸襯墊層93類似的部分襯墊層。
第4A圖、第4B圖、第4C圖及第4D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。第4A圖為平面圖，第4B圖為橫截面圖(Y切面)，第4C圖為橫截面圖(X切面1)，並且第4D圖為橫截面圖(X切面2)。關於以上實施例說明的材料、構造、尺寸、製程及/或操作可以在以下實施例中採用，並且可省略其詳細說明。在一些實施例中，第4A圖至第4D圖所示的半導體元件為鰭式場效電晶體。
源極/汲極觸點的結構與第2A圖至第2C圖所示者相同，並且閘極觸點104的結構與第3D圖所示者相同。
第5A圖、第5B圖、第5C圖及第5D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。第5A圖為平面圖，第5B圖為橫截面圖(Y切面)，第5C圖為橫截面圖(X切面1)，並且第5D圖為橫截面圖(X切面2)。關於以上實施例說明的材料、構造、尺寸、製程及/或操作可以在以下實施例中採用，並且可省略其詳細說明。在一些實施例中，第5A圖至第5D圖所示的半導體元件為鰭式場效電晶體。
源極/汲極觸點的結構與第1A圖至第1C圖所示者相同。在一些實施例中，如第5D圖所示，第二接觸襯墊層98在上部觸點106與閘極觸點71之間設置。利用此結構，可能增 強上部觸點106中的W的黏附性。在一些實施例中，源極/汲極觸點的結構與第2A圖至第2C圖所示者相同。
第6A圖及第6B圖圖示了根據本揭示的一個實施例的半導體元件的連續製造製程的階段之一。第6A圖圖示了平面(俯視)圖並且第6B圖圖示了沿著第6A圖的線X1-X1的橫截面圖。
第6A圖及第6B圖圖示了在形成金屬閘極結構10之後的半導體元件的結構。在第6A圖及第6B圖中，金屬閘極結構10在鰭結構5的通道區域(例如，鰭結構的一部分)上方形成，並且覆蓋絕緣層20在金屬閘極結構10上方設置。在一些實施例中，金屬閘極結構10的厚度為在從15nm至50nm的範圍中。在一些實施例中，覆蓋絕緣層20的厚度為在從約10nm至約30nm的範圍中，並且在其他實施例中為在從約15nm至約20nm的範圍中。側壁間隔件30在金屬閘極結構10的側壁及覆蓋絕緣層20上提供。在一些實施例中，在側壁間隔件30的底部處的膜厚度為在從約3nm至約15nm的範圍中，且在其他實施例中為在從約4nm至約8nm的範圍中。金屬閘極結構10、覆蓋絕緣層20及側壁間隔件30的組合可共同稱為閘極結構。另外，源極/汲極區域50鄰近閘極結構形成，並且在閘極結構之間的空間用層間介電層40填充。
第6C圖為閘極結構的放大視圖。金屬閘極結構10包括一或多個金屬材料層16，諸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi、其他導電材料。在鰭結構5的通道區域與金屬閘極之間設置的閘極介電層12包 括一或多層金屬氧化物，諸如高介電常數金屬氧化物。用於高介電常數介電質的金屬氧化物的實例包括下列的氧化物：Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、及/或其混合物。
在一些實施例中，一或多個功函數調節層14插入閘極介電層12與金屬材料層16之間。功函數調節層14由導電材料製成，諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層，或者兩種或多種此等材料的多層。對於n通道FET而言，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi的一或多個用作功函數調節層，並且對於p通道FET而言，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co的一或多個用作功函數調節層。
覆蓋絕緣層20包括一或多層絕緣材料，諸如基於氮化矽的材料，包括SiN、SiCN及SiOCN。側壁間隔件30為由與覆蓋絕緣層20不同的材料製成，並且包括一或多層絕緣材料，諸如基於氮化矽的材料，包括SiN、SiON、SiCN及SiOCN。層間介電層40包括一或多層絕緣材料，諸如基於氧化矽的材料，諸如二氧化矽(SiO2)及SiON。
在一些實施例中，如第6D圖所示，不形成閘極覆蓋絕緣層。
側壁間隔件30的材料、覆蓋絕緣層20的材料、及層間介電層40的材料彼此不同，使得可以選擇性蝕刻此些層的每一者。在一個實施例中，側壁間隔件30為由SiOCN、SiCN 或SiON製成，覆蓋絕緣層20為由SiN製成，並且層間介電層40為由SiO2製成。
在此實施例中，採用藉由閘極替換製程製造的鰭式場效電晶體。
第6E圖圖示了鰭式場效電晶體結構的示例性透視圖。
首先，鰭結構310在基板300上方製造。鰭結構310包括底部區域及上部區域作為通道區域315。例如，基板300為具有在從約1×1015cm-3至約1×1018cm-3的範圍中的雜質濃度的p型矽基板。在其他實施例中，基板300為具有在從約1×1015cm-3至約1×1018cm-3的範圍中的雜質濃度的n型矽基板。或者，基板300可包含：另一元素半導體，諸如鍺；化合物半導體，包括第IV族-第IV族化合物半導體，諸如SiC及SiGe，第III族-第V族化合物半導體，諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。在一個實施例中，基板300為SOI(絕緣體上矽)基板的矽層。
在形成鰭結構310之後，隔離絕緣層320在鰭結構310上方形成。隔離絕緣層320包括藉由低壓化學氣相沉積(LPCVD)、電漿CVD或可流動CVD形成的一或多層絕緣材料，諸如氧化矽、氮氧化矽或氮化矽。隔離絕緣層320可藉由一或多層旋塗玻璃(spin-on-glass，SOG)、SiO、SiON、SiOCN及/或氟摻雜的矽酸鹽玻璃(fluorine-doped silicate glass，FSG)形成。
在鰭結構310上方形成隔離絕緣層320之後，執行平坦化操作，以便移除隔離絕緣層320的部分。平坦化操作可包括化學機械拋光(CMP)及/或回蝕製程。隨後，進一步移除(凹陷)隔離絕緣層320，使得暴露出鰭結構310的上部區域。
虛擬閘極結構在暴露的鰭結構上方形成。虛擬閘極結構包括由聚矽製成的虛擬閘電極層及虛擬閘極介電層。包括一或多層絕緣材料的側壁間隔件350亦在虛擬閘電極層的側壁上形成。在形成虛擬閘極結構之後，未由虛擬閘極結構覆蓋的鰭結構310在隔離絕緣層320的上表面下方凹陷。隨後，源極/汲極區域360藉由使用磊晶生長方法在凹陷的鰭結構上方形成。源極/汲極區域可包括應變材料以將應力施加到通道區域315。
隨後，層間介電層370在虛擬閘極結構及源極/汲極區域上方形成。在平坦化操作之後，移除虛擬閘極結構以便構成閘極空間。隨後，在閘極空間中，形成包括金屬閘電極及閘極介電層(諸如高介電常數介電層)的金屬閘極結構330。另外，覆蓋絕緣層340在金屬閘極結構330上方形成，以便獲得第6E圖所示的鰭式場效電晶體結構。在第6E圖中，切割掉金屬閘極結構330、覆蓋絕緣層340、側壁間隔件350及層間介電層370的部分以圖示下層結構。
第6E圖的金屬閘極結構330、覆蓋絕緣層340、側壁間隔件350、源極/汲極區域360及層間介電層370實質上分別對應於第6A圖至第6D圖的金屬閘極結構10、覆蓋絕緣層20、側壁間隔件30、源極/汲極區域50及層間介電層40。在一 些實施例中，一或多個層間介電層額外在層間介電層40上方形成，由此形成第一層間介電層45。
第7A圖至第7E圖以及第8A圖至第8D圖圖示了根據本揭示的一個實施例的對應於第1A圖至第1C圖所示的結構的半導體元件的連續製造製程的階段。在第7A圖至第8D圖中，圖示了四個鰭結構5，但鰭結構5的數量不限於四個，並且可以為一個、二個、三個或五個或更多。
如第7A圖所示，在形成金屬閘極結構之後，第一蝕刻終止層60在第一層間介電層45(或40)上方形成，並且第二層間介電層65在第一蝕刻終止層60上方形成。蝕刻終止層及層間介電層藉由適宜的膜形成方法來形成，諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)或原子層沉積(ALD)。
如第7B圖所示，藉由使用一或多個微影蝕刻操作，針對下部觸點70的接觸孔67在第一及第二層間介電層45、65中形成。
隨後，第一接觸襯墊層68在接觸孔67中並且在第二層間介電層65的上表面上共形地形成，並且導電材料在第一接觸襯墊層68上方形成。第一接觸襯墊層68及導電材料層藉由適宜膜形成方法形成，諸如CVD、PVD、ALD或電鍍。隨後，如第7C圖所示，執行平坦化操作，諸如回蝕操作或化學機械拋光(CMP)操作，以形成源極/汲極觸點70。
隨後，如第7D圖所示，形成第二蝕刻終止層75及第三層間介電層80。在一些實施例中，第三層間介電層80摻雜有Ge及/或Sn，Ge及/或Sn在沉積製程中藉由原位摻雜形 成。在其他實施例中，在形成第三層間介電層80之後，執行離子佈植操作以將Ge及/或Sn引入第三層間介電層80中。在其他實施例中，在製造操作的稍後階段執行佈植操作。
如第7E圖所示，藉由使用一或多個微影及蝕刻操作，針對上部觸點的接觸孔82在第三層間介電層80及第二蝕刻終止層75中形成。
隨後，如第8A圖所示，第二接觸襯墊層90在接觸孔82中共形地形成。第二接觸襯墊層90藉由適宜膜形成方法形成，諸如CVD、PVD、ALD或電鍍。
如第8B圖所示，執行回蝕操作或其他各向異性蝕刻操作以移除在第三層間介電層80的水平表面及接觸孔82的底部上形成的第二接觸襯墊層90。因此，在接觸孔82中暴露出下部觸點(源極/汲極觸點)70的一部分。
隨後，如第8C圖所示，一或多個導電材料層在接觸孔82及第三層間介電層80中形成。導電層藉由適宜膜形成方法形成，諸如CVD、PVD、ALD或電鍍。在一些實施例中，在從約200℃至約400℃的範圍中的溫度下形成導電材料。
隨後，執行平坦化操作，諸如回蝕操作或CMP操作，以形成上部觸點100，如第8D圖所示。在一些實施例中，在形成上部觸點100之後，執行離子佈植操作以將Ge及/或Sn引入第三層間介電層80中。在此種情況下，上部觸點100含有Ge及/或Sn。
第8E圖、第8F圖、第8G圖及第8H圖圖示了根據本揭示的另一實施例的半導體元件的連續製造製程的各個階段的橫截面圖。
在一些實施例中，如第8E圖所示，在如第8B圖所示形成接觸孔82之後，初始觸點100’在接觸孔82中藉由選擇性沉積操作(諸如選擇性CVD及選擇性ALD)形成。在一些實施例中，初始觸點100’為由鎢製成。如第8F圖所示，在形成初始觸點100’之後，執行離子佈植操作110以將Ge及/或An引入第三層間介電層80中以形成含有Ge/Sn的第三層間介電層80’。在一些實施例中，亦將一些離子引入初始觸點100’。
隨後，如第8G圖所示，第三接觸襯墊層99在含有Ge/Sn的第三層間介電層80’及初始觸點100’上方形成，並且金屬層112在第三接觸襯墊層99上方形成。在一些實施例中，第三接觸襯墊層99為由TiN、Ti、Ta及/或TaN製成，並且金屬層112為由W、Co、Ni、Mo、Cu及/或Al製成。在一些實施例中，金屬層112為由W製成。在化學機械拋光操作之後，獲得第8H圖所示的結構。
第9A圖至第9E圖圖示了根據本揭示的一個實施例的對應於第2A圖至第2C圖所示的結構的半導體元件的連續製造製程的階段。
如第9A圖所示，在如第7E圖所示形成接觸孔82之後，第二接觸襯墊層91在接觸孔82中並且在第三層間介電層80上形成。在一些實施例中，第二接觸襯墊層91以不共形方式形成，使得在接觸孔82的內部側壁上的第二接觸襯墊層 91的厚度從接觸孔82的頂部向下漸漸減少。在一些實施例中，第二接觸襯墊層91在接觸孔82的頂部拐角處具有懸垂形狀。
隨後，如第9B圖所示，執行回蝕操作或其他各向異性蝕刻操作以移除在第三層間介電層80的水平表面及接觸孔82的底部上形成的第二接觸襯墊層91。因此，在接觸孔82中暴露出下部觸點(源極/汲極觸點)70的一部分。如第9B圖所示，第二接觸襯墊層91僅保留在接觸孔82的上部及第三層間介電層80上，並且第二蝕刻終止層75在接觸孔82中暴露出。
隨後，如第9C圖所示，一或多個導電材料層在接觸孔82及第三層間介電層80中形成。隨後，如第9D圖所示，執行平坦化操作，諸如回蝕操作或CMP操作，以形成上部觸點100。如第9D圖所示，上部觸點100在接觸孔的下部處與第三層間介電層80及第二蝕刻終止層75接觸。
在一些實施例中，如第9E圖所示，當形成第二接觸襯墊層91時，基板關於濺射的材料通量96傾斜，並且第二接觸襯墊層91具有從接觸孔82的頂部減小的厚度。在一些實施例中，在接觸孔82的底部處實質上不形成襯墊層。隨後，在第二接觸襯墊層91上進行或不進行各向異性蝕刻的情況下，形成針對上部觸點100的導電層。
在一些實施例中，在形成第9B圖所示的結構之後執行與第8E圖、第8F圖、第8G圖及第8H圖類似的操作。
應理解，第8D圖、第8H圖及第9D圖所示的裝置經歷進一步的互補式金氧半導體(Complementary Metal-Oxide-Semiconductor，CMOS)製程以形成各種特徵，諸如互連金屬層、介電層、鈍化層等等。
第10A圖至第10D圖圖示了根據本揭示的一個實施例的對應於第1D圖所示的結構的半導體元件的連續製造製程的階段。
如第10A圖所示，在形成金屬閘極結構之後，第一蝕刻終止層60在第一層間介電層45(或40)上方形成，並且第二層間介電層65在第一蝕刻終止層60上方形成。第一蝕刻終止層60及第二層間介電層65藉由適宜膜形成方法形成，諸如CVD、物理氣相沉積(PVD)或原子層沉積(ALD)。此等操作與第7A圖所示的彼等相同(同時執行)。
藉由使用一或多個微影及蝕刻操作，針對下部觸點71的接觸孔在第一蝕刻終止層60及第二層間介電層65中形成，第一接觸襯墊層69在接觸孔中並且在第二層間介電層65的上表面上共形地形成，並且隨後導電材料在第一接觸襯墊層69上方形成。隨後，如第10B圖所示，執行平坦化操作，諸如回蝕操作或化學機械拋光(CMP)操作，以形成閘極觸點71。在一些實施例中，此等操作與第7B圖及第7C圖所示的彼等相同(同時執行)。在其他實施例中，此等操作與第7B圖及第7C圖所示的彼等分開地執行。
隨後，如第10C圖所示，形成第二蝕刻終止層75及第三層間介電層80。此等操作與第7D圖所示的彼等相同(同時執行)。
如第10D圖所示，藉由使用一或多個微影及蝕刻操作，針對上部觸點的接觸孔在第三層間介電層80及第二蝕刻終止層75中形成。隨後，第二接觸襯墊層92在接觸孔中共形地形成。執行回蝕操作或其他各向異性蝕刻操作以移除在第三層間介電層80的水平表面及接觸孔的底部上形成的第二接觸襯墊層92。因此，在接觸孔中暴露出下部觸點(閘極觸點)71的一部分。隨後，一或多個導電材料層在接觸孔及第三層間介電層80中形成。隨後，如第10D圖所示，執行平坦化操作，諸如回蝕操作或CMP操作，以形成上部觸點102。在一些實施例中，此等操作與第8A圖至第8D圖所示的彼等相同(同時執行)。在其他實施例中，此等操作與第8A圖至第8D圖所示的彼等分開地執行。在一些實施例中，在第二接觸襯墊層92上不執行回蝕或各向異性蝕刻，以便不從接觸孔的底部移除第二接觸襯墊層92以形成第5D圖所示的結構。
第11A至第11D圖圖示了根據本揭示的一個實施例的對應於第3D圖及第4D圖所示的結構的半導體元件的連續製造製程的階段。
如第11A圖所示，在形成金屬閘極結構之後，第一蝕刻終止層60在第一層間介電層45(或40)上方形成，並且第二層間介電層65在第一蝕刻終止層60上方形成。蝕刻終止層及層間介電層藉由適宜膜形成方法形成，諸如CVD、物理氣相沉積(PVD)或原子層沉積(ALD)。另外，如第11B圖所示，形成第二蝕刻終止層75及第三層間介電層80。此等操作與第7A圖及第7D圖所示的彼等相同(同時執行)。
如第11C圖所示，藉由使用一或多個微影及蝕刻操作，針對閘極觸點的接觸孔在第二及第三層間介電層65、80以及第一及第二蝕刻終止層60、75中形成。隨後，第三接觸襯墊層95在接觸孔中共形地形成。隨後，一或多個導電材料層在接觸孔及第三層間介電層80中形成。隨後，如第11D圖所示，執行平坦化操作，諸如回蝕操作或CMP操作，以形成上部觸點104。此等操作與第8A圖至第8D圖所示的彼等分開地執行。
在一些實施例中，執行回蝕操作或其他各向異性蝕刻操作以移除在第三層間介電層80的水平表面及接觸孔的底部上形成的第三接觸襯墊層95。在此情況下，在接觸孔中暴露出閘電極的一部分。
第12A圖、第12B圖、第12C圖及第12D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。第12A圖為平面圖，第12B圖為橫截面圖(Y切面)，第12C圖為橫截面圖(X切面1)，並且第12D圖為橫截面圖(X切面2)。關於以上實施例說明的材料、構造、尺寸、製程及/或操作可以在以下實施例中採用，並且可省略其詳細說明。
在第12A圖至第12D圖所示的實施例中，上部觸點100部分穿透到下部觸點70、71中。在一些實施例中，在垂直方向上從下部觸點70的上表面(或第二蝕刻終止層75的下表面)量測的凹槽的深度D11為在從約0.1nm至約20nm的範圍中。在其他實施例中，深度D11為在從約1nm至約10nm的 範圍中。如第12C圖所示，凹槽僅在源極/汲極觸點70的上表面處及/或僅在上表面閘極觸點處形成。
第13A圖、第13B圖、第13C圖及第13D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。第13A圖為平面圖，第13B圖為橫截面圖(Y切面)，第13C圖為橫截面圖(X切面1)，並且第13D圖為橫截面圖(X切面2)。關於以上實施例說明的材料、構造、尺寸、製程及/或操作可以在以下實施例中採用，並且可省略其詳細說明。
在第13A圖至第13D圖所示的實施例中，與關於第2A圖至第2D圖說明的實施例類似，第二接觸襯墊層91在第三層間介電層80中形成的接觸孔的內側表面上部分地形成(例如，僅在上部上)。如第13A圖至第13D圖所示，上部觸點100部分穿透到下部觸點70、71中。在一些實施例中，在垂直方向上從下部觸點70的上表面(或第二蝕刻終止層75的下表面)量測的凹槽的深度D11為在從約0.1nm至約20nm的範圍中。在其他實施例中，深度D11為在從約1nm至約10nm的範圍中。
第14A圖及第14B圖圖示了根據本揭示的一實施例的第12A圖至第12D圖所示的半導體元件的連續製造製程的各個階段的橫截面圖。
在如第8B圖所示移除在第三層間介電層80的水平表面及接觸孔82的底部上形成的第二接觸襯墊層90之後，蝕刻源極/汲極觸點70的暴露的上部以形成凹槽。在一些實施例中，蝕刻為電漿乾式蝕刻操作及/或濕式蝕刻操作的一或多個。在一些實施例中，如第14A圖所示，凹槽具有弧形形狀。 在其他實施例中，如第14C圖所示，凹槽具有矩形或梯形形狀。在一些實施例中，執行各向異性蝕刻以形成凹槽。在形成凹槽之後，與關於第8C圖所說明的操作類似，如第14B圖所示，在凹陷的接觸孔82及第三層間介電層80中形成一或多個導電材料層。隨後，執行與關於第8D圖所說明的操作類似的操作。在其他實施例中，在形成凹槽之後，執行與關於第8E圖至第8H圖所說明的操作類似的操作。
第15A圖及第15B圖圖示了根據本揭示的一實施例的第13A圖至第13D圖所示的半導體元件的連續製造製程的各個階段的橫截面圖。
在如第9B圖所示移除在第三層間介電層80的水平表面及接觸孔82的底部上形成的第二接觸襯墊層90之後，蝕刻源極/汲極觸點70的暴露的上部以形成凹槽。在一些實施例中，蝕刻為電漿乾式蝕刻操作及/或濕式蝕刻操作的一或多個。在一些實施例中，如第15A圖所示，凹槽具有弧形形狀。在其他實施例中，如第15C圖所示，凹槽具有矩形或梯形形狀。在一些實施例中，執行各向異性蝕刻以形成凹槽。如第15B圖所示，在形成凹槽之後，與關於第9C圖所說明的操作類似，一或多個導電材料層在凹陷的接觸孔82及第三層間介電層80中形成。隨後，執行與關於第9D圖所說明的操作類似的操作。在其他實施例中，在形成凹槽之後，執行與關於第8E圖至第8H圖所說明的操作類似的操作。
第16A圖、第16B圖、第16C圖及第16D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。第16A圖為 平面圖，第16B圖為橫截面圖(Y切面)，第16C圖為橫截面圖(X切面1)，並且第16D圖為橫截面圖(X切面2)。關於以上實施例說明的材料、構造、尺寸、製程及/或操作可以在以下實施例中採用，並且可省略其詳細說明。
在第16A圖至第16D圖所示的實施例中，上部觸點100不僅垂直亦水平地部分穿透到下部觸點70、71中。在一些實施例中，在垂直方向上從下部觸點70的上表面(或第二蝕刻終止層75的下表面)量測的凹槽的深度D11為在從約0.1nm至約20nm的範圍中。在其他實施例中，深度D11為在從約1nm至約10nm的範圍中。在一些實施例中，在水平方向上從對應於上部觸點100的最窄寬度的點(例如，在第二蝕刻終止層75的底部處)量測的凹陷的寬度H1在一些實施例中為在從約0.1nm至約20nm的範圍中。在其他實施例中，寬度H1為在從約1nm至約10nm的範圍中。
第17A圖、第17B圖、第17C圖及第17D圖圖示了根據本揭示的一實施例的半導體元件的各個視圖。第17A圖為平面圖，第17B圖為橫截面圖(Y切面)，第17C圖為橫截面圖(X切面1)，並且第17D圖為橫截面圖(X切面2)。關於以上實施例說明的材料、構造、尺寸、製程及/或操作可以在以下實施例中採用，並且可省略其詳細說明。
在第17A圖至第17D圖所示的實施例中，與關於第2A圖至第2D圖所說明的實施例類似，第二接觸襯墊層91在第三層間介電層80中形成的接觸孔的內側表面上部分地形成(例如，僅在上部上)。如第17A圖至第17D圖所示，上部觸 點100不僅垂直亦水平地部分穿透到下部觸點70、71中。在一些實施例中，在垂直方向上從下部觸點70的上表面(或第二蝕刻終止層75的下表面)量測的凹槽的深度D11為在從約0.1nm至約20nm的範圍中。在其他實施例中，深度D11為在從約1nm至約10nm的範圍中。在其他實施例中，在水平方向上從對應於上部觸點100的最窄寬度的點(例如，在第二蝕刻終止層75的底部處)量測的凹陷的寬度H1在一些實施例中為在從約0.1nm至約20nm的範圍中。在其他實施例中，寬度H1為在從約1nm至約10nm的範圍中。
第18A圖及第18B圖圖示了根據本揭示的一實施例的第16A圖至第16D圖所示的半導體元件的另一連續製造製程的各個階段的橫截面圖。
在如第8B圖所示移除在第三層間介電層80的水平表面及接觸孔82的底部上形成的第二接觸襯墊層90之後，垂直及橫向(水平)地蝕刻源極/汲極觸點70的暴露的上部以形成凹槽。在一些實施例中，蝕刻為電漿乾式蝕刻操作及/或濕式蝕刻操作的一或多個。在一些實施例中，如第18A圖所示，凹槽底部具有弧形形狀。在其他實施例中，如第18C圖所示，凹槽具有矩形或梯形形狀。在一些實施例中，執行各向同性蝕刻，諸如濕式蝕刻，以形成凹槽。在形成凹槽之後，與關於第8C圖所說明的操作類似，如第18B圖所示，一或多個導電材料層在凹陷的接觸孔82及第三層間介電層80中形成。隨後，執行與關於第8D圖所說明的操作類似的操作。在其他實 施例中，在形成凹槽之後，執行與關於第8E圖至第8H圖所說明的操作類似的操作。
第19A圖及第19B圖圖示了根據本揭示的一實施例的第17A圖至第17D圖所示的半導體元件的連續製造製程的各個階段的橫截面圖。
在如第9B圖所示移除在第三層間介電層80的水平表面及接觸孔82的底部上形成的第二接觸襯墊層90之後，蝕刻源極/汲極觸點70的暴露的上部以形成凹槽。在一些實施例中，蝕刻為電漿乾式蝕刻操作及/或濕式蝕刻操作的一或多個。在一些實施例中，如第19A圖所示，凹槽底部具有弧形形狀。在其他實施例中，如第19C圖所示，凹槽具有矩形或梯形形狀。在一些實施例中，執行各向同性蝕刻，諸如濕式蝕刻，以形成凹槽。在形成凹槽之後，與關於第9C圖所說明的操作類似，如第19B圖所示，一或多個導電材料層100在凹陷的接觸孔82及第三層間介電層80中形成。隨後，執行與關於第9D圖所說明的操作類似的操作。在其他實施例中，在形成凹槽之後，執行與關於第8E圖至第8H圖所說明的操作類似的操作。
在以上實施例中，源極/汲極觸點(下部及上部)、摻雜或未摻雜的第三層間介電層、凹槽及/或閘極觸點的結構的任何組合為可能的。
在以上實施例中，因為在源極/汲極觸點與上部觸點之間不形成接觸襯墊層，可能減小在源極/汲極觸點(及/或閘極觸點)與上部觸點之間的接觸電阻。襯墊層在閘極觸點與上部觸點之間形成以增強上部觸點的導電材料的黏附性。由於 閘極觸點不一定需要如源極/汲極觸點的低接觸電阻，襯墊層可以在閘極觸點與上部觸點之間設置。另外，在下部觸點的表面處形成的凹槽亦減小在源極/汲極觸點(及/或閘極觸點)與上部觸點之間的接觸電阻。
本文描述的各個實施例或實例提供了優於現有技術的若干優點。將理解，本文無需論述所有優點，不需要針對所有實施例或實例的特定優點，且其他實施例或實例可提供不同優點。
根據本揭示的一個態樣，在製造半導體元件的方法中，第一源極/汲極結構在基板上方形成，一或多個第一絕緣層在第一源極/汲極結構上方形成，第一開口在一或多個第一絕緣層中形成，第一開口用第一導電材料填充以形成與第一源極/汲極結構接觸的第一下部觸點，一或多個第二絕緣層在第一下部觸點上方形成，第二開口在一或多個第二絕緣層中形成以至少部分暴露第一下部觸點，第一襯墊層在第二開口的內側面的至少一部分上形成，並且第二開口用第二導電材料填充以形成與第一下部觸點接觸的第一上部觸點，在第一上部觸點與第一下部觸點之間不插入第一襯墊層。在以上及以下實施例的一或多個中，第一襯墊層為由Ti、TiN、Ta及TaN的一或多個製成。在以上及以下實施例的一或多個中，第一襯墊層在第二開口的上部上形成，並且第一上部觸點在第二開口的下部處與一或多個第二絕緣層接觸。在以上及以下實施例的一或多個中，第二導電材料為W或Co。在以上及以下實施例的一或多個中，第二導電材料在從200℃至400℃的範圍中的溫度下形 成。在以上及以下實施例的一或多個中，第一導電材料為Co，並且第二導電材料為W。在以上及以下實施例的一或多個中，一或多個第二絕緣層包括含有Ge及Sn的至少一個的氧化矽。在以上及以下實施例的一或多個中，第一源極/汲極結構包括在多個鰭結構上形成的半導體磊晶層。在以上及以下實施例的一或多個中，一或多個第一絕緣層包括由基於氮化矽的材料製成的第一蝕刻終止層以及在第一蝕刻終止層上設置的由基於氧化矽的材料製成的第一層間介電層。在以上及以下實施例的一或多個中，一或多個第二絕緣層包括由基於氮化矽的材料製成的第二蝕刻終止層以及，在第二蝕刻終止層上設置的由基於氧化矽的材料製成的第二層間介電層。在以上及以下實施例的一或多個中，方法更包含使第一閘極結構在基板上方形成。第一閘極結構包括第一閘電極以及在第一閘電極的相對側面上設置的第一側壁間隔件。第三開口在一或多個第一絕緣層中形成，第三開口用第一導電材料填充以形成與第一閘電極接觸的第二下部觸點，第四開口在一或多個第二絕緣層中形成以至少部分暴露第二下部觸點，第二襯墊層在第四開口的內側面的至少一部分上形成，並且第四開口用第二導電材料填充以形成與第二下部觸點接觸的第二上部觸點，在第二上部觸點與第二下部觸點之間不插入第二襯墊層。在以上及以下實施例的一或多個中，在形成第一襯墊層之後，使第一下部觸點的上表面垂直地凹陷。在以上及以下實施例的一或多個中，使第一下部觸點的上表面水平地凹陷。
根據本揭示的另一態樣，在製造半導體元件的方法中，形成嵌入一或多個第一絕緣層中的下部觸點，一或多個第二絕緣層在下部觸點上方形成，開口在一或多個第二絕緣層中形成以至少部分暴露下部觸點，襯墊層在一或多個第二絕緣層的最頂層的上表面、第二開口的內側面上以及在暴露的下部觸點上形成，移除在一或多個第二絕緣層的最頂層的上表面上及在暴露的下部觸點上形成的襯墊層，並且部分移除在第二開口的內側面上形成的襯墊層，使得襯墊層保留在第二開口的上部上，並且第二開口用導電材料填充以形成與下部觸點接觸的上部觸點。在以上及以下實施例的一或多個中，襯墊層以不共形方式形成。在以上及以下實施例的一或多個中，上部為從第二開口的頂部量測的第二開口的深度的10%至90%。在以上及以下實施例的一或多個中，襯墊層為由TiN製成。在以上及以下實施例的一或多個中，襯墊層的厚度為在從0.1nm至5nm的範圍中。在以上及以下實施例的一或多個中，導電材料為W或Co。在以上及以下實施例的一或多個中，導電材料在從200℃至400℃的範圍中的溫度下形成。在以上及以下實施例的一或多個中，在形成襯墊層之後，使下部觸點的上表面垂直地凹陷。在以上及以下實施例的一或多個中，使下部觸點的上表面水平地凹陷。
根據本揭示的另一態樣，在製造半導體元件的方法中，源極/汲極結構在基板上方形成，閘電極鄰近源極/汲極結構形成，一或多個第一絕緣層在源極/汲極結構及閘電極上方形成，第一開口在一或多個第一絕緣層中形成，第一開口用 第一導電材料填充以形成與第一源極/汲極結構接觸的第一下部觸點，一或多個第二絕緣層在第一下部觸點上方形成，第二開口在一或多個第二絕緣層中形成以至少部分暴露第一下部觸點，第一襯墊層在第二開口的內側面的至少一部分上形成，第二開口用第二導電材料填充以形成與第一下部觸點接觸的第一上部觸點，在第一上部觸點與第一下部觸點之間不插入第一襯墊層，第三開口在一或多個第一絕緣層及一或多個第二絕緣層中形成以至少部分暴露閘電極，第二襯墊層在第三開口的內側面上以及在暴露的閘電極上形成，並且第三開口用第三導電材料填充以形成在插入第二襯墊層的情況下與閘電極接觸的第二上部觸點。在以上及以下實施例的一或多個中，第二導電層及第三導電層為由相同材料製成，並且同時形成。在以上及以下實施例的一或多個中，第一襯墊層在第二開口的上部上形成，並且第一上部觸點在第二開口的下部處與一或多個第二絕緣層接觸。
根據本揭示的另一態樣，在製造半導體元件的方法中，第一閘極結構及第二閘極結構在基板上方形成。第一閘極結構包括第一閘電極下以及在第一閘電極的兩個側面上設置的第一側壁間隔件，並且第二閘極結構包括第二閘電極以及在第二閘電極的兩個側面上設置的第二側壁間隔件。第一源極/汲極區域在第一閘極結構與第二閘極結構之間的區域中形成，第一絕緣層在第一源極/汲極區域上方並且在第一閘極結構與第二閘極結構之間形成，第一開口在第一絕緣層中形成，第一開口用第一導電材料填充以形成與第一源極/汲極區域接 觸的下部觸點，第二絕緣層在下部觸點上方形成，第二開口在第二絕緣層中形成以至少部分暴露下部觸點，襯墊層在第二開口的內側面上形成，並且第二開口用第二導電材料填充以形成與下部觸點接觸的上部觸點，在上部觸點與下部觸點之間不插入襯墊層。在以上及以下實施例的一或多個中，襯墊層為由Ti、TiN、Ta及TaN的一或多個製成。在以上及以下實施例的一或多個中，將鍺引入第二絕緣層中。在以上及以下實施例的一或多個中，在形成第二開口之後，下部觸點的上部包括垂直凹槽。在以上及以下實施例的一或多個中，垂直凹槽的深度為在從0.1nm至20nm的範圍中。在以上及以下實施例的一或多個中，在形成第二開口之後，下部觸點的上部包括水平凹槽。在以上及以下實施例的一或多個中，水平凹槽之一的寬度為在從0.1nm至20nm的範圍中。在以上及以下實施例的一或多個中，在形成第二開口之後，下部觸點的上部不包括水平凹槽。在以上及以下實施例的一或多個中，襯墊層在第二開口的上部上形成，並且上部觸點在第二開口的下部處與第二絕緣層接觸。在以上及以下實施例的一或多個中，第一導電材料為Co，並且第二導電材料為W。
根據本揭示的另一態樣，在製造半導體元件的方法中，第一源極/汲極結構在基板上方形成，第一絕緣層在第一源極/汲極結構上方形成，第一開口在第一絕緣層中形成，第一開口用第一導電材料填充以形成與第一源極/汲極結構接觸的第一下部觸點，第二絕緣層在第一下部觸點上方形成，第二開口在第二絕緣層中形成以至少部分暴露第一下部觸點，第 一襯墊層在第二開口中形成，第一襯墊層的底部在第二開口中移除以暴露第一下部觸點的表面，在第二開口中形成與第一下部觸點的暴露表面接觸的鎢層，將Ge的離子佈植到第二絕緣層中，金屬層在Ge佈植的第二絕緣層及鎢層上方形成，並且在金屬層上執行平坦化操作以形成上部觸點。
根據本揭示的一個態樣，一種半導體元件包括閘電極、源極/汲極結構、接觸閘電極或源極/汲極結構的任一者的下部觸點、在層間介電層中形成的開口中設置並且與下部觸點直接接觸的上部觸點、以及在上部觸點與層間介電層之間設置的襯墊層。襯墊層在開口的上部上設置，並且上部觸點在開口的下部處與層間介電層接觸。在以上及以下實施例的一或多個中，襯墊層為由TiN製成。在以上及以下實施例的一或多者中，襯墊層的厚度為在從0.1nm至5nm的範圍中。在以上及以下實施例的一或多個中，襯墊層的厚度為不均勻的。在以上及以下實施例的一或多個中，襯墊層的厚度從襯墊層的頂部到底部減小。在以上及以下實施例的一或多個中，下部觸點包括Co，並且上部觸點包括W。在以上及以下實施例的一或多個中，上部為從開口頂部量測的開口的深度的10%至90%。在以上及以下實施例的一或多個中，第一源極/汲極結構包括在多個鰭結構上形成的半導體磊晶層。在以上及以下實施例的一或多個中，閘電極在第一方向上延伸，並且在第一方向上，源極/汲極磊晶層的寬度小於下部觸點的寬度。在以上及以下實施例的一或多個中，閘電極在第一方向上延伸，並且在第一方向上，下部觸點的寬度大於上部觸點的寬度。
根據本揭示的另一態樣，一種半導體元件包括閘電極、源極/汲極結構、在第一層間介電層(ILD)中設置並且與源極/汲極區域接觸的下部觸點、接觸下部觸點並且在第一層間介電層上方設置的第二層間介電層中形成的開口中設置的上部觸點、接觸閘電極並且在第一及第二層間介電層中設置的閘極觸點、在上部觸點與第二層間介電層之間形成的第一襯墊層、以及在閘極觸點與閘電極之間形成的第二襯墊層。上部觸點與下部觸點直接接觸，在上部觸點與下部觸點之間沒有第一襯墊層。在以上及以下實施例的一或多個中，第一及第二襯墊層的每一者為由Ti、TiN、Ta及TaN的一或多個製成。在以上及以下實施例的一或多個中，第一及第二襯墊層的每一者的厚度為在從0.1nm至5nm的範圍中。在以上及以下實施例的一或多個中，第一襯墊層在開口的上部上形成，並且上部觸點在開口的下部處與層間介電層接觸。在以上及以下實施例的一或多個中，第一襯墊層的厚度為不均勻的。在以上及以下實施例的一或多個中，第一襯墊層的厚度從襯墊層的頂部到底部減小。在以上及以下實施例的一或多個中，上部為從開口頂部量測的開口的深度的10%至90%。在以上及以下實施例的一或多個中，第一源極/汲極結構包括在多個鰭結構上形成的半導體磊晶層。
根據本揭示的另一態樣，一種半導體元件包括在第一層間介電層中設置的下部觸點、在下部觸點與第一層間介電層之間設置的第一襯墊層、在第二層間介電層中形成的開口中設置並且與下部觸點直接接觸的上部觸點、以及在上部觸點 與第二層間介電層之間形成的第二襯墊層。襯墊層在開口的上部上形成，並且上部觸點在開口的下部處與層間介電層接觸。在以上及以下實施例的一或多個中，上部為從開口頂部量測的開口的深度的5%至95%。
根據本揭示的另一態樣，一種半導體元件包括閘電極、源極/汲極區域、接觸閘電極或源極/汲極區域的任一者的下部觸點、在層間介電(ILD)層中形成並且與下部觸點直接接觸的上部觸點、以及在上部觸點與層間介電層之間形成的襯墊層。在以上及以下實施例的一或多者中，襯墊層為由TiN製成。在以上及以下實施例的一或多個中，層間介電層包括含有Ge的二氧化矽。在以上及以下實施例的一或多個中，下部觸點的上部包括上部觸點穿透到其中的垂直凹槽。在以上及以下實施例的一或多個中，垂直凹槽的深度為在從0.1nm至20nm的範圍中。在以上及以下實施例的一或多個中，下部觸點包括上部觸點穿透到其中的水平凹槽。在以上及以下實施例的一或多個中，水平凹槽之一的寬度為在從0.1nm至20nm的範圍中。在以上及以下實施例的一或多個中，下部觸點的上部不包括水平凹槽。在以上及以下實施例的一或多個中，襯墊層在第二開口的上部上形成，並且上部觸點在第二開口的下部處與一或多個第二絕緣層接觸。在以上及以下實施例的一或多個中，第一導電材料為Co，並且第二導電材料為W。
上文概述了若干實施例或實例的特徵，使得熟習此項技術者可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基 礎，以便實施本文所介紹的實施例或實例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示的精神及範疇，且可在不脫離本揭示的精神及範疇的情況下產生本文的各種變化、替代及更改。
5:鰭結構
45:第一層間介電(ILD)層
50:源極/汲極區域
60:第一蝕刻終止層
65:第二層間介電層
68:第一接觸襯墊層
70:源極/汲極觸點
75:第二蝕刻終止層
80:第三層間介電層
91:第二接觸襯墊層
100:上部觸點

Claims (10)

  1. 一種製造半導體元件的方法，該方法包含：在一基板上方形成一第一源極/汲極結構和一第一閘極結構，該第一閘極結構包括一第一閘電極以及在該第一閘電極的相對側面上設置的第一側壁間隔件；在該第一源極/汲極結構和該第一閘極結構上方形成一或多個第一絕緣層；在該一或多個第一絕緣層中形成一第一開口和一第三開口；用一第一導電材料填充該第一開口以形成與該第一源極/汲極結構接觸的一第一下部觸點，並用該第一導電材料填充該第三開口以形成與該第一閘電極接觸的一第二下部觸點；在該第一下部觸點和該第二下部觸點上方形成一或多個第二絕緣層；在該一或多個第二絕緣層中形成一第二開口以至少部分暴露該第一下部觸點，以及形成一第四開口以至少部分暴露該第二下部觸點；在該第二開口的一內側面的至少一部分上形成一第一襯墊層，並在該第四開口的一內側面的至少一部分上形成一第二襯墊層；用一第二導電材料填充該第二開口以形成與該第一下部觸點接觸的一第一上部觸點，在該第一上部觸點與該第一下部觸點之間不插入該第一襯墊層；以及 用該第二導電材料填充該第四開口以形成與該第二下部觸點接觸的一第二上部觸點，在該第二上部觸點與該第二下部觸點之間不插入該第二襯墊層。
  2. 如請求項1所述之方法，其中該第一襯墊層在該第二開口的一上部上形成，並且該第一上部觸點在該第二開口的一下部處與該一或多個第二絕緣層接觸。
  3. 如請求項1所述之方法，其中該一或多個第二絕緣層包括含有Ge及Sn的至少一者的氧化矽。
  4. 如請求項1所述之方法，其中該一或多個第一絕緣層包括由一基於氮化矽的材料製成的一第一蝕刻終止層以及在該第一蝕刻終止層上設置的由一基於氧化矽的材料製成的一第一層間介電層。
  5. 如請求項4所述之方法，其中該一或多個第二絕緣層包括由一基於氮化矽的材料製成的一第二蝕刻終止層以及在該第二蝕刻終止層上設置的由一基於氧化矽的材料製成的一第二層間介電層。
  6. 如請求項1所述之方法，其中該第一襯墊層在該第二開口的上部上形成，並且該第一上部觸點在該第二開口的下部處與該一或多個第二絕緣層接觸。
  7. 一種製造半導體元件的方法，該方法包含：形成嵌入一或多個第一絕緣層中的一下部觸點；在該下部觸點上方形成一或多個第二絕緣層；在該一或多個第二絕緣層中形成一開口以至少部分暴露該下部觸點；在該一或多個第二絕緣層的一最頂層的一上表面以及該第二開口的一內側面上形成一襯墊層，其中該襯墊層的厚度從該襯墊層的頂部到底部減小；移除在該一或多個第二絕緣層的該最頂層的該上表面上形成的該襯墊層，並且部分移除在該第二開口的該內側面上形成的該襯墊層，使得該襯墊層保留在該第二開口的一上部上；以及用一導電材料填充該第二開口以形成與該下部觸點接觸的一上部觸點。
  8. 如請求項7所述之方法，其中在形成該襯墊層之後，使該下部觸點的一上表面垂直地凹陷。
  9. 如請求項8所述之方法，其中使該下部觸點的該上表面水平地凹陷。
  10. 一種半導體元件，包含：一閘電極； 一源極/汲極結構；一下部觸點，接觸該源極/汲極結構；一閘極觸點，接觸該閘電極；一第一上部觸點，在一層間介電層中形成的一第一開口中設置並且與該下部觸點接觸；一第二上部觸點，在該層間介電層中形成的一第二開口中設置並且與該閘極觸點接觸；以及一襯墊層，在該第一上部觸點與該層間介電層之間形成，其中該襯墊層為在該第一開口的一上部上形成，並且該第一上部觸點在該第一開口的一下部處與該層間介電層接觸。
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