TW201351653A - 半導體元件與其製法 - Google Patents

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Abstract

本發明提供一種半導體元件之製法，包括以下步驟：形成一第一絕緣材料於一工作部件之上；形成一導電性化合物材料於該第一絕緣材料之上；圖案化該導電性化合物材料，以形成一電阻；形成一第二絕緣材料於該電阻之上；圖案化該第二絕緣材料；以及填充一導電材料於已圖案化的該第二絕緣材料之中，以形成一第一接觸結構耦合到該電阻的第一端點部份，以及形成一第二接觸結構耦合到該電阻的第二端點部份，其中該電阻的該第二端點部份不同於該電阻的該第一端點部份。

Description

半導體元件與其製法
本發明係有關於一種半導體元件，且特別是有關於一種電阻的半導體元件與其製法。
半導體元件廣泛使用於各種電子應用中，例如電腦、行動電話以及其他電子元件。半導體元件的製造通常是藉由在半導體基板上依序沉積絕緣層或介電層、導電層以及半導體材料層，並且利用微影技術(lithography)圖案化所形成的各種材料層，以形成電路零件及組件於半導體基板上。
電阻是一種經常使用在半導體元件中的電路組件。在某些應用中，電阻包括形成於前端製程(front-end-of-line,FEOL)的多晶矽，在該前端製程中，亦有其他元件(例如電晶體)形成。然而，在先進的金屬柵極製程中，需要額外的光罩(lithography mask)用以凹蝕淺溝槽隔離區域(shallow trench isolation region)，其目的在於保護多晶矽不被移除，並且為了在電阻的多晶矽材料之佈植製程(implantation processes)中降低電阻(resistance)，如此一來會導致製造成本增加。
本發明提供一種半導體元件之製法，包括以下步 驟：形成一第一絕緣材料於一工作部件之上；形成一導電性化合物材料於該第一絕緣材料之上；圖案化該導電性化合物材料，以形成一電阻；形成一第二絕緣材料於該電阻之上；圖案化該第二絕緣材料；以及填充一導電材料於已圖案化的該第二絕緣材料之中，以形成一第一接觸結構耦合到該電阻的第一端點部份，以及形成一第二接觸結構耦合到該電阻的第二端點部份，其中該電阻的該第二端點部份不同於該電阻的該第一端點部份。
本發明另提供一種半導體元件之製法，包括以下步驟：形成一元件於一工作部件之上；形成一第一絕緣材料於該工作部件之上；形成一導電性化合物材料於該第一絕緣材料之上；圖案化該導電性化合物材料以形成一電阻近似於該元件；形成一第二絕緣材料於該電阻之上；利用複數個圖案圖案化該第二絕緣材料，其中該些複數個圖案係用於形成該電阻的一第一接觸結構及一第二接觸結構；以及填充一導電材料於已圖案化的該第二絕緣材料之中，形成該第一接觸結構耦合到該電阻的一第一端點部份，以及形成該第二接觸結構耦合到該電阻的一第二端點部份，其中該第二端點部份不同於該第一端點部份。
本發明又提供一種半導體元件，包括：一工作部件；一電晶體設置於該工作部件之上；一第一絕緣材料設置於該電晶體及該工作部件之上；一電阻設置於該第一絕緣材料之上且近似於該電晶體，其中該電阻包括一導電性化合物材料；一第二絕緣材料設置於該電阻及該電晶體之上；複數個接觸結 構設置於該第二絕緣材料之中，其中該些複數個接觸結構包括一第一接觸結構耦合到該電阻的一第一端點部份、一第二接觸結構耦合到該電阻的一第二端點部份、一源極接觸結構耦合到該電晶體的一源極區域以及一汲極接觸結構耦合到該電晶體的一汲極區域，該源極接觸結構及該汲極接觸結構尚設置於該第一絕緣材料之中，該電阻的該第二端點部份不同於該電阻的該第一端點部份。
100‧‧‧半導體元件
102‧‧‧工作部件
104‧‧‧導電性化合物材料
106‧‧‧絕緣材料
108‧‧‧絕緣材料
110a‧‧‧接觸結構
110b‧‧‧接觸結構
112‧‧‧電阻
114a‧‧‧第一端點部份
114b‧‧‧第二端點部份
120‧‧‧基板
122‧‧‧井狀區域
124‧‧‧源極及汲極區域
126‧‧‧佈植區域
128‧‧‧磊晶成長區域
130‧‧‧矽化物區域
132‧‧‧閘極介電材料
134‧‧‧通道區域
136‧‧‧閘極
138‧‧‧側壁隔離層
140‧‧‧側壁隔離層
142‧‧‧接觸蝕刻停止層(CESL)
144‧‧‧絕緣材料
146‧‧‧接觸蝕刻停止層(CESL)
148‧‧‧接觸結構
150‧‧‧電晶體
152‧‧‧絕緣材料
156‧‧‧圖案
158‧‧‧圖案
160‧‧‧圖案
162‧‧‧襯層
163‧‧‧導電材料
164‧‧‧填充材料
166‧‧‧接觸結構
170‧‧‧接觸結構
172‧‧‧絕緣材料
174a‧‧‧第一抗反射塗層
174b‧‧‧第二抗反射塗層
176‧‧‧金屬層
178‧‧‧圖案
180‧‧‧導電材料
182‧‧‧接觸結構
190‧‧‧電阻的形成方法流程圖
191‧‧‧形成導電性化合物材料104於工作部件102之上
192‧‧‧圖案化導電性化合物材料104，以形成電阻112
193‧‧‧形成絕緣材料108於電阻112之上
194‧‧‧圖案化絕緣材料108
195‧‧‧填充導電材料163或180於圖案化的絕緣材料108中，形成第一接觸結構110a耦合到電阻112的第一端點部份114a，並且形成第二接觸結構110b耦合到電阻112的第二端點部份114b
d1‧‧‧導電性化合物材料104之厚度(電阻112之厚度)
d2‧‧‧電阻112之長度
第1圖為一剖視圖，用以說明本發明包括電阻的半導體元件。
第2~8圖為一系列剖面圖，用以說明利用中端製程(MEOL)形成電阻之製造方法的不同階段。
第9~14圖為一系列剖面圖，用以說明利用後端製程(BEOL)形成電阻之製造方法的不同階段。
第15圖為一流程圖，用以顯示電阻的形成方法。
本發明所揭露之實施例係關於半導體元件之電阻的形成。本文將描述新穎的半導體元件及其製造方法，以及電阻形成之方法。
首先請參照第1圖，依據本發明之一實施例，第1圖為一剖視圖，其顯示包括電阻112的半導體元件100，其中電阻112包括導電性化合物材料104。半導體元件100包括工作部件(workpiece)102。舉例而言，工作部件102可包括半導 體基板，其中半導體基板可包含矽或其他半導體材料，並且可以有絕緣層覆蓋於其上。工作部件102尚可包括其他主動元件或電路，例如電晶體，圖中未顯示，請參閱第2圖至第14圖中所顯示的電晶體150。舉例而言，工作部件102可包括氧化矽位於單晶矽之上。工作部件102可包括其他導電層或其他半導體組件，例如，電晶體、二極體等等。可使用化合物半導體代替矽，其中化合物半導體包括，例如，砷化鎵(GaAs)、磷化銦(InP)、矽/鍺(Si/Ge)或碳化矽(SiC)。舉例而言，工作部件102可包括絕緣體上覆矽(silicon-on-insulator,SOI)或絕緣體上覆鍺(germanium-on-insulator,GOI)基板。
電阻112設置於工作部件102之上。在部份實施例中，可設置絕緣材料106於電阻112之上。絕緣材料106也可被設置在工作部件102的其他部份之上，如第1圖中的虛線所示。絕緣材料108(亦請參照第8圖)或絕緣材料172(亦請參照第14圖)設置在電阻112及絕緣材料106之上。第一接觸結構(first contact)110a耦合到電阻112的第一端點部份(first end)114a，且第二接觸結構(second contact)110b耦合到電阻112的第二端點部份(second end)114b，其中第一端點部份114a與第二端點部份114b分別位於電阻112的相對兩側。舉例而言，電阻112的第二端點部份114b與第一端點部份114a不同。
在第1圖中只顯示一個電阻112，然而，依據半導體元件100的應用領域不同，亦有可能形成複數個電阻112遍佈於工作部件102的整個表面上。在部份實施例中，形成電阻112近似於電晶體150(請參照第8圖)，此部份接下來在本文中 將進一步描述。在部份實施例中，電阻112較佳為包括可與多晶矽電阻元件之電阻抗性(resistance)相比擬的電阻抗性，並且可以用來取代電晶體應用中所使用的多晶矽電阻元件。舉例而言，電阻112包括片電阻(sheet resistance)值介於約200至1,000歐姆/單位面積(Ω/sq)。此外，電阻112可包括其他的片電阻(Sheet Resistance)值，取決於下列因素，例如導電性化合物材料104的材料類型及其膜厚度。電阻112較佳是形成在中端製程(middle-end-of-line,MEOL)或後端製程(back-end-of-line,BEOL)，而非形成在前端製程(front-end-of-line,FEOL)，此部份接下來在本文中也將進一步描述。
依據本發明之部份實施例，第2圖到第8圖為一系列剖面圖，用以顯示利用中端製程(MEOL)形成電阻112之製造方法的不同階段。為了製造半導體元件100，首先，提供工作部件102，其中工作部件102包括形成於基板120之上的電晶體150。在第1圖中只顯示一個電晶體150，然而，依據半導體元件100的應用領域不同，亦有可能形成複數個電晶體150遍佈於工作部件102的整個表面上。在第2圖中所顯示的電晶體150是一個示範例；此外，依據本發明所揭露之其他各種實施例，工作部件102亦可包括其他類型與結構的電晶體150。
該工作部件102包括基板120，其中基板120包括半導體材料及電晶體150，其中電晶體150包括形成在基板120之中部份以及形成在基板120之上的部份。為了形成電晶體150，使用佈植製程(implantation process)形成井狀區域(well region)122在基板120之中。電晶體150的源極及汲極區域(source and drain regions)124包括佈植區域(implantation regions)126及磊晶成長區域(epitaxially grown regions)128，其中佈植區域126形成於基板120之中，而磊晶成長區域128由一材料(例如磷化矽，SiP)所組成並且形成於佈植區域126之上。矽化物區域(silicide region)130形成於源極及汲極區域124的頂部表面之上。電晶體150包括閘極介電材料(gate dielectric)132及閘極(gate)136，其中閘極介電材料132設置在井狀區域122之上，而閘極136設置在閘極介電材料132之上。電晶體150的通道區域(channel region)134設置在基板120中的井狀區域122之中，並且位於閘極介電材料132下方。閘極136包括複數層導電及/或半導體材料層。側壁隔離層(Sidewall spacers)138及140包括絕緣材料設置於閘極136及閘極介電材料132的側壁，如圖所示。接觸蝕刻停止層(contact etch stop layer,CESL)142形成在基板120與側壁隔離層138及140之上。包括層間介電層的絕緣材料144形成在接觸蝕刻停止層(CESL)142之上，並且有另一接觸蝕刻停止層(CESL)146設置在絕緣材料144之上。在部份實施例中，接觸蝕刻停止層(CESL)146可包括電漿增強氧化物(plasma enhanced oxide,PEOX)、氮化矽(SiN)、碳化矽(SiC)、其他材料或上述材料之多層結構與上述材料之組合。
在接觸蝕刻停止層(CESL)142、絕緣材料144及接觸蝕刻停止層(CESL)146中，接觸結構(contacts)148的第一部份形成於源極及汲極區域124之上，如圖所示。接觸結構148 的第一部份可包括兩個或兩個以上的導電性材料層，例如由鈦/氮化鈦(Ti/TiN)所組成的第一黏接層(first adhesion layer)，以及由鎢(W)所組成的填充材料(fill material)。可使用鑲嵌製程(damascene process)形成接觸結構148的第一部份，舉例而言，可以利用微影製程圖案化接觸蝕刻停止層(CESL)142、絕緣材料144及接觸蝕刻停止層(CESL)146，並且使用導電性材料層填充位於接觸蝕刻停止層(CESL)142、絕緣材料144及接觸蝕刻停止層(CESL)146之中的圖案。使用化學機械研磨(chemical mechanical polishing,CMP)製程及/或蝕刻製程，從接觸蝕刻停止層(CESL)146的頂部表面上移除多餘的導電材料層，其中化學機械研磨(CMP)製程及/或蝕刻製程停止於接觸蝕刻停止層(CESL)146之上。
第2圖所顯示的電晶體150是使用前端製程(FEOL)所製造。依據本發明之一實施例，一種高精準度(high-precision)且高電阻抗性(high-resistance)的新穎電阻112近似於電晶體150形成在前端製程(FEOL)之後，在中端製程(MEOL)中，在後段製程(BEOL)之前。如第3圖所示，為了製造電阻112，可形成絕緣材料152在工作部件102之上。在部份實施例中，絕緣材料152包括約100埃(Å)的電漿增強氧化物(PEOX)，此外，絕緣材料152亦可包括其他尺寸及其他材料。舉例而言，在部份實施例中，絕緣材料152包括電漿增強氧化物(PEOX)、氮化矽(SiN)、碳化矽(SiC)、其他材料或上述材料之多層結構與上述材料之組合。
形成導電性化合物材料104於絕緣材料152之 上。在一實施例中，導電性化合物材料104包括一金屬，其中該金屬包括可與多晶矽電阻元件之片電阻值相比擬的片電阻值。舉例而言，導電性化合物材料104包括氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、其他材料或上述材料之多層結構與上述材料之組合。導電性化合物材料104包括一厚度尺寸d1為約100埃(Å)或小於100埃(Å)。在部份實施例中，舉例而言，導電性化合物材料104包括一厚度介於約50-70埃(Å)。舉例而言，可使用物理氣相沉積(physical vapor deposition)、化學氣相沉積(chemical vapor deposition)或濺鍍法(sputtering)形成導電性化合物材料104。舉例而言，可使用薄膜沉積法(thin film deposition method)形成導電性化合物材料104。此外，導電性化合物材料104可包括其他的材料與尺寸，並且可使用其他方法形成。
可形成絕緣材料106於導電性化合物材料104之上，亦顯示於第3圖中。在部份實施例中，絕緣材料106包括硬罩幕(hard mask)。舉例而言，硬罩幕106可包括約60埃(Å)的氮化矽(SiN)。此外，硬罩幕106可包括其他的材料與尺寸。
使用微影製程圖案化導電性化合物材料104，例如，沉積一層光阻(未顯示於圖中)於絕緣材料106之上，並且使用微影製程圖案化絕緣材料106。接著利用絕緣材料106作為硬罩幕，以圖案化導電性化合物材料104，如第4圖所示，形成一個電阻112。舉例而言，圖案化導電性化合物材料104可包括蝕刻製程，能夠適當地停止於絕緣材料152的材料上。從工作部件102的俯視方向觀察，電阻112的形狀可包括矩 形、正方形或其他形狀。舉例而言，電阻112的大小及形狀可隨著電阻112所期望的電阻值不同而不同。
接著，如第5圖所示，形成絕緣材料108於電阻112之上，例如，形成於絕緣材料152及絕緣材料106之上，其中絕緣材料152設置在電晶體150之上，而絕緣材料106設置在電阻112之上。在部份實施例中，舉例而言，絕緣材料108包括約900埃(Å)的電漿增強氧化物(PEOX)。絕緣材料108可包括層間介電材料(inter-level dielectric)。此外，絕緣材料108可包括其他的尺寸與材料。
接著，如第6圖、第7圖及第8圖所示，該些圖顯示製程中的各個階段，使用鑲嵌製程(damascene process)形成電晶體150的源極及汲極區域124之接觸結構(contacts)166的第二部份，以及電晶體150的閘極136之接觸結構170的第二部份於絕緣材料108及152之中，並且形成電阻112之接觸結構(contacts)110a及接觸結構(contacts)110b於絕緣材料106、絕緣材料108及絕緣材料152之中。首先，如第6圖所示，在電晶體150之上，形成圖案(patterns)156於絕緣材料152及絕緣材料108之中，並且在電阻112之上，形成圖案(patterns)158於絕緣材料106、絕緣材料108及絕緣材料152之中。圖案156包括開口(openings)形成於絕緣材料108及152絕緣材料之中，並且位於接觸結構148的第一部份之上，其中接觸結構148的第一部份耦合到源極及汲極區域124。圖案158包括開口(openings)形成於絕緣材料106、絕緣材料108及152絕緣材料之中，並且位於電阻112的端點部份114a及端點部 份114b之上。
如第7圖所示，由於閘極136所使用的材料不同於接觸結構148之第一部份及電阻112所使用的材料，因此需要使用額外的微影製程圖案化閘極136的圖案160。圖案160包括開口(openings)形成於絕緣材料108及接觸蝕刻停止層(CESL)146之中，並且位於電晶體150的閘極136之上。舉例而言，在部份實施例中，不同的蝕刻化學作用(etch chemistry)可使用於閘極136的不同材料層。在其他實施例中，形成閘極136的圖案160所使用的光罩(lithography mask)及微影製程可與形成圖案156及圖案158所使用者相同。
接著請參照第8圖，以虛線顯示的導電材料163形成於絕緣材料108之上，覆蓋絕緣材料108的頂部表面，並且填充位於絕緣材料108之中的圖案156、圖案158及圖案160。導電材料163包括襯層(liner)162，其中襯層162包括黏接層(adhesion layer)，而此黏接層可包括鈦/氮化鈦(Ti/TiN)的雙層(bilayer)結構，此鈦/氮化鈦(Ti/TiN)的雙層(bilayer)結構內襯於已圖案化的絕緣材料106、108及152的側壁，並且覆蓋接觸結構148之第一部份、閘極136、以及電阻112之端點部份114a及114b暴露在外的頂部表面。舉例而言，襯層162可包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、其他材料或上述材料之多層結構與上述材料之組合。導電材料163尚可包括填充材料(fill material)164，其中填充材料164包括鎢(W)，並且形成於襯層162之上。此外，導電材料163可包括其他材料。使用化學機械研磨(CMP)製程及/或蝕刻製程移除殘留在絕 緣材料108頂部表面上之導電材料163的多餘部份。在部份實施例中，在化學機械研磨(CMP)製程及/或蝕刻製程的期間，同時也平坦化絕緣材料108的頂部表面，並且除去絕緣材料108不平坦的表面起伏。
電阻112包括厚度d1及長度d2，其中d1及d2的尺寸介於接觸結構110a與接觸結構110b的尺寸之間。可依據所設計之電阻112的電阻值選擇d1及d2的尺寸。舉例而言，尺寸d2可包括介於數微米(μm)至數毫米(mm)。此外，尺寸d2可包括其他數值。
第2圖至第8圖所顯示的製程包括中端製程(MEOL)，在電晶體150的源極及汲極區域124中，此中端製程(MEOL)用以形成接觸結構166的第二部份於接觸結構148的第一部份之上。舉例而言，接觸結構166的第二部份包括襯層162與填充材料164。接著可實施後端製程(BEOL)，以形成接觸結構(contacts)的第三部份(third portions)耦合到接觸結構166的第二部份，並且形成接觸結構(contacts)的第二部份耦合到接觸結構(contacts)170的第一部份，其中接觸結構(contacts)170的第一部份耦合到閘極136。接著形成頂部導電材料層(top conductive material layers)於第8圖所顯示的半導體元件100之上，頂部導電材料層可包括，例如銅或銅合金。也可將接觸結構的上方部份(upper portions)耦合到電阻112的接觸結構110a及接觸結構110b，以提供電連接到位於上方金屬化層(upper metallization layers)中的電阻112，其中上方金屬化層將在之後的製程中形成。
此方法的優點在於，使用一額外的材料層104形成電阻112，並且只使用一額外的光罩與微影製程圖案電阻112。此方法的優點在於，使用同一光罩及微影製程形成電阻112的接觸結構110a及接觸結構110b並且圖案化源極及汲極區域124之接觸結構166的第二部份。
值得注意的是，在部份實施例中，並未包括絕緣材料層152絕緣材料層106；此外，導電性化合物材料104可直接形成在絕緣的接觸蝕刻停止層(CESL)146之上，而絕緣材料108可直接形成在電阻112之上。
依據本發明之另一實施例，第9圖至第14圖為一系列半導體元件100的剖面圖，用以顯示利用後端製程(BEOL)形成電阻112之製造方法的不同階段。第9圖中，提供半導體元件100，其中工作部件102包括接觸結構166的第二部份，而接觸結構166包括襯層162及填充材料164形成於接觸結構148的第一部份之上，而接觸結構148的第一部份耦合到電晶體150的源極及汲極區域124。工作部件102尚包括接觸結構170形成於電晶體150的閘極136之上。在本實施例中，接觸結構170包括接觸結構170的第一部份。舉例而言，在不包括電阻112的情況下，可利用第2圖至第8圖所示之第一實施例的類似方法形成接觸結構166及接觸結構170的部份。
如第9圖所示，進行前端製程(FEOL)與中端製程(MEOL)之後，提供工作部件102。形成絕緣材料152於工作部件102之上。舉例而言，在部份實施例中，絕緣材料152包括約200埃(Å)的碳化矽(SiC)。舉例而言，在部份實施例中，絕 緣材料152包括蝕刻停止層(etch stop layer)。此外，絕緣材料152亦可包括其他材料及其他尺寸。
同樣顯示於第9圖中，導電性化合物材料104形成於絕緣材料152之上，。舉例而言，導電性化合物材料104包括與前述實施例類似的材料與尺寸。如第10圖所示，使用微影製程圖案化導電性化合物材料104，藉以形成由導電性化合物材料104所組成的電阻112。舉例而言，在本實施例中，並未使用硬罩幕(hard mask)圖案化導電性化合物材料104。絕緣材料106形成於電阻112之上，如第11圖所示。舉例而言，絕緣材料106可包括約150埃(Å)的四乙基氧基矽烷(tetra ethyl oxysilane,TEOS)，此外，絕緣材料106亦可包括其他材料及其他尺寸。
同樣也顯示於第11圖中，低介電常數(low-k)絕緣材料172形成於絕緣材料106之上。低介電常數絕緣材料172可包括約1,300埃(Å)的低介電常數材料，其中此低介電常數材料具有比二氧化矽(其通常具有約3.9的k值)的介電常數更低的介電常數，例如摻雜氟的二氧化矽(fluorine-doped silicon dioxide)、摻雜碳的二氧化矽(arbon-doped silicon dioxide)或多孔性摻雜碳的二氧化矽(porous carbon-doped silicon dioxide)。此外，低介電常數絕緣材料172可包括其他材料及其他尺寸。低介電常數絕緣材料172亦可包括二氧化矽或其他非低介電常數絕緣材料。
同樣也顯示於第11圖中，第一抗反射塗層(first anti-reflective coating,ARC)174a形成於低介電常數絕緣材料 172之上。舉例而言，第一抗反射塗層174a包括一厚度為約300埃(Å)。金屬層176形成於第一抗反射塗層174a之上。金屬層176包括約330埃(Å)的氮化鈦(TiN)。第二抗反射塗層(second anti-reflective coating,ARC)174b形成於金屬層176之上。第二抗反射塗層174b包括一厚度為約300埃(Å)。此外，舉例而言，第一抗反射塗層174a、第二抗反射塗層174與金屬層176可包括其他尺寸及其他材料。
如第12圖所示，使用第一光罩(first lithography mask)及第一微影製程(first lithography process)，藉由導電性襯層圖案將第二抗反射塗層174b、金屬層176及第一抗反射塗層174a的上方部份圖案化。同樣也顯示於第12圖中，使用第二光罩(second lithography mask)及第二微影製程(second lithography process)，藉由通孔圖案(via pattern)將第一抗反射塗層174a的下方部份(lower portion)及低介電常數絕緣材料172的上方部份圖案化。在接觸結構166的第二部份之上，圖案178包括開口位於部份的低介電常數絕緣材料172、第二抗反射塗層174b、在金屬層176及第一抗反射塗層174a之中。在電阻112的端點部份114a及端點部份114b之上，圖案158包括開口位於部份的低介電常數絕緣材料172、第二抗反射塗層174b、在金屬層176及第一抗反射塗層174a之中。
如第13圖所示，實施一額外的蝕刻製程於半導體元件100之上，其中此額外的蝕刻製程包括通孔蝕刻製程(via etch process)，延伸圖案178及158使其完全穿過第一抗反射塗層174a，並且向下深入至低介電常數絕緣材料172，直到 暴露出用於源極及汲極區域124之接觸結構166的第二部份之頂部表面，並且暴露出電阻112之端點部份114a及端點部份114b的頂部表面為止。在部份實施例中，當達到電阻112的材料時，例如，使用端點檢測器(endpoint detector)，使通孔蝕刻製程(via etch process)停止。第13圖中以虛線顯示的導電性材料180形成於圖案化的第二抗反射塗層174b、金屬層176、第一抗反射塗層174a及低介電常數絕緣材料172之上，覆蓋第二抗反射塗層174b的頂部表面。舉例而言，導電材料180可包括銅或銅合金，並且可包括一層或複數層的襯層及/或晶種層(seed layers)，圖中未顯示。舉例而言，在部份實施例中，導電材料180可包括鎢(W)、銅(Cu)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、其他材料或上述材料之組合或上述材料之多層結構。此外，導電材料180可包括其他材料。
如第14圖所示，利用CMP製程及/或蝕刻製程從低介電常數材料層172的頂部表面上移除導電材料180、第二抗反射塗層174b、金屬層176以及第一抗反射塗層174a。舉例而言，移除包括金屬層的材料層176，以避免之前形成的導電結構特徵(conductive features)短路，其中導電結構特徵例如源極及汲極區域124之接觸結構182的第三部份，以及電阻114之接觸結構110a及接觸結構110b。殘留在低介電常數絕緣材料172及絕緣材料106中的剩餘導電材料180包括源極及汲極區域124之接觸結構182的第三部份，以及分別耦合到電阻112之第一端點部份114a及第二端點部份114b的接觸結構110a及接觸結構110b。此方法的優點在於，使用同一光罩形成電阻 112之接觸結構110a及接觸結構110b以及電晶體150之源極及汲極區域124的接觸結構182。接觸結構148的第一部份、接觸結構166的第二部份以及接觸結構182的第三部份包括位於半導體元件100之各種不同絕緣材料中之導電插塞(conductive plugs)的垂直導電堆疊(vertical conductive stacks)，此導電插塞的垂直導電堆疊使電晶體150的源極及汲極區域124得以垂直連接到半導體元件100的上層。
舉例而言，在部份實施例中，形成絕緣材料108或絕緣材料172包括約1,500埃(Å)或更小的厚度，其中絕緣材料108或絕緣材料172屬於接觸結構110a及接觸結構110b的一部份。絕緣材料108或絕緣材料172也可包括其他尺寸。
依據本發明之一實施例，第15圖為流程圖190，用以顯示電阻112的形成方法。在步驟191中，導電性化合物材料104形成於工作部件102之上。在步驟192中，圖案化導電性化合物材料104，以形成電阻112。在步驟193中，絕緣材料108形成於電阻112之上，並且在步驟194中，圖案化絕緣材料108。在步驟195中，依據第2圖至第8圖的實施例，填充導電材料163於圖案化的絕緣材料108中，或者是依據第9圖至第14圖的實施例，填充導電材料180於圖案化的絕緣材料108中，藉以形成第一接觸結構110a耦合到電阻112的第一端點部份114a，並且形成第二接觸結構110b耦合到電阻112的第二端點部份114b。
本發明所揭露的實施例包括形成半導體元件100及電阻112的方法，同時也包括包含本文所描述之新穎電阻 112的半導體元件100。本發明所揭露的各種實施例之優點包括提供新穎的電阻112之製造方法及其結構。可略為修改較高階(upper level)的中端製程(MEOL)及後端製程(BEOL)，藉以在對製造流程幾乎不造成影響的條件下，製造本發明所描述的新穎電阻112，此新穎電阻112包括可與多晶矽電阻的電阻抗性相比擬的電阻抗性。在半導體元件100的設計中，使用本發明所描述之電阻112可取代多晶矽電阻，因而簡化製造流程、節省光罩及製程步驟、減少佈植製程步驟(例如，過去用於佈植多晶矽電阻的步驟)以及降低成本。舉例而言，本發明之電阻112是一種高精準度電阻，其中電阻112是在形成電晶體150之最終閘極136(例如，置換)形成之後才形成的。製造本文所描述的電阻112只需要一個額外的光罩及微影步驟。此方法的優點在於，接觸結構110a及接觸結構110b的圖案可包含在現有的光罩及製程步驟中。電阻112的電阻抗性具有高度的可調整性且其製造流程亦具有彈性，因此在部份實施例中，晶圓的電阻抗性落於3-sigma變異(3-sigma variation)範圍之內。此新穎的半導體元件100及電阻112之結構及設計在製造流程中是易於實現的。
依據本發明之一實施例，提供一半導體元件的製造方法，包括：形成一第一絕緣材料於一工作部件之上，以及形成一導電性化合物材料於該第一絕緣材料之上。圖案化該導電性化合物材料以形成一電阻。形成一第二絕緣材料於該電阻之上，以及圖案化該第二絕緣材料。填充一導電材料於已圖案化的該第二絕緣材料之中，以形成一第一接觸結構耦合到該電 阻的第一端點部份，以及形成一第二接觸結構耦合到該電阻的第二端點部份。該電阻的該第二端點部份不同於該電阻的該第一端點部份。
依據本發明之另一實施例，提供一半導體元件之電阻的製造方法，包括：提供一工作部件，形成一元件於該工作部件之上，以及形成一第一絕緣材料於該工作部件之上。該方法包括形成一導電性化合物材料於該第一絕緣材料之上，以及圖案化該導電性化合物材料以形成一電阻近似於該元件。形成一第二絕緣材料於該電阻之上，以及利用複數個圖案圖案化該第二絕緣材料，其中該些複數個圖案係用於形成該電阻的一第一接觸結構及一第二接觸結構。該方法包括填充一導電材料於已圖案化的該第二絕緣材料之中，形成該第一接觸結構耦合到該電阻的一第一端點部份，以及形成該第二接觸結構耦合到該電阻的一第二端點部份，其中該第二端點部份不同於該第一端點部份。
依據本發明之又一實施例，提供一半導體元件，包括：一工作部件、一電晶體設置於該工作部件之上以及一第一絕緣材料設置於該電晶體及該工作部件之上。一電阻設置於該第一絕緣材料之上且近似於該電晶體，其中該電阻包括一導電性化合物材料。一第二絕緣材料設置於該電阻及該電晶體之上。複數個接觸結構設置於該第二絕緣材料之中，其中該些複數個接觸結構包括一第一接觸結構耦合到該電阻的一第一端點部份、一第二接觸結構耦合到該電阻的一第二端點部份、一源極接觸結構耦合到該電晶體的一源極區域以及一汲極接觸 結構耦合到該電晶體的一汲極區域。該源極接觸結構及該汲極接觸結構尚設置於該第一絕緣材料之中。該電阻的該第二端點部份不同於該電阻的該第一端點部份。
190‧‧‧電阻的形成方法流程圖
191‧‧‧形成導電性化合物材料104於工作部件102之上
192‧‧‧圖案化導電性化合物材料104，以形成電阻112
193‧‧‧形成絕緣材料108於電阻112之上
194‧‧‧圖案化絕緣材料108
195‧‧‧填充導電材料163或180於圖案化的絕緣材料108中，形成第一接觸結構110a耦合到電阻112的第一端點部份114a，並且形成第二接觸結構110b耦合到電阻112的第二端點部份114b

Claims (11)

  1. 一種半導體元件之製法，包括以下步驟：形成一第一絕緣材料於一工作部件之上；形成一導電性化合物材料於該第一絕緣材料之上；圖案化該導電性化合物材料，以形成一電阻；形成一第二絕緣材料於該電阻之上；圖案化該第二絕緣材料；以及填充一導電材料於已圖案化的該第二絕緣材料之中，以形成一第一接觸結構耦合到該電阻的第一端點部份，以及形成一第二接觸結構耦合到該電阻的第二端點部份，其中該電阻的該第二端點部份不同於該電阻的該第一端點部份。
  2. 如申請專利範圍第1項所述之半導體元件之製法，其中形成該導電性化合物材料以及圖案化該導電性化合物材料的每一個步驟包括中端製程(MEOL)，其中該中端製程實施於一前端製程(FEOL)之後且實施於一後端製程(BEOL)之前。
  3. 如申請專利範圍第1項所述之半導體元件之製法，其中形成該導電性化合物材料以及圖案化該導電性化合物材料的每一個步驟包括後端製程，其中該後端製程實施於一前端製程之後。
  4. 如申請專利範圍第1項所述之半導體元件之製法，其中該製法尚包括在形成該第二絕緣材料之前，形成一第三絕緣材料於該導電性化合物材料之上，且其中圖案化該第二絕緣材料尚包括圖案化該第三絕緣材料。
  5. 如申請專利範圍第1項所述之半導體元件之製法，其中形 成該第一絕緣材料包括形成一蝕刻停止層。
  6. 一種半導體元件之製法，包括以下步驟：形成一元件於一工作部件之上；形成一第一絕緣材料於該工作部件之上；形成一導電性化合物材料於該第一絕緣材料之上；圖案化該導電性化合物材料以形成一電阻近似於該元件；形成一第二絕緣材料於該電阻之上；利用複數個圖案圖案化該第二絕緣材料，其中該些複數個圖案係用於形成該電阻的一第一接觸結構及一第二接觸結構；以及填充一導電材料於已圖案化的該第二絕緣材料之中，形成該第一接觸結構耦合到該電阻的一第一端點部份，以及形成該第二接觸結構耦合到該電阻的一第二端點部份，其中該第二端點部份不同於該第一端點部份。
  7. 如申請專利範圍第6項所述之半導體元件之製法，其中填充該導電材料於已圖案化的該第二絕緣材料之中包括：過度填充該導電材料於已圖案化的該第二絕緣材料之中；且其中該製法尚包括：使用化學機械研磨(chemical mechanical polishing,CMP)製程或蝕刻製程從該第二絕緣材料移除的一頂部表面上移除多餘的該導電材料。
  8. 一種半導體元件，包括：一工作部件；一電晶體設置於該工作部件之上； 一第一絕緣材料設置於該電晶體及該工作部件之上；一電阻設置於該第一絕緣材料之上且近似於該電晶體，其中該電阻包括一導電性化合物材料；一第二絕緣材料設置於該電阻及該電晶體之上；以及複數個接觸結構設置於該第二絕緣材料之中，其中該些複數個接觸結構包括一第一接觸結構耦合到該電阻的一第一端點部份、一第二接觸結構耦合到該電阻的一第二端點部份、一源極接觸結構耦合到該電晶體的一源極區域以及一汲極接觸結構耦合到該電晶體的一汲極區域，該源極接觸結構及該汲極接觸結構尚設置於該第一絕緣材料之中，該電阻的該第二端點部份不同於該電阻的該第一端點部份。
  9. 如申請專利範圍第8項所述之半導體元件，其中該電阻的該導電性化合物材料包括下列材料：氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)及上述材料之組合。
  10. 如申請專利範圍第8項所述之半導體元件，其中該電阻的該導電性化合物材料包括一金屬。
  11. 如申請專利範圍第8項所述之半導體元件，其中該第二絕緣材料包括下列材料：一電漿增強氧化物(PEOX)、一低介電常數材料，其具有比二氧化矽之介電常數更低的介電常數、一抗反射塗層及上述材料之組合。
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