TW201735266A - 半導體裝置及其製造方法 - Google Patents

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陳盈燕
陳燕銘
世海 楊
嚴永松
劉如淦
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Abstract

本發明實施例提供一種半導體裝置，上述半導體裝置包括一第一閘極結構、一第二閘極結構、一第一源極/汲極結構和一第二源極/汲極結構。上述第一閘極結構包括一第一閘極和設置於上述第一閘極上的一第一絕緣蓋層。上述第二閘極結構包括一第二閘極和設置於上述第一閘極上的一第一導電接觸層。上述第一源極/汲極結構包括一第一源極/汲極導電層和設置於上述第一源極/汲極導電層上方的一第二絕緣蓋層。上述第二源極/汲極結構包括一第二源極/汲極導電層和設置於上述第二源極/汲極導電層上方的一第二導電接觸層。

Description

半導體裝置及其製造方法
本發明實施例係有關於一種半導體裝置及其製造方法，特別係有關於一種在源極/汲極上方的一自對準接觸(self-align contact)或一犠牲層結構(sacrificial layer structure)的結構及其製造方法。
隨著半導體元件尺寸的縮小，犠牲層結構(sacrificial layer structure，以下簡稱SAC)被廣泛地使用於製程中，例如配置接近於一場效電晶體(FET)的閘極結構的源極/汲極(S/D)接觸。通常來說，利用圖案化位於閘極結構的頂部和側壁間隙壁之間的層間介電層(ILD)形成一自對準接觸。在回蝕刻金屬閘極之後，藉由介電質填充和平坦化製程形成SAC層。相較於通常為氧化物且位於源極/汲極頂部的層間介電層的介電質，位於閘極結構頂部且通常為氮化物(nitride)的SAC層具有一良好的蝕刻選擇比。這種選擇性蝕刻製程改善了源極/汲極(S/D)接觸製程容許範圍(process window)。當元件密度增加時(意即縮小半導體元件尺寸)，側壁間隙壁的厚度會變得更薄，其可能會導致源極/汲極(S/D)接觸和閘極之間產生短路(short circuit)。並且，兩個相鄰的源極/汲極接觸之間的間隔變得更窄。因此，有需要提供一種犠牲層結構及其製造方法，以 增大形成源極/汲極接觸和閘極之間的電性隔絕的製程容許範圍。
依據本發明一些實施例，提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括形成閘極結構，上述些閘極結構以一第一方向延伸且以與上述第一方向交叉的一第二方向配置。上述些閘極結構的每一個包括一閘極，設置於上述閘極上方的一閘極絕緣蓋層，設置於上述閘極和上述閘極絕緣蓋層的相反側面上的側壁間隙壁。於相鄰兩個上述些閘極結構之間形成源極/汲極結構。上述些源極/汲極結構的每一個包括一源極/汲極導電層和設置於上述源極/汲極導電層上的一源極/汲極絕緣蓋層。從上述些閘極結構的至少一個選擇性移除上述閘極絕緣蓋層，同時保護剩餘的上述些閘極結構的至少一個，因而暴露出上述些閘極結構的上述至少一個的上述閘極。從上述些源極/汲極結構的至少一個選擇性移除上述源極/汲極絕緣蓋層，同時保護剩餘的上述些源極/汲極結構的至少一個，因而暴露出上述些源極/汲極結構的上述至少一個的上述源極/汲極導電層。於上述暴露出來的閘極和上述暴露出來的源極/汲極導電層上形成導電接觸層。
依據本發明一些實施例，提供一種半導體裝置的製造方法，上述半導體裝置的製造方法包括形成一第一閘極結構、一第二閘極結構、一第三閘極結構和一第四閘極結構，其以第一方向延伸，且位於一基板上方。上述第一閘極結構包括一第一閘極，一第一閘極介電層，設置於上述第一閘極的相反 側面上的第一側壁間隙壁。上述第二閘極結構包括一第二閘極，一第二閘極介電層、設置於上述第二閘極的相反側面上的第二側壁間隙壁。上述第三閘極結構包括一第三閘極，一第三閘極介電層，設置於上述第三閘極的相反側面上的第三側壁間隙壁。上述第四閘極結構包括一第四閘極，一第四閘極介電層，設置於上述第四閘極的相反側面上的第四側壁間隙壁。上述第一閘極結構，上述第二閘極結構，上述第三閘極結構和上述第四閘極結構以與上述第一方向交叉的一第二方向配置。於上述第一閘極結構和上述第二閘極結構之間形成一第一源極/汲極區，於上述第二閘極結構和上述第三閘極結構之間形成一第二源極/汲極區，於上述第三閘極結構和上述第四閘極結構之間形成一第三源極/汲極區。於上述第一源極/汲極區、上述第二源極/汲極區和上述第三源極/汲極區形成上方一第一絕緣層；凹陷上述第一閘極、上述第二閘極、上述第三閘極和上述第四閘極以低於上述些第一側壁間隙壁、上述些第二側壁間隙壁、上述些第三側壁間隙壁和上述些第四側壁間隙壁的上方表面，因而分別形成一第一閘極開口、一第二閘極開口、一第三閘極開口和一第四閘極開口。分別於上述第一閘極開口、上述第二閘極開口、上述第三閘極開口和上述第四閘極開口中形成一第一閘極絕緣蓋層、一第二閘極絕緣蓋層、一第三閘極絕緣蓋層和一第四閘極絕緣蓋層。移除上述第一絕緣層以暴露出上述第一源極/汲極區和上述第三源極/汲極區。分別於上述第一源極/汲極區和上述第三源極/汲極區上方形成一第一源極/汲極導電層和一第三源極/汲極導電層。凹陷上述第一源極/汲極 導電層和上述第三源極/汲極導電層以低於上述些第一側壁間隙壁、上述些第二側壁間隙壁、上述些第三側壁間隙壁和上述些第四側壁間隙壁的上述些上方表面，因而分別形成一第一源極/汲極開口和一第三源極/汲極開口。分別於上述第一源極/汲極開口和上述第三源極/汲極開口中形成一第一源極/汲極絕緣蓋層和一第三源極/汲極絕緣蓋層。移除上述第一閘極絕緣蓋層和上述第二閘極絕緣蓋層，同時保護上述第三閘極絕緣蓋層、上述第四閘極絕緣蓋層和上述第三源極/汲極絕緣蓋層，因而暴露出上述第一閘極和上述第二閘極。移除上述第三源極/汲極絕緣蓋層，同時保護上述第一源極/汲極絕緣蓋層，因而暴露出上述第三源極/汲極區。於暴露出來的上述第一閘極、上述第二閘極和暴露出來的上述第三源極/汲極區上形成導電接觸層。
依據本發明一些實施例，提供一種半導體裝置，上述半導體裝置包括一第一閘極結構、一第二閘極結構、一第一源極/汲極結構和一第二源極/汲極結構。上述第一閘極結構包括一第一閘極和設置於上述第一閘極上的一第一絕緣蓋層。上述第二閘極結構包括一第二閘極和設置於上述第一閘極上的一第一導電接觸層。上述第一源極/汲極結構包括一第一源極/汲極導電層和設置於上述第一源極/汲極導電層上方的一第二絕緣蓋層。上述第二源極/汲極結構包括一第二源極/汲極導電層和設置於上述第二源極/汲極導電層上方的一第二導電接觸層。
10‧‧‧基板
20‧‧‧鰭結構
25‧‧‧源極/汲極區
40、40A、40B、40C、40D‧‧‧閘極結構
41‧‧‧界面介電層
42‧‧‧閘極介電層
43‧‧‧功函數調整層
44‧‧‧金屬閘極
45‧‧‧金屬材料層
46‧‧‧側壁間隙壁
50‧‧‧第一層間介電層
52‧‧‧硬遮罩層
53‧‧‧遮罩層
54‧‧‧有機樹脂層
60‧‧‧閘極絕緣蓋層
61‧‧‧第一絕緣材料毯覆層
65‧‧‧開口
70‧‧‧源極/汲極導電層
71‧‧‧第一導電材料毯覆層
72‧‧‧第一遮罩層
80‧‧‧源極/汲極絕緣蓋層
81‧‧‧第二絕緣材料毯覆層
85‧‧‧閘極開口
87‧‧‧源極/汲極開口
101‧‧‧第二導電材料毯覆層
100‧‧‧閘極接觸層
110‧‧‧第二層間介電層
105‧‧‧源極/汲極接觸層
300‧‧‧基板
310‧‧‧鰭結構
315‧‧‧通道區
320‧‧‧隔絕絕緣層
330‧‧‧金屬閘極結構
350‧‧‧側壁間隙壁
360‧‧‧源極/汲極區
370‧‧‧層間介電層(ILD)
H1、H2‧‧‧剩餘高度
H3、H4‧‧‧厚度
D1、D2‧‧‧數值
P20‧‧‧鰭圖案
P40‧‧‧閘極圖案
P70‧‧‧源極/汲極圖案
P100A‧‧‧閘極接觸圖案
P100B‧‧‧閘極接觸圖案
P105‧‧‧源極/汲極接觸
A1、A2‧‧‧區域
S1‧‧‧間隙
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A圖顯示依據本揭露之一實施例的一半導體裝置的一例示連續製造方法的一製程階段的一例示平面圖(從上方看)。第1B圖顯示沿第1A圖的切線X1-X1的一例示剖面圖。第1C圖為第1B圖中的閘極結構的一放大圖。第1D圖顯示顯示依據本揭露之一實施例的一半導體裝置的一例示連續製造方法的一製程階段的一例示透視圖。
第2-13圖顯示依據本揭露之一實施例的一半導體裝置的一例示連續製造方法的不同製程階段的例示剖面圖。
第14-23圖顯示依據本揭露之另一實施例的一半導體裝置的一例示連續製造方法的不同製程階段的例示剖面圖。
第24圖顯示一例示剖面圖，其顯示依據本發明實施例的優點之一。
第25圖顯示依據本揭露之一實施例的一半導體裝置的一例示佈局結構。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二 特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“下方的”、“上方”、“上方的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
第1A圖和第1B圖顯示本揭露之一實施例的一半導體裝置的一例示連續製造方法的一製程階段。第1A圖顯示一平面(俯視)圖，第1B圖顯示沿第1A圖之一切線X1-X1的一剖面圖。
第1A圖和第1B圖顯示形成閘極結構之後的一半導體裝置的一結構。在第1A和1B圖中，於例如一鰭結構20的一部分之一通道層的上方形成一閘極結構40，通道層係形成於一基板10的上方。上述金屬閘極結構40包括第一金屬閘極結構40A、第二金屬閘極結構40B、第三金屬閘極結構40C和第四金屬閘極結構40D，上述金屬閘極結構40以Y方向延伸且以X方向配置。在本發明一些實施例中，上述金屬閘極結構40的厚度範圍約為20nm至80nm。每一個閘極結構40包括一閘極介電層 42、一金屬閘極44和位於金屬閘極44的主要側壁上的側壁間隙壁46。上述側壁間隙壁46可由SiN、SiON、SiCN或SiOCN至少一個形成。在本發明一些實施例中，側壁間隙壁46在側壁間隙壁底部的薄膜厚度範圍約為3nm至15nm。在本發明其他實施例中，側壁間隙壁46在側壁間隙壁底部的薄膜厚度範圍約為4nm至8nm。而且，源極/汲極區25相鄰於上述閘極結構形成，且上述閘極結構間隙之間填充有一第一層間介電層(ILD)50。上述第一層間介電層50包括絕緣材料的一層或多層，例如SiO2、SiON、SiOCN或SiCN。在本發明一實施例中，係使用SiO2。在本揭露中，一源極和一汲極僅用於區分彼此，且可互換使用。一源極/汲極可視為一源極或一汲極的其中之一。
第1C圖為上述閘極結構的一放大圖。上述金屬閘極結構40包括一層或多層金屬材料層45，金屬材料例如為Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi或其他導電材料。一閘極介電層42，設置於上述通道層和上述金屬閘極44之間，其包括例如一高介電常數(high-k)金屬氧化物之一層或多層金屬氧化物。用於高介電常數(high-k)介電質的金屬氧化物的例子包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或上述材料之混合物。在本發明一些實施例中，例如由二氧化矽(SiO2)形成的一界面介電層41係形成於通道層和閘極介電層42之間。
在本發明一些實施例中，一層或多層功函數調整層(work function adjustment layer)43係插入閘極介電層42和金 屬材料層45之間。上述功函數調整層43可由一導電材料形成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的一單一層，或者為上述材料的兩個或多個形成的多層(multilayer)。對於N型通道場效電晶體(n-channel FET)，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一個或多個係用做為功函數調整層。並且，對於P型通道場效電晶體(p-channel FET)，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一個或多個係用做為功函數調整層。
在本發明實施例中，可利用一取代閘極製程(gate-replacement process)製造鰭式場效電晶體(Fin FETs)。
第1D圖顯示一鰭式場效電晶體(Fin FET)結構的一例示透視圖。
首先，於一基板300上方製造一鰭結構310。上述鰭結構包括包括一底部區域(bottom region)和做為一通道區(channel region)315的一上方區域(upper region)。舉例來說，上述基板可為一P型(p-type)矽基板，其具有一摻質濃度，範圍約為1×1015cm-3至1×1018cm-3。在本發明其他實施例中，上述基板可為一N型(n-type)矽基板，其具有一摻質濃度，範圍約為1×1015cm-3至1×1018cm-3。在本發明其他實施例中，上述基板可包括另一元素半導體，例如鍺(germanium)；一化合物半導體(compound semiconductor)，包括例如SiC或SiGe之IV-IV族(Group IV-IV)化合物半導體、包括例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP之III-V族(Group III-V)化合物半導體，或上述之 組合。在本發明一實施例中，上述基板可為一絕緣層上覆矽(silicon-on-insulator，SOI)基板。
形成鰭結構310之後，於上述鰭結構310上方形成一隔絕絕緣層320。上述隔絕絕緣層320可包括絕緣材料的一層或多層，例如氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)或氮化矽(silicon nitride)，可利用低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、電漿化學氣相沉積法(plasma-CVD)或流動式化學氣相沉積法(flowable CVD)形成上述隔絕絕緣層。可利用旋塗玻璃(SOG)、SiO、SiON、SiOCN及/或氟摻雜矽玻璃(FSG)的一層或多層形成上述隔絕絕緣層。
於鰭結構上方形成隔絕絕緣層320之後，進行一平坦化製程(planarization operation)以移除部分的隔絕絕緣層320。上述平坦化製程可包括一化學機械研磨(CMP)製程及/或一回蝕刻製程(etch-back process)。然後，進一步移除(凹陷)上述隔絕絕緣層使鰭結構的上方區域暴露出來。
於暴露出來的鰭結構上方形成一虛設閘極結構(dummy gate structure)。上述虛設閘極結構包括由多晶矽形成的一虛設閘極層和一虛設閘極介電層。也會於虛設閘極層的側壁上形成包括絕緣材料的一層或多層的側壁間隙壁350。形成上述虛設閘極結構之後，未被虛設閘極結構覆蓋的鰭結構310係凹陷低於隔絕絕緣層320的上表面。然後，使用一磊晶成長方式(epitaxial growth method)，於凹陷的鰭結構上方形成一源極/汲極區360。上述源極/汲極區可包括一應變材料(strain material)，以對通道區315施加應力(stress)。
之後，於虛設閘極結構和源極/汲極區360上方形成層間介電層(ILD)370。進行一平坦化製程之後，移除虛設閘極結構以做為一閘極空間(gate space)。然後，在閘極空間中，可形成一金屬閘極結構330，其包括一金屬閘極和例如一高介電常數(high-k)介電層之一閘極介電層。在第1D圖中，上述金屬閘極結構330、側壁間隙壁350和層間介電層(ILD)370的部分視圖係切開以顯示上述下方結構(underlying structure)。
第1D圖的上述金屬閘極結構330、側壁間隙壁350源極/汲極區360和層間介電層(ILD)370實質上可分別於相應於第1A和1B圖的上述金屬閘極結構40、源極/汲極區25和第一層間介電層(ILD)50。
第2-13圖顯示相應於第1A圖之一切線X1-X1的例示剖面圖，其顯示依據本揭露之一實施例的一半導體裝置的一例示連續製造方法的不同製程階段。可以理解可於第2-13圖顯示的製程之前、之中或之後提供額外的操作，並且對於額外的方法實施例，以下描述操作中的一些操作可被替換或消除。操作/製程的順序可以互換。
如第2圖所示，上述金屬閘極44藉由一乾蝕刻法及/或一濕蝕刻法凹陷低於上述側壁間隙壁46的上方表面。在本發明一些實施例中，凹陷的金屬閘極閘極44的剩餘高度H1範圍約為15nm至50nm。
如第2圖所示，凹陷上述金屬閘極44之後，形成一第一絕緣材料毯覆層(blanket layer)61。上述第一絕緣材料包括 SiC、SiON、SiOCN、SiCN或SiN的一個或多個。
對第一絕緣材料毯覆層61進行一平坦化製程(planarization operation)，例如一回蝕刻(etch-back)製程及/或一化學機械研磨(CMP)製程，以便於上述金屬閘極44上方形成閘極絕緣蓋層60，如第3圖所示。
如第4圖所示，藉由一乾蝕刻法及/或一濕蝕刻法移除上述第一層間介電層50，因而形成開口65且於上述開口65的底部暴露出上述源極/汲極結構25。
如第5圖所示，之後，形成一第一導電材料毯覆層71。上述第一導電材料毯覆層71可包括W、Cu、Co或Ni的一層或多層。在第一導電材料毯覆層71和源極/汲極結構25之間的一界面，可形成一矽化物層(silicide layer)，例如WSi、CoSi2或TiSi。在本發明一實施例中，可使用W做為第一導電材料毯覆層71。
如第6圖所示，對上述第一導電材料毯覆層71進行一平坦化製程(planarization operation)，例如一回蝕刻(etch-back)製程及/或一化學機械研磨(CMP)製程，以於源極/汲極結構25上方形成源極/汲極導電層70。
然後，如第7圖所示，藉由一乾蝕刻法及/或一濕蝕刻法凹陷上述源極/汲極導電層70，使其低於上述側壁間隙壁46的上方表面。在本發明一些實施例中，凹陷的源極/汲極導電層70的剩餘高度H2範圍約為15nm至50nm。
如第8圖所示，接著，形成一第二絕緣材料毯覆層81。上述第二絕緣材料毯覆層81不同於上述第一絕緣材料毯覆 層61，且其包括SiC、SiON、Al2O3、SiOCN、SiCN或SiN的一個或多個。為了滿足不同製程要求，用於第一絕緣材料毯覆層61和第二絕緣材料毯覆層81的兩種材料可以互換。
如第9圖所示，對上述第二絕緣材料毯覆層81進行一平坦化製程(planarization operation)，例如一回蝕刻(etch-back)製程及/或一化學機械研磨(CMP)製程，以於源極/汲極導電層70上方形成源極/汲極絕緣蓋層80。如第9圖所示，複數個閘極結構以Y方向延伸且以相同的間隔沿X方向配置。每一個閘極結構包括一金屬閘極44、設置於金屬閘極44上方的一閘極絕緣蓋層60、設置於金屬閘極44的相反側面上的側壁間隙壁46和閘極絕緣蓋層60。並且，複數個源極/汲極結構設置於相鄰兩個閘極結構之間。每一個源極/汲極結構包括一源極/汲極導電層70和設置於源極/汲極導電層70上的一源極/汲極絕緣蓋層80。
在本發明一些實施例中，上述閘極絕緣蓋層60的厚度H3範圍約從10nm至40nm。在本發明一些實施例中，上述源極/汲極絕緣蓋層80的厚度H4範圍約從10nm至40nm。
接著，如第10圖所示，藉由一第一遮罩層72覆蓋至少一個閘極結構(例如，閘極結構40C和閘極結構40D)和帶有源極/汲極絕緣蓋層的至少一個源極/汲極結構，同時暴露出至少一個閘極結構(例如，閘極結構40A和閘極結構40B)和帶有源極/汲極絕緣蓋層的至少一個源極/汲極結構。然後，選擇性移除上述閘極絕緣蓋層60，因而形成一閘極開口85。
在說明書中，閘極絕緣蓋層60、源極/汲極絕緣蓋 層80和側壁間隙壁46由不同絕緣材料形成。特別是，在蝕刻閘極絕緣蓋層60時，源極/汲極絕緣蓋層80和側壁間隙壁46為具有較閘極絕緣蓋層60高的蝕刻選擇比(etching selectivity)(其值約為4或大於4)的材料。在本發明一些實施例中，上述蝕刻選擇比約為6至20。因此，上述閘極絕緣蓋層60可以一自對準方式(self-aligned manner)選擇性被移除。如第10圖所示，第一遮罩層72的開口圖案的一邊緣可位於至少一個源極/汲極絕緣蓋層80上。
在本發明一些實施例中，形成上述第一遮罩層72之前，於第9圖的結構的上方形成由例如SiO2形成(或SiON、SiOCN、SiCN、SiCO的一個或多個)的一第二層間介電層110(請參考第24圖)。在這種情況下，首先藉由使用上述第一遮罩層72做為一蝕刻遮罩蝕刻上述第二層間介電層，然後蝕刻上述閘極絕緣蓋層60。蝕刻上述第二層間介電層的蝕刻條件可不同於蝕刻上述閘極絕緣蓋層的蝕刻條件。
類似地，如第11圖所示，藉由一第二遮罩層74覆蓋至少一個閘極結構(例如，閘極結構40A和閘極結構40B)和帶有上述源極/汲極絕緣蓋層的至少一個源極/汲極結構，同時暴露出至少一個閘極結構(例如，閘極結構40D)和帶有上述源極/汲極絕緣蓋層的至少一個源極/汲極結構。然後，選擇性移除上述源極/汲極絕緣蓋層80，因而形成一源極/汲極開口87。在說明書中，在蝕刻源極/汲極絕緣蓋層80時，上述閘極絕緣蓋層60和側壁間隙壁46為具有較上述源極/汲極絕緣蓋層80高的蝕刻選擇比(etching selectivity)(其值約為4或大於4)的材料。在 本發明一些實施例中，上述蝕刻選擇比約為6至20。因此，源極/汲極絕緣蓋層80可以一自對準方式(self-aligned manner)選擇性被移除。如第11圖所示，上述第二遮罩層74的上述開口圖案的一邊緣可位於至少一個閘極絕緣蓋層60上。
移除上述閘極絕緣蓋層60和移除源極/汲極絕緣蓋層80的製程順序可以互換。
如第12圖所示，之後，形成一第二導電材料毯覆層101。上述第二導電材料毯覆層101可包括W、Cu、Co、Ni或Ti或其合金。
如第13圖所示，對第二導電材料毯覆層101進行一平坦化製程(planarization operation)，例如一回蝕刻(etch-back)製程及/或一化學機械研磨(CMP)製程，以便於上述金屬閘極44和源極/汲極導電層70上方形成閘極接觸層100和源極/汲極接觸層105。
可以理解，可進一步對如第13圖所示的裝置進行互補式金氧半導體製程(CMOS processes)以形成不同構件，例如內連線金屬層、介電層、保護層等。
第14-23圖顯示依據本揭露之另一實施例的一半導體裝置的一例示連續製造方法的不同製程階段的例示剖面圖。可以理解可於第14-23圖顯示的製程之前、之中或之後提供額外的操作，並且對於額外的方法實施例，以下描述操作中的一些操作可被替換或消除。操作/製程的順序可以互換。
如第14圖所示，形成第3圖的結構之後，藉由一遮罩層53覆蓋帶有第一層間介電層50的至少一個上述源極/汲極 區。上述遮罩層53包括一硬遮罩層52和一有機樹脂層(organic resin layer)54。上述硬遮罩層52包括TiN、SiN、Ti、Si、TiO2或SiO2的一層或多層。在本發明一實施例中，可使用SiO2/Si/SiO2疊層。在為矽/氧疊層(silicon/oxide stack layer)的硬遮罩層52上，可形成例如一光阻層或一底部抗反射層(bottom anti reflection coating layer)的有機樹脂層54。
使用遮罩層53做為一蝕刻罩幕，從未被遮罩層53覆蓋的源極/汲極區移除第一層間介電層500，因而形成開口65且於上述開口65的底部暴露出上述源極/汲極結構25。
然後，類似於第5圖，形成一第一導電材料毯覆層71，如第15圖所示。形成第一導電材料層之前，至少移除有機樹脂層54。之後，對第一導電材料毯覆層71進行一平坦化製程(planarization operation)，例如一回蝕刻(etch-back)製程及/或一化學機械研磨(CMP)製程，以於源極/汲極區25上方形成源極/汲極導電層70，如第16圖所示。藉由上述平坦化製程，移除上述硬遮罩層。
接著，類似於第7圖，藉由一乾蝕刻法及/或一濕蝕刻法凹陷上述源極/汲極導電層70使其低於上述側壁間隙壁46的上方表面，如第17圖所示。
接著，類似於第8圖，形成一第二絕緣材料毯覆層81，如第18圖所示。類似於第9圖，對上述第二絕緣材料毯覆層81進行一平坦化製程(planarization operation)，例如一回蝕刻(etch-back)製程及/或一化學機械研磨(CMP)製程，以於源極/汲極導電層70上方形成源極/汲極絕緣蓋層80，如第19圖所示。
接著，類似於第10圖，藉由一第一遮罩層72覆蓋至少一個閘極結構(例如，閘極結構40C和閘極結構40D)和帶有源極/汲極絕緣蓋層的至少一個源極/汲極結構，同時暴露出至少一個閘極結構(例如，閘極結構40A和閘極結構40B)和帶有源極/汲極絕緣蓋層的至少一個源極/汲極結構。然後，選擇性移除上述閘極絕緣蓋層60，因而形成一閘極開口85，如第20圖所示。如第20圖所示，第一遮罩層72的開口圖案的一邊緣可位於設置於至少一個源極/汲極區25上的第一層間介電層50上。
在說明書中，閘極絕緣蓋層60、源極/汲極絕緣蓋層80、側壁間隙壁46和第一層間介電層50由不同絕緣材料形成。特別是，在蝕刻閘極絕緣蓋層60時，源極/汲極絕緣蓋層80、側壁間隙壁46和第一層間介電層50為具有較閘極絕緣蓋層60高的蝕刻選擇比(etching selectivity)(其值約為4或大於4)的材料。在本發明一些實施例中，上述蝕刻選擇比約為6至20。因此，上述閘極絕緣蓋層60可以一自對準方式(self-aligned manner)選擇性被移除。
類似地，如第11圖所示，藉由一第二遮罩層74覆蓋至少一個閘極結構(例如，閘極結構40A和閘極結構40B)和帶有上述源極/汲極絕緣蓋層的至少一個源極/汲極結構，同時暴露出至少一個閘極結構(例如，閘極結構40D)和帶有上述源極/汲極絕緣蓋層的至少一個源極/汲極結構。然後，選擇性移除上述源極/汲極絕緣蓋層80，因而形成一源極/汲極開口87，如第21圖所示。如第21圖所示，上述第二遮罩層74的上述開口圖案的一邊緣可位於至少一個閘極絕緣蓋層60上。
移除上述閘極絕緣蓋層60和移除源極/汲極絕緣蓋層80的製程順序可以互換。
之後，類似於第12圖，形成一第二導電材料毯覆層101，如第22圖所示。對第二導電材料毯覆層101進行一平坦化製程(planarization operation)，例如一回蝕刻(etch-back)製程及/或一化學機械研磨(CMP)製程，以便於上述金屬閘極44和源極/汲極導電層70上方形成閘極接觸層100和源極/汲極接觸層105，如第23圖所示。
可以理解，可進一步對如第23圖所示的裝置進行互補式金氧半導體製程(CMOS processes)以形成不同構件，例如內連線金屬層、介電層、保護層等。
相較於習知技術，說明書的不同實施例或範例係提供以下多個優點。
第24圖顯示一例示剖面圖，其顯示依據本發明實施例的優點之一。
第24圖顯示上述結構，當具有位於金屬閘極44上的一開口(例如，一接觸孔圖案)的一遮罩圖案有對準誤差(mis-aligned)時，舉例來說，由於製程變異會往左偏移數值D1。具有上述遮罩圖案，會蝕刻第二層間介電層110，然後蝕刻閘極絕緣蓋層60。因為上述對準誤差(mis-alignment)，上述側壁間隙壁46的一部分及/或上述源極/汲極絕緣蓋層80的一部分可能會被蝕刻。然而，側壁間隙壁46和上述源極/汲極絕緣蓋層80的蝕刻選擇比足夠高於閘極絕緣蓋層60，可最小化這種蝕刻的數量。因此，上述閘極接觸100可以一自對準方式 (self-aligned manner)形成以避免與上述源極/汲極導電層70產生短路(short-circuit)。
類似地，如第24圖所示，具有位於源極/汲極導電層70上的一開口(例如，一接觸孔圖案)的一遮罩圖案可能會有對準誤差(mis-aligned)，舉例來說，由於製程變異會往右偏移數值D2。具有上述遮罩圖案，會蝕刻第二層間介電層110，然後蝕刻源極/汲極絕緣蓋層80。因為上述對準誤差(mis-alignment)，上述側壁間隙壁46的一部分及/或閘極絕緣蓋層60的一部分可能會被蝕刻。然而，側壁間隙壁46和閘極絕緣蓋層60的蝕刻選擇比足夠高於源極/汲極絕緣蓋層80，可最小化這種蝕刻的數量。因此，上述源極/汲極接觸105可以一自對準方式(self-aligned manner)形成以避免與上述金屬閘極44產生短路(short-circuit)。
因為自對準接觸的上述優點，也可以降低閘極圖案密度。
第25圖顯示依據本揭露之一實施例的一半導體裝置的一例示佈局結構。第25圖顯示圍繞兩個標準晶元(standard cell)的一晶元邊界(cell boundary)的一例示佈局結構。
在第25圖中，四個閘極圖案P40，沿Y方向延伸且以一相同間隔沿X方向配置。源極/汲極圖案P70，設置於相鄰兩個閘極圖案之間。閘極接觸圖案P100A，設置於上述閘極圖案上方，且位於一鰭圖案P20上。一閘極接觸圖案P100B，也設置於閘極圖案上方，且位於鰭圖案P20之外的區域上。源極/汲極接觸P105，設置於源極/汲極圖案P70上方。
在本發明實施例中，由於上述閘極接觸100可利用一自對準方式(self-aligned manner)形成，可實質上免除與源極/汲極導電層70產生短路(short-circuit)，上述閘極接觸圖案P100A(閘極接觸100)可配置於鰭圖案P20(鰭結構20)上方，且上述源極/汲極圖案P70(源極/汲極導電層70)設置於其中，如第25圖的區域A1所示。
類似地，在第25圖的區域A2中，上述閘極接觸圖案P100B可配置接近於鰭圖案P20。在本發明一些實施例中，上述閘極接觸圖案P100B和鰭圖案P20之間的間隙S1小於15nm，且其範圍約從5nm至12nm。
因此，也可以降低閘極圖案密度。
可以理解的是，說明書討論的優點並非為所有的優點。對於所有的實施例或範例而言並非需要特殊優點，其他實施例或範例可提供不同的優點。
依據本揭露的一個方面，本發明一些實施例提供一種半導體裝置的製造方法，包括形成閘極結構，上述些閘極結構以一第一方向延伸且以與上述第一方向交叉的一第二方向配置。上述些閘極結構的每一個包括一閘極，設置於上述閘極上方的一閘極絕緣蓋層，設置於上述閘極和上述閘極絕緣蓋層的相反側面上的側壁間隙壁。於相鄰兩個上述些閘極結構之間形成源極/汲極結構。上述些源極/汲極結構的每一個包括一源極/汲極導電層和設置於上述源極/汲極導電層上的一源極/汲極絕緣蓋層。從上述些閘極結構的至少一個選擇性移除上述閘極絕緣蓋層，同時保護剩餘的上述些閘極結構的至少一個， 因而暴露出上述些閘極結構的上述至少一個的上述閘極。從上述些源極/汲極結構的至少一個選擇性移除上述源極/汲極絕緣蓋層，同時保護剩餘的上述些源極/汲極結構的至少一個，因而暴露出上述些源極/汲極結構的上述至少一個的上述源極/汲極導電層。於上述暴露出來的閘極和上述暴露出來的源極/汲極導電層上形成導電接觸層。
依據本揭露的另一個方面，本發明一些實施例提供一種半導體裝置的製造方法，包括形成一第一閘極結構、一第二閘極結構、一第三閘極結構和一第四閘極結構，其以第一方向延伸，且位於一基板上方。上述第一閘極結構包括一第一閘極，一第一閘極介電層，設置於上述第一閘極的相反側面上的第一側壁間隙壁。上述第二閘極結構包括一第二閘極，一第二閘極介電層、設置於上述第二閘極的相反側面上的第二側壁間隙壁。上述第三閘極結構包括一第三閘極，一第三閘極介電層，設置於上述第三閘極的相反側面上的第三側壁間隙壁。上述第四閘極結構包括一第四閘極，一第四閘極介電層，設置於上述第四閘極的相反側面上的第四側壁間隙壁。上述第一閘極結構，上述第二閘極結構，上述第三閘極結構和上述第四閘極結構以與上述第一方向交叉的一第二方向配置。於上述第一閘極結構和上述第二閘極結構之間形成一第一源極/汲極區，於上述第二閘極結構和上述第三閘極結構之間形成一第二源極/汲極區，於上述第三閘極結構和上述第四閘極結構之間形成一第三源極/汲極區。於上述第一源極/汲極區、上述第二源極/汲極區和上述第三源極/汲極區形成上方一第一絕緣層；凹陷 上述第一閘極、上述第二閘極、上述第三閘極和上述第四閘極以低於上述些第一側壁間隙壁、上述些第二側壁間隙壁、上述些第三側壁間隙壁和上述些第四側壁間隙壁的上方表面，因而分別形成一第一閘極開口、一第二閘極開口、一第三閘極開口和一第四閘極開口。分別於上述第一閘極開口、上述第二閘極開口、上述第三閘極開口和上述第四閘極開口中形成一第一閘極絕緣蓋層、一第二閘極絕緣蓋層、一第三閘極絕緣蓋層和一第四閘極絕緣蓋層。移除上述第一絕緣層以暴露出上述第一源極/汲極區和上述第三源極/汲極區。分別於上述第一源極/汲極區和上述第三源極/汲極區上方形成一第一源極/汲極導電層和一第三源極/汲極導電層。凹陷上述第一源極/汲極導電層和上述第三源極/汲極導電層以低於上述些第一側壁間隙壁、上述些第二側壁間隙壁、上述些第三側壁間隙壁和上述些第四側壁間隙壁的上述些上方表面，因而分別形成一第一源極/汲極開口和一第三源極/汲極開口。分別於上述第一源極/汲極開口和上述第三源極/汲極開口中形成一第一源極/汲極絕緣蓋層和一第三源極/汲極絕緣蓋層。移除上述第一閘極絕緣蓋層和上述第二閘極絕緣蓋層，同時保護上述第三閘極絕緣蓋層、上述第四閘極絕緣蓋層和上述第三源極/汲極絕緣蓋層，因而暴露出上述第一閘極和上述第二閘極。移除上述第三源極/汲極絕緣蓋層，同時保護上述第一源極/汲極絕緣蓋層，因而暴露出上述第三源極/汲極區。於暴露出來的上述第一閘極、上述第二閘極和暴露出來的上述第三源極/汲極區上形成導電接觸層。
依據本揭露的又一個方面，本發明一些實施例提 供一種半導體裝置，包括一第一閘極結構、一第二閘極結構、一第一源極/汲極結構和一第二源極/汲極結構。上述第一閘極結構，包括一第一閘極和設置於上述第一閘極上的一第一絕緣蓋層。上述第二閘極結構，包括一第二閘極和設置於上述第一閘極上的一第一導電接觸層。上述第一源極/汲極結構，包括一第一源極/汲極導電層和設置於上述第一源極/汲極導電層上方的一第二絕緣蓋層。上述第二源極/汲極結構，包括一第二源極/汲極導電層和設置於上述第二源極/汲極導電層上方的一第二導電接觸層。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
10‧‧‧基板
20‧‧‧鰭結構
25‧‧‧源極/汲極區
42‧‧‧閘極介電層
44‧‧‧金屬閘極
46‧‧‧側壁間隙壁
60‧‧‧閘極絕緣蓋層
70‧‧‧源極/汲極導電層
80‧‧‧源極/汲極絕緣蓋層
100‧‧‧閘極接觸層
105‧‧‧源極/汲極接觸層
110‧‧‧第二層間介電層
D1、D2‧‧‧數值

Claims (10)

  1. 一種半導體裝置的製造方法，包括下列步驟：形成閘極結構，該些閘極結構以一第一方向延伸且以與該第一方向交叉的一第二方向配置，該些閘極結構的每一個包括一閘極，設置於該閘極上方的一閘極絕緣蓋層，設置於該閘極和該閘極絕緣蓋層的相反側面上的側壁間隙壁；於相鄰兩個該些閘極結構之間形成源極/汲極結構，該些源極/汲極結構的每一個包括一源極/汲極導電層和設置於該源極/汲極導電層上的一源極/汲極絕緣蓋層；從該些閘極結構的至少一個選擇性移除該閘極絕緣蓋層，同時保護剩餘的該些閘極結構的至少一個，因而暴露出該些閘極結構的該至少一個的該閘極；從該些源極/汲極結構的至少一個選擇性移除該源極/汲極絕緣蓋層，同時保護剩餘的該些源極/汲極結構的至少一個，因而暴露出該些源極/汲極結構的該至少一個的該源極/汲極導電層；以及於該暴露出來的閘極和該暴露出來的源極/汲極導電層上形成導電接觸層。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在選擇性移除該閘極絕緣蓋層期間，至少一個源極/汲極絕緣蓋層沒有被保護，其中在選擇性移除該源極/汲極絕緣蓋層期間，至少一個閘極絕緣層沒有被保護。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中： 在選擇性移除該閘極絕緣蓋層期間，藉由一第一保護圖案保護剩餘的該些閘極結構的該至少一個；該第一保護圖案的一邊緣位於至少一個源極/汲極絕緣蓋層上；在選擇性移除該源極/汲極絕緣蓋層期間，藉由一第二保護圖案保護剩餘的該些源極/汲極結構的該至少一個；以及該第二保護圖案的一邊緣位於至少一個閘極絕緣蓋層上。
  4. 一種半導體裝置的製造方法，包括下列步驟：形成一第一閘極結構、一第二閘極結構、一第三閘極結構和一第四閘極結構，以第一方向延伸，且位於一基板上方，該第一閘極結構包括一第一閘極、一第一閘極介電層和設置於該第一閘極的相反側面上的第一側壁間隙壁，該第二閘極結構包括一第二閘極、一第二閘極介電層和設置於該第二閘極的相反側面上的第二側壁間隙壁，該第三閘極結構包括一第三閘極、一第三閘極介電層和設置於該第三閘極的相反側面上的第三側壁間隙壁，該第四閘極結構包括一第四閘極、一第四閘極介電層和設置於該第四閘極的相反側面上的第四側壁間隙壁，該第一閘極結構、該第二閘極結構、該第三閘極結構和該第四閘極結構以與該第一方向交叉的一第二方向配置；於該第一閘極結構和該第二閘極結構之間形成一第一源極/汲極區，於該第二閘極結構和該第三閘極結構之間形成一第二源極/汲極區，於該第三閘極結構和該第四閘極結構之間形成一第三源極/汲極區； 於該第一源極/汲極區、該第二源極/汲極區和該第三源極/汲極區形成上方一第一絕緣層；凹陷該第一閘極、該第二閘極、該第三閘極和該第四閘極以低於該些第一側壁間隙壁、該些第二側壁間隙壁、該些第三側壁間隙壁和該些第四側壁間隙壁的上方表面，因而分別形成一第一閘極開口、一第二閘極開口、一第三閘極開口和一第四閘極開口；分別於該第一閘極開口、該第二閘極開口、該第三閘極開口和該第四閘極開口中形成一第一閘極絕緣蓋層、一第二閘極絕緣蓋層、一第三閘極絕緣蓋層和一第四閘極絕緣蓋層；移除該第一絕緣層以暴露出該第一源極/汲極區和該第三源極/汲極區；分別於該第一源極/汲極區和該第三源極/汲極區上方形成一第一源極/汲極導電層和一第三源極/汲極導電層；凹陷該第一源極/汲極導電層和該第三源極/汲極導電層以低於該些第一側壁間隙壁、該些第二側壁間隙壁、該些第三側壁間隙壁和該些第四側壁間隙壁的該些上方表面，因而分別形成一第一源極/汲極開口和一第三源極/汲極開口；分別於該第一源極/汲極開口和該第三源極/汲極開口中形成一第一源極/汲極絕緣蓋層和一第三源極/汲極絕緣蓋層；移除該第一閘極絕緣蓋層和該第二閘極絕緣蓋層，同時保護該第三閘極絕緣蓋層、該第四閘極絕緣蓋層和該第三源極/汲極絕緣蓋層，因而暴露出該第一閘極和該第二閘極； 移除該第三源極/汲極絕緣蓋層，同時保護該第一源極/汲極絕緣蓋層，因而暴露出該第三源極/汲極區；以及於暴露出來的該第一閘極、該第二閘極和暴露出來的該第三源極/汲極區上形成導電接觸層。
  5. 如申請專利範圍第4項所述之半導體裝置的製造方法，其中移除該第一絕緣層以暴露出該第一源極/汲極區和該第三源極/汲極區時，該第二源極/汲極區係被保護且形成於該第二源極/汲極區的上方的該第一絕緣層沒有被移除。
  6. 如申請專利範圍第4項所述之半導體裝置的製造方法，其中：該第一閘極絕緣蓋層、該第二閘極絕緣蓋層、該第三閘極絕緣蓋層和該第四閘極絕緣蓋層由不同於該第一源極/汲極絕緣蓋層和該第三源極/汲極絕緣蓋層的材料形成；該第一閘極絕緣蓋層、該第二閘極絕緣蓋層、該第三閘極絕緣蓋層、該第四閘極絕緣蓋層以及該第一源極/汲極絕緣蓋層和該第三源極/汲極絕緣蓋層由SiC、SiON、SiOCN、SiCN或SiN的至少一個形成；該些第一側壁間隙壁、該些第二側壁間隙壁、該些第三側壁間隙壁和該些第四側壁間隙壁由不同於該第一閘極絕緣蓋層、該第二閘極絕緣蓋層、該第三閘極絕緣蓋層、該第四閘極絕緣蓋層以及該第一源極/汲極絕緣蓋層和該第三源極/汲極絕緣蓋層的材料形成；以及該些第一側壁間隙壁、該些第二側壁間隙壁、該些第三側壁間隙壁和該些第四側壁間隙壁由SiC、SiON、Al2O3、 SiOCN、SiCN或SiN的至少一個形成。
  7. 一種半導體裝置，包括：一第一閘極結構，包括一第一閘極和設置於該第一閘極上的一第一絕緣蓋層；一第二閘極結構，包括一第二閘極和設置於該第一閘極上的一第一導電接觸層；一第一源極/汲極結構，包括一第一源極/汲極導電層和設置於該第一源極/汲極導電層上方的一第二絕緣蓋層；以及一第二源極/汲極結構，包括一第二源極/汲極導電層和設置於該第二源極/汲極導電層上方的一第二導電接觸層。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該第一閘極的一上方表面與該第一源極/汲極導電層的一上方表面位於不同水平。
  9. 如申請專利範圍第7項所述之半導體裝置，其中該第一絕緣蓋層由不同於該第二絕緣蓋層的材料形成。
  10. 如申請專利範圍第7項所述之半導體裝置，其中：該第一閘極結構係設置相鄰於該第一源極/汲極結構和該第二源極/汲極結構的其中之一；一間隙層，設置於該第一閘極結構以及該第一源極/汲極結構和該第二源極/汲極結構的該其中之一之間；以及該間隙層由不同於該第一絕緣蓋層和該第二絕緣蓋層的材料形成。
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