KR20200010773A - 반도체 소자 - Google Patents

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Abstract

반도체 소자는, 기판 상에 게이트 절연막, 게이트 전극 및 제1 스페이서를 포함하고 제1 방향으로 연장되는 복수의 게이트들이 구비된다. 상기 게이트들 사이의 기판 표면과 접촉하고, 상기 게이트들의 측벽과 이격되는 제1 콘택 플러그들이 구비된다. 상기 제1 콘택 플러그들 사이에 위치하는 상기 게이트 전극의 상부면의 일부분과 접촉하는 제2 콘택 플러그이 구비된다. 그리고, 상기 제1 및 제2 콘택 플러그들 사이의 갭 내부에, 상기 제1 및 제2 콘택 플러그의 측벽과 각각 접촉하는 절연 스페이서가 구비된다. 상기 제1 및 제2 콘택 플러그의 상부면은 서로 동일한 평면 상에 위치한다.

Description

반도체 소자 {A semiconductor device}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게, 본 발명은 트랜지스터 및 콘택 플러그들을 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 트랜지스터를 포함할 수 있다. 또한, 상기 트랜지스터의 게이트 및 액티브 영역들과 전기적으로 연결되는 콘택 플러그들이 구비될 수 있다.
본 발명의 과제는 트랜지스터 및 콘택 플러그들을 포함하는 반도체 소자를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 게이트 절연막, 게이트 전극 및 제1 스페이서를 포함하고 제1 방향으로 연장되는 복수의 게이트들이 구비된다. 상기 게이트들 사이의 기판 표면과 접촉하고, 상기 게이트들의 측벽과 이격되는 제1 콘택 플러그들이 구비된다. 상기 제1 콘택 플러그들 사이에 위치하는 상기 게이트 전극의 상부면의 일부분과 접촉하는 제2 콘택 플러그가 구비된다. 그리고, 상기 제1 및 제2 콘택 플러그들 사이의 갭 내부에, 상기 제1 및 제2 콘택 플러그의 측벽과 각각 접촉하는 절연 스페이서가 구비된다. 상기 제1 및 제2 콘택 플러그의 상부면은 서로 동일한 평면 상에 위치한다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 게이트 절연막, 게이트 전극 및 제1 스페이서를 포함하고 제1 방향으로 연장되는 복수의 게이트들이 구비된다. 상기 게이트들 사이의 기판 표면과 접촉하고, 상기 게이트들의 측벽과 이격되고 상기 게이트 상부면보다 높은 상부면을 갖는 제1 콘택 플러그들이 구비된다. 상기 게이트의 상부면을 덮고, 라이너 패턴 및 절연 패턴을 포함하는 절연 구조물이 구비된다. 상기 게이트 상에 구비되고, 상기 제1 콘택 플러그들 사이에 위치하는 상기 게이트 전극의 상부면의 일부분과 접촉하는 제2 콘택 플러그가 구비된다. 그리고, 상기 제1 및 제2 콘택 플러그 사이에, 상기 제1 및 제2 콘택 플러그의 측벽과 각각 접촉하는 절연 스페이서가 구비된다. 상기 제1 콘택 플러그들의 제1 방향의 길이는 상기 제2 콘택 플러그의 제1 방향의 길이보다 더 길 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 게이트 절연막, 게이트 전극 및 제1 스페이서를 포함하고 제1 방향으로 연장되는 복수의 게이트들이 구비된다. 상기 게이트들 사이의 기판 표면과 접촉하고, 상기 게이트들의 측벽과 이격되는 제1 콘택 플러그들이 구비된다. 상기 게이트의 상부면을 덮고, 라이너 패턴 및 절연 패턴을 포함하는 절연 구조물이 구비된다. 상기 절연 패턴 및 상기 절연 패턴의 저면 아래의 라이너 패턴을 관통하고, 상기 제1 콘택 플러그들 사이에 위치하는 상기 게이트 전극의 상부면의 일부분과 접촉하는 제2 콘택 플러그가 구비된다. 상기 라이너 패턴은 리세스부를 포함하는 U자 형상을 갖고, 상기 절연 패턴은 상기 리세스부 내부를 채우는 형상을 가질 수 있다. 상기 절연 구조물의 상기 제1 방향과 수직한 제2 방향의 폭은 상기 게이트의 제2 방향의 폭 보다 넓을 수 있다.
예시적인 실시예들에 따른 반도체 소자에서, 상기 제2 콘택 플러그는 상기 제1 방향으로는 절연 패턴 및 절연 라이너와 접촉하고, 상기 제2 방향으로는 절연 라이너와 접할 수 있다. 즉, 상기 제2 콘택 플러그는 상기 절연 라이너에 의해 셀프 얼라인되어 게이트 전극과 접촉될 수 있다. 따라서, 상기 제1 및 제2 콘택 플러그의 쇼트, 트랜지스터의 누설 전류 등과 같은 불량이 방지될 수 있다. 또한, 상기 제2 콘택 플러그는 상기 제1 콘택 플러그들 사이 부위에 위치하는 게이트 전극 상부면과 접촉할 수 있다. 따라서, 상기 제2 콘택 플러그를 형성하기 위하여 요구되는 기판의 수평 면적이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 2 및 3은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도들이다.
도 4는 예시적인 실시예들에 따른 반도체 소자에서 콘택 플러그 부위를 나타내는 사시도이다.
도 5 내지 도 22는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도들이다.
도 23은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 25는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 26은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 27은 예시적인 실시예에 따른 SRAM의 셀들을 나타내는 레이아웃이다.
도 28은 SRAM 유닛셀의 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 2 및 3은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도들이다. 도 4는 예시적인 실시예들에 따른 반도체 소자에서 콘택 플러그 부위를 나타내는 사시도이다.
도 2는 도 1의 I-I'선을 따라 절단한 단면도이고, 도 3은 도 1의 II-II'선을 따라 절단한 단면도이다. 도 4에서는 게이트 및 제1 콘택 플러그의 세부 구조의 도시가 생략되어 있다. 이하에서, 기판의 표면으로부터 평행한 일 방향을 제1 방향이라 하고, 상기 기판 표면으로부터 평행하고 상기 제1 방향과 수직한 방향을 제2 방향이라 하면서 설명한다.
도 1, 2, 3 및 도 4를 참조하면, 상기 반도체 소자는 기판(100) 상에 게이트 절연막(114a), 게이트 전극(116a) 및 제1 스페이서(106a)를 포함하고 제1 방향으로 연장되는 게이트들(128)이 구비될 수 있다. 상기 게이트들(128)의 측벽과 이격되면서 상기 게이트들(128) 사이의 일부 부위에 제1 콘택 플러그들(126)이 구비될 수 있다. 상기 제1 콘택 플러그들(126) 사이에 위치하는 상기 게이트 전극(116a)의 상부면의 일부분과 접촉하는 제2 콘택 플러그(144)가 구비될 수 있다. 상기 제1 및 제2 콘택 플러그들(126, 144) 사이에는 절연 스페이서(130b)가 개재될 수 있다. 또한, 상기 게이트들(128)의 측벽과 이격되면서 상기 제1 콘택 플러그(126)가 형성되지 않은 상기 게이트들(128)사이의 나머지 부위에 제1 층간 절연막(110)이 구비될 수 있다. 상기 제2 콘택 플러그(144)가 형성되지 않는 부위의 게이트(128) 상에는 라이너 패턴(136b) 및 절연 패턴(134a)이 구비될 수 있다.
상기 기판(100)은 예를들어 단결정 실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 기판(100)은 SOI 기판 또는 GOI 기판일 수 있다.
예시적인 실시예에서, 상기 반도체 소자는 핀 전계효과 트랜지스터를 포함할 수 있다. 이 경우, 상기 기판(100)은 제2 방향으로 연장되는 액티브 핀들(101a, 도 6)과 상기 액티브 핀들(101a) 사이에 구비되는 소자 분리막을 포함할 수 있다. 상기 액티브 핀(101a)은 소자 분리막 상부면보다 돌출되는 형상을 가질 수 있다. 상기 액티브 핀들(101a)의 제1 방향의 사이를 연결하는 에피택셜 구조물(101b)을 포함할 수 있다. 상기 에피택셜 구조물(101b) 및 상기 에피택셜 구조물(101b)에 의해 연결된 액티브 핀(101a) 부위는 핀 전계효과 트랜지스터의 소스/드레인의 기능을 하는 불순물 영역으로 제공될 수 있다.
일부 실시예에서, 상기 반도체 소자는 플레너형 트랜지스터를 포함할 수 있다. 이 경우, 상기 기판(100)에 형성된 트렌치 내에 소자 분리막이 포함될 수 있다.
상기 게이트(128)들은 상기 제2 방향으로 이격되도록 배치될 수 있다.
상기 게이트 절연막(114a)은 예를 들어, 실리콘 산화물을 포함하거나 또는 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 금속 산화물을 포함할 수 있다. 상기 게이트 절연막(114a)은 상기 게이트 전극(116a)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다.
상기 게이트 전극(116a)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다.
상기 제1 스페이서(106a)는 상기 게이트 절연막(114a) 및 게이트 전극(116a)의 적층 구조물의 측벽 상에 구비될 수 있다. 예시적인 실시예에서, 상기 제1 스페이서(106a)는 실리콘 산화물보다 낮은 유전율을 갖는 저유전 물질을 사용하여 형성할 수 있다. 예를들어, 상기 제1 스페이서(106a)는 탄소 및 수소를 포함하는 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2) 또는 다공성 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 상기 제1 스페이서(106a)는 실리콘 산화물을 포함할 수 있다.
상기 제1 콘택 플러그들(126)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제1 콘택 플러그들(126)은 트랜지스터의 소스/드레인 영역에 해당하는 기판(100) 부위와 접촉될 수 있다. 상기 제1 콘택 플러그들(126)의 상부면은 상기 게이트(128)의 상부면보다 높게 위치할 수 있다.
상기 제1 콘택 플러그(126)는 제1 베리어 패턴(122) 및 제1 금속 패턴(124)을 포함할 수 있다. 상기 제1 베리어 패턴(122)은 상기 제1 금속 패턴(124)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다. 상기 제1 베리어 패턴(122)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제1 금속 패턴(124)은 예를들어, 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함할 수 있다.
상기 제1 층간 절연막(110)은 실리콘 산화물을 포함할 수 있다. 상기 제1 층간 절연막(110)의 상부면은 상기 제1 콘택 플러그(126)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다. 따라서, 상기 제1 층간 절연막(110)의 상부면은 상기 게이트(128)의 상부면보다 높게 위치할 수 있다. 상기 제1 콘택 플러그(126)의 제1 방향의 측벽은 상기 제1 층간 절연막(110)과 접촉될 수 있다.
상기 제2 콘택 플러그(144)는 상기 제1 콘택 플러그들(126)의 상기 제2 방향의 사이에 배치될 수 있다. 따라서, 상기 제2 방향으로 제1 콘택 플러그(126), 제2 콘택 플러그(144) 및 제1 콘택 플러그(126)가 나란하게 배치될 수 있다.
예시적인 실시예에서, 상기 제2 콘택 플러그(144)의 제1 방향의 길이는 상기 제1 콘택 플러그(126)의 제1 방향의 길이보다 짧을 수 있다. 상기 제1 방향으로 연장되는 상기 제1 콘택 플러그들(126) 사이에 상기 제2 콘택 플러그(144)가 배치됨으로써, 상기 제2 콘택 플러그(144)를 형성하기 위한 기판의 수평 면적이 별도로 요구되지 않을 수 있다. 따라서, 상기 반도체 소자를 형성하기 위한 기판의 수평 면적이 감소될 수 있다.
상기 제2 콘택 플러그(144)의 상부면은 상기 제1 콘택 플러그(126)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다. 따라서, 상기 제2 콘택 플러그(144)의 상부면은 상기 게이트(128)의 상부면보다 높게 위치할 수 있다.
상기 제2 콘택 플러그(144)는 제2 베리어 패턴(140a) 및 제2 금속 패턴(142a)을 포함할 수 있다. 상기 제2 베리어 패턴(140a)은 상기 제2 금속 패턴(142a)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다. 상기 제2 베리어 패턴(140a)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제2 금속 패턴(142a)은 예를들어, 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함할 수 있다.
상기 절연 스페이서(130b)는 상기 제2 콘택 플러그(144)와 상기 제2 콘택 플러그(144)와 상기 제2 방향으로 이웃하는 제1 콘택 플러그들(126) 사이에 각각 개재될 수 있다. 따라서, 단면에서 볼 때, 상기 제2 콘택 플러그(144)의 상기 제2 방향의 양 측에는 각각 절연 스페이서(130b)가 구비될 수 있다.
예시적인 실시예에서, 상기 절연 스페이서(130b)는 상기 제1 방향으로 상기 제1 콘택 플러그(126)의 상부 측벽 및 상기 제2 콘택 플러그(144)의 측벽과 각각 접촉할 수 있다. 상기 절연 스페이서(130b)는 상기 게이트(128)보다 위에 배치되며, 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 절연 스페이서(130b)에서 상기 제2 방향의 폭은 상기 제1 콘택 플러그와 게이트 사이의 갭의 제2 방향의 폭보다 더 클 수 있다.
예시적인 실시예에서, 상기 절연 스페이서(130b)의 저면 아래에서, 상기 게이트(128) 및 제1 콘택 플러그(126) 사이는 에어로 채워지는 빈공간일 수 있다. 즉, 상기 절연 스페이서(130b) 아래에는 제1 방향으로 연장되는 에어 터널(132)이 구비될 수 있다. 따라서, 상기 제1 콘택 플러그(126) 및 게이트(128) 사이에 발생되는 기생 커패시턴스를 감소시킬 수 있다.
상기 제2 콘택 플러그(144)가 형성되지 않는 상기 게이트(128)의 상부에는 라이너 패턴(136b) 및 절연 패턴(134a)을 포함하는 절연 구조물(137)이 구비될 수 있다. 상기 절연 구조물(137)의 상부면은 상기 제1 콘택 플러그(126)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
상기 라이너 패턴(136b)은 상기 게이트(128) 상부면에서 서로 분리되지 않고 U자 형상을 가지면서 연결될 수 있다. 상기 라이너 패턴(136b)은 리세스부를 포함할 수 있다.
상기 라이너 패턴(136b)은 상기 제1 방향으로 연장될 수 있다. 상기 라이너 패턴(136b)은 상기 절연 스페이서(130b)와 실질적으로 동일한 물질을 포함할 수 있다. 상기 라이너 패턴(136b) 및 절연 스페이서(130b)는 서로 연결되는 구조를 가지는 하나의 몸체일 수 있다. 즉, 상기 제2 콘택 플러그(144)가 형성되는 부위에서, 상기 라이너 패턴(136b)의 저면 부위가 제거된 형상을 갖는 상기 절연 스페이서(130b)가 구비될 수 있다.
상기 라이너 패턴(136b) 및 절연 스페이서(130b)는 실리콘 산화물에 대해 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 라이너 패턴(136b) 및 절연 스페이서(130b)는 실리콘 질화물을 포함할 수 있다.
상기 절연 패턴(134a)은 상기 라이너 패턴(136b)에 포함되는 리세스 내부를 채우는 형상을 가질 수 있다. 상기 라이너 패턴(136b) 및 상기 절연 패턴(134a)을 포함하는 절연 구조물(137)의 상부면은 평탄하고, 상기 제1 콘택 플러그(126)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다. 상기 절연 패턴(134a)은 실리콘 산화물을 포함할 수 있다.
상기 절연 구조물(137)은 상기 제2 콘택 플러그(144)가 형성되지 않는 부위의 게이트들(128)의 상부면을 덮을 수 있다. 상기 제2 절연 구조물(137)의 제2 방향의 폭은 상기 게이트(128)의 제2 방향의 폭보다 넓을 수 있다.
예시적인 실시예에서, 상기 절연 구조물(137)은 상기 게이트들(128) 사이 부위에서 상기 제2 콘택 플러그(144)의 제1 방향의 측벽과 접하도록 구비될 수 있다. 상기 라이너 패턴(136b)은 상기 제1 콘택 플러그들(126) 상부 측벽 및 상기 게이트(128)의 상부면과 접촉할 수 있다.
예시적인 실시예에서, 상기 라이너 패턴은 상기 제1 콘택 플러그(126) 상부 측벽, 상기 게이트(128) 상부면 및 제1 층간 절연막(110)의 상부 측벽과 접촉할 수 있다. 또는, 상기 라이너 패턴은 상기 제1 층간 절연막들(110)의 상부 측벽 및 상기 게이트(128) 상부면과 접촉할 수 있다.
예시적인 실시예에서, 상기 절연 구조물(137)의 저면 아래에서, 상기 게이트(128) 및 제1 콘택 플러그(126) 사이 및 상기 게이트(128) 및 제1 층간 절연막(110) 사이는 에어로 채워지는 빈공간일 수 있다.
이와같이, 상기 게이트(128)의 양 측을 따라 제1 방향으로 연장되는 에어 터널(132)이 구비될 수 있다. 따라서, 상기 제1 콘택 플러그(126) 및 게이트(128) 사이에 발생되는 기생커패시턴스를 감소시킬 수 있다.
도 5 내지 도 22는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도들이다.
도 6, 10, 12, 14, 17 및 21은 평면도이다. 도 5, 7, 8,9,11,13, 16,18, 20 및 22는 평면도의 I-I'부위를 절단한 단면도이다. 도 15 및 19는 제1 콘택 플러그 및 제2 콘택 플러그 부위를 나타내는 사시도이다.
도 5 및 6을 참조하면, 기판(100) 상에 더미 게이트 패턴들(104)을 형성한다. 상기 더미 게이트 패턴(104)의 측벽 상에 순차적으로 적층된 예비 제1 스페이서(106) 및 제2 스페이서(108)를 형성한다.
예시적인 실시예에서, 상기 반도체 소자에 포함되는 트랜지스터는 핀 전계효과 트랜지스터일 수 있다. 이 경우, 상기 기판(100)에 액티브 핀들(101a) 및 소자 분리막(도시안됨)을 형성할 수 있다. 또한, 상기 더미 게이트 패턴들(104) 사이에 위치하는 상기 액티브 핀들(101a) 사이에 에피택셜 구조물(101b)을 형성할 수 있다.
구체적으로, 상기 기판(100) 상부를 부분적으로 식각하여 트렌치들을 형성하고, 상기 트렌치들의 적어도 일부를 채우는 소자 분리막을 형성한다. 상기 소자 분리막이 형성되지 않는 부위는 액티브 핀들(101a)로 제공될 수 있다. 상기 액티브 핀들(101a)은 상기 제2 방향으로 연장되고, 상기 제1 방향을 따라 복수개로 형성될 수 있다. 상기 더미 게이트 패턴들(104) 사이에 위치하는 액티브 핀들(101a)을 부분적으로 식각함으로써 리세스(도시안됨)를 형성할 수 있다. 또한, 상기 리세스 저면의 액티브 핀(101a)의 표면을 시드로 사용하여 선택적 에피택셜 성장(selective epitaxial growth: SEG) 공정을 수행하여 상기 에피택셜 구조물(101b)을 형성할 수 있다. 상기 에피택셜 구조물(101b) 및 액티브 핀(101a)은 병합되어 제1 방향으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 에피택셜 성장 공정을 수행할 때 인시튜로 불순물을 도핑할 수 있다.
일부 실시예에서, 상기 반도체 소자에 포함되는 트랜지스터는 플레너 타입의 전계효과 트랜지스터 일 수 있다. 이 경우에, 상기 기판(100) 상부를 부분적으로 식각하여 트렌치들을 형성하고, 상기 트렌치들 내에 소자 분리막을 채울 수 있다. 따라서, 상기 소자 분리막 부위가 필드 영역으로 제공될 수 있다.
예시적인 실시예에서, 상기 더미 게이트 패턴(104)은 폴리실리콘막을 형성하고 패터닝함으로써 형성될 수 있다. 상기 더미 게이트 패턴(104)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 또한, 상기 더미 게이트 패턴(104)은 상기 제2 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개가 형성될 수 있다.
상기 예비 제1 스페이서(106)는 상기 더미 게이트 패턴들(104)의 측벽 상에 직접 접촉할 수 있다. 예시적인 실시예에서, 상기 예비 제1 스페이서(106)는 실리콘 산화물보다 낮은 유전율을 갖는 저유전 물질을 사용하여 형성할 수 있다. 일부 실시예에서, 상기 예비 제1 스페이서(106)는 실리콘 산화물을 사용하여 형성할 수 있다.
상기 제2 스페이서(108)는 상기 예비 제1 스페이서(106)와 접촉하도록 형성되며, 실리콘 산화물과 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 상기 제2 스페이서(108)는 예를들어 실리콘 질화물을 포함할 수 있다.
도 7을 참조하면, 상기 더미 게이트 패턴들(104)의 사이를 완전하게 채우면서 상기 더미 게이트 패턴들(104)을 덮는 제1 층간 절연막(110)을 형성한다. 이 후, 상기 더미 게이트 패턴(104)의 상부면이 노출될 때까지 하부 층간 절연막(110)을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.
상기 더미 게이트 패턴(104)을 제거하여 제1 개구부(112)를 형성한다. 상기 제1 개구부(112)는 상기 제1 방향으로 연장될 수 있다. 상기 제1 개구부(112)의 양 측에는 상기 예비 제1 스페이서(106)가 노출될 수 있다. 또한, 상기 제1 개구부(112)의 저면에는 기판(100)이 노출될 수 있다.
도 8을 참조하면, 상기 제1 개구부(112) 내부에 고유전막(114) 및 예비 게이트 전극(116)을 포함하는 예비 게이트 구조물(117)을 형성한다.
예시적인 실시예에서, 상기 제1 개구부(112)의 저면의 기판(100) 상에 열산화막(도시안됨)을 형성하는 공정을 더 포함할 수 있다.
예시적인 실시예들에서, 상기 제1 개구부(112)의 측벽 및 저면과 제1 층간 절연막(110)의 상면에 고유전막을 형성하고, 상기 고유전막 상에 상기 각 제1 개구부(112) 내부를 채우는 게이트 전극막을 형성한다. 이 후, 상기 제1 층간 절연막(110)의 상면이 노출될 때까지, 상기 예비 게이트 전극막 및 상기 고유전막을 평탄화하여 상기 고유전막(114) 및 예비 게이트 전극(116)을 형성할 수 있다.
상기 고유전막(114)은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 예비 게이트 전극은 텅스텐, 코발트 등과 같은 금속을 포함할 수 있다. 상기 고유전막(114) 및 예비 게이트 전극(116) 사이에는 일함수 조절막(도시안됨)이 더 구비될 수 있다. 상기 일함수 조절막은 예를들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등을 포함할 수 있다.
도 9 및 도 10을 참조하면, 상기 예비 게이트 전극(116)의 상부를 일부 식각함으로써 게이트 전극(116a)이 형성된다. 상기 식각 공정에서, 상기 고유전막(114) 및 예비 제1 스페이서(106)의 상부도 일부 제거되어 게이트 절연막(114a) 및 제1 스페이서(106a)가 형성될 수 있다. 따라서, 상기 게이트 절연막(114a)은 상기 제1 개구부(112) 내부 표면 상에 형성되고, 상기 게이트 전극(116a)은 상기 게이트 절연막(114a) 상에서 상기 제1 개구부들(112)의 일부를 채울 수 있다.
상기 게이트 전극(116a)의 상부에 상기 제1 개구부(112) 내부를 채우도록 캡핑막을 형성하고, 상기 제1 층간 절연막(110)이 노출되도록 상기 캡핑막을 평탄화하여 캡핑 패턴(118)을 형성한다. 상기 캡핑 패턴(118)은 실리콘 질화물을 포함할 수 있다.
따라서, 상기 게이트 절연막(114a), 게이트 전극(116a), 캡핑 패턴(118), 제1 스페이서(106a) 및 제2 스페이서(108)를 포함하는 예비 게이트 구조물(120)이 형성될 수 있다. 상기 제1 스페이서(106a)는 상기 캡핑 패턴(118) 하부에 위치하는 게이트 절연막(114a) 상에 형성될 수 있다. 상기 제2 스페이서(108)는 상기 제1 스페이서(106a) 및 캡핑 패턴(118)의 측벽 상에 형성될 수 있다.
또한, 상기 예비 게이트 구조물들(120) 사이에는 제1 층간 절연막(110)이 구비될 수 있다. 상기 예비 게이트 구조물(120) 및 제1 층간 절연막(110)의 상부면은 동일한 평면 상에 위치할 수 있다. 상기 예비 게이트 구조물(120)의 외부 표면에는 실리콘 질화물이 노출될 수 있다.
도 11 및 도 12를 참조하면, 상기 예비 게이트 구조물들(120) 사이 부위의 제1 층간 절연막(110)을 관통하는 제1 콘택 플러그들(126)을 형성한다. 상기 제1 콘택 플러그들(126)은 상기 기판(100)의 상부면과 접촉할 수 있다. 상기 제1 콘택 플러그들(126)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
구체적으로, 상기 제1 층간 절연막(110) 상에 제1 식각 마스크(도시안됨)를 형성한다. 상기 제1 식각 마스크를 이용하여 상기 제1 층간 절연막(110)을 식각하여 제1 콘택홀들을 형성한다. 예시적인 실시예에서, 상기 제1 콘택홀들의 측벽에는 상기 제2 스페이서(108)가 노출될 수 있다. 상기 제1 콘택홀들의 저면에는 트랜지스터의 소스/드레인 형성 영역의 기판(100)의 상부면이 노출될 수 있다. 이 후, 상기 제1 식각 마스크를 제거한다.
상기 제1 콘택홀들의 표면 및 예비 게이트 구조물(120)의 상부면에 제1 베리어막을 형성하고, 상기 제1 베리어막 상에 상기 제1 콘택홀을 채우는 제1 금속막을 형성한다. 상기 제1 베리어막은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제1 금속막(162)은 예를들어, 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함할 수 있다.
상기 제1 층간 절연막(110)의 상부면이 노출되도록 상기 제1 베리어 막 및 제1 금속막을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다. 따라서, 제1 베리어 패턴(122) 및 제1 금속 패턴(124)을 포함하는 상기 제1 콘택 플러그(126)가 형성될 수 있다. 상기 제1 콘택 플러그(126)의 상기 제1 방향의 측벽은 제1 층간 절연막(110)과 접촉되고, 상기 제1 콘택 플러그(126)의 상기 제2 방향의 측벽은 상기 제2 스페이서(108)와 접촉될 수 있다.
도 13, 14 및 도 15를 참조하면, 상기 캡핑 패턴(118) 및 제2 스페이서(108)를 제거하여 제2 개구부(129)를 형성한다. 상기 실리콘 질화물을 에치백 공정을 통해 식각함으로써, 상기 캡핑 패턴(118) 및 제2 스페이서(108)를 제거할 수 있다. 상기 제거 공정에서 상기 제1 층간 절연막(110)은 제거되지 않을 수 있다.
상기 캡핑 패턴(118) 및 제2 스페이서(108)가 제거됨에 따라, 게이트 절연막(114a), 게이트 전극(116a) 및 제1 스페이서(106a)를 포함하는 게이트(128)가 형성될 수 있다. 상기 게이트(128)의 상부면은 상기 제1 콘택 플러그(126)의 상부면보다 낮게 위치할 수 있다.
상기 제2 개구부(129)는 상기 게이트(128)의 측벽 상에 형성된 제2 스페이서(108)가 제거된 부위에 형성되는 제1 갭(129a)과 상기 게이트(128) 위에 위치하는 제2 스페이서(108) 및 캡핑 패턴(118)이 제거된 부위에 형성되는 제2 갭(129b)을 포함할 수 있다. 상기 제1 갭(129a)은 상기 제1 콘택 플러그들(126)과 상기 게이트(128) 사이와 상기 제1 층간 절연막(110)과 상기 게이트(128) 사이에 위치할 수 있다. 상기 제2 갭(129b)은 상기 게이트(128) 위로 상기 제1 콘택 플러그들(126) 사이, 제1 콘택 플러그(126)와 제1 층간 절연막(110) 사이와, 제1 층간 절연막들(110) 사이에 위치할 수 있다. 상기 제2 개구부(129)에 의해, 상기 게이트(128)의 표면 및 제1 콘택 플러그(126)의 표면이 노출될 수 있다.
도 16 및 도 17을 참조하면, 상기 게이트(128)의 상부면, 제1 콘택 플러그(126)의 상부 측벽 및 상부면 및 제1 층간 절연막(110) 상부 표면을 따라 절연 라이너(130)를 형성한다.
상기 절연 라이너(130)는 실리콘 산화물에 대해 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 상기 절연 라이너(130)는 예를들어, 실리콘 질화물을 포함할 수 있다.
상기 제1 콘택 플러그(126)의 상부 측벽 상에 형성되는 상기 절연 라이너(130)의 두께는 상기 제1 갭(129a)의 제2 방향으로 너비보다 더 두꺼울 수 있다. 또한, 상기 제1 콘택 플러그(126)의 상부 측벽 상에 형성되는 상기 절연 라이너(130)의 두께는 상기 제2 갭(129b)의 제2 방향의 너비의 1/2보다 얇은 두께를 가질 수 있다. 따라서, 상기 절연 라이너(130)에서 상기 게이트(128)의 상부면과 대향하는 부위에는 리세스를 포함할 수 있다.
예시적인 실시예에서, 상기 절연 라이너(130)는 상기 제1 갭(129a)의 내부를 채우지 않도록 형성할 수 있다. 이 경우, 상기 제1 갭(129a)은 유지됨으로써 상기 제1 콘택 플러그(126)와 상기 게이트(128) 사이와 상기 제1 콘택 플러그(126) 및 제1 층간 절연막(110) 사이에 제1 방향으로 연장되는 에어 터널(132)로써 제공될 수 있다. 따라서, 상기 에어 터널(132)이 구비됨으로써, 상기 제1 콘택 플러그(126)와 게이트(128) 사이에 발생되는 기생 커패시턴스가 감소될 수 있다.
도 18 및 도 19를 참조하면, 상기 절연 라이너(130) 상에, 상기 절연 라이너(130)에 포함되는 리세스를 채우는 절연막(134)을 형성한다. 상기 절연막(134)의 상부가 평탄해지도록 상기 절연막을 평탄화한다. 상기 절연막(134)은 실리콘 산화물을 포함할 수 있다. 상기 평탄화 공정을 수행한 이 후에도, 상기 절연 라이너(130)는 외부에 노출되지 않을 수 있다.
도 20 및 도 21을 참조하면, 상기 절연막(134) 상에 식각 마스크 패턴(146)을 형성한다. 상기 식각 마스크 패턴(146)은 상기 게이트 전극(116a)의 상부면을 노출하는 제2 콘택홀을 형성하기 위한 마스크로 제공된다. 상기 식각 마스크 패턴(146)의 노출부는 상기 제1 콘택 플러그들(126) 사이에 위치하는 상기 리세스 부위와 대향할 수 있다.
상기 식각 마스크 패턴(146)을 이용하여 상기 절연막(134)을 식각하여 예비 제2 콘택홀을 형성한다. 상기 절연막(134)과 상기 절연 라이너(130)는 높은 식각 선택비를 가지므로, 상기 절연막(134)을 식각하는 공정에서 상기 절연 라이너(130)는 거의 식각되지 않을 수 있다. 따라서, 상기 절연 라이너(130)에 셀프 얼라인되면서 상기 절연막(134)이 식각될 수 있다. 계속하여, 상기 예비 제2 콘택홀의 저면에 노출되는 상기 절연 라이너(130)를 식각하여 상기 게이트 전극(116a)의 상부면을 노출하는 제2 콘택홀(138)을 형성할 수 있다. 또한, 상기 절연 라이너(130)는 선택적으로 제거됨으로써 예비 라이너 패턴(130a)이 될 수 있다.
상기 식각 마스크 패턴(146)의 노출부는 상기 리세스의 제2 방향의 폭보다 더 넓게 형성할 수 있고, 이에 따라 상기 식각 마스크 패턴(146)을 용이하게 형성할 수 있다. 또한, 상기 절연 라이너(130)의 최상부 표면보다 높게 위치하는 상기 제2 콘택홀(138)의 상부폭은 상기 리세스에 해당하는 부위의 제2 콘택홀(138)의 하부폭 보다 더 넓을 수 있다.
상기 제2 콘택홀(138)은 상기 절연 라이너(130)에 셀프 얼라인되므로 상기 제2 콘택홀(138) 측벽에 상기 제1 콘택 플러그가 노출되지 않을 수 있다. 따라서, 상기 제2 콘택홀(138) 내에 형성되는 제2 콘택 플러그는 상기 제1 콘택 플러그(126)와 쇼트되지 않으면서 상기 게이트 전극(116a)의 상부면과 접촉할 수 있다.
도 22를 참조하면, 상기 절연막(134)의 상부면, 제2 콘택홀(138)의 측벽 및 게이트 전극(116a)의 상부면에 제2 베리어막(140)을 형성하고, 상기 제2 베리어막(140) 상에 상기 제2 콘택홀(138)을 채우는 제2 금속막(142)을 형성한다. 상기 제2 베리어막(140)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제2 금속막(142)은 예를들어, 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함할 수 있다.
다시, 도 1 내지 도 4를 참조하면, 상기 제1 콘택 플러그(126)의 상부면이 노출되도록 막들에 대해 평탄화 공정을 수행한다. 따라서, 상기 제2 콘택홀(138) 내부에 상기 제2 베리어 패턴(140a) 및 제2 금속 패턴(142a)을 포함하는 제2 콘택 플러그(144)를 형성한다. 상기 제2 콘택 플러그(144)의 제1 방향으로의 길이는 상기 제2 콘택 플러그(144)와 이웃하는 제1 콘택 플러그(126)의 제1 방향으로의 길이보다 짧을 수 있다.
구체적으로, 상기 절연막(134)의 상부면이 노출되도록 상기 제2 베리어막(140) 및 제2 금속막(142)을 평탄화한다. 상기 예비 라이너 패턴(130a)의 최상부면이 노출되도록 상기 절연막(134), 제2 베리어막(140) 및 제2 금속막(142)을 평탄화한다. 계속하여, 상기 제1 콘택 플러그(126)의 상부면이 노출되도록 상기 예비 라이너 패턴(130a), 제2 베리어막(140) 및 제2 금속막(142)을 평탄화하여 상기 제2 콘택 플러그(144)를 형성한다. 또한, 상기 제2 콘택 플러그(144) 양 측에 형성되는 상기 예비 라이너 패턴(130a)은 서로 분리됨으로써 절연 스페이서(130b)로 형성될 수 있다. 또한, 상기 예비 라이너 패턴(130a)은 상부가 일부 제거됨으로써 라이너 패턴(136b)으로 형성될 수 있다.
상기 제2 콘택 플러그(144)의 상부면은 상기 제1 콘택 플러그(126)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다. 상기 제2 콘택 플러그(144)는 상기 제1 콘택 플러그들(126) 사이에 위치할 수 있다. 상기 절연 스페이서(130b)는 상기 제2 콘택 플러그(144) 및 상기 제2 콘택 플러그(144)와 상기 제2 방향으로 이웃하게 배치되는 제1 콘택 플러그(126) 사이에 개재될 수 있다. 상기 절연 스페이서(130a)는 상기 게이트(128)보다 위에 배치되며, 게이트(128)의 연장 방향을 따라 연장될 수 있다.
한편, 상기 제2 콘택홀(138)이 형성되지 않는 부위에 위치하는 라이너 패턴(136b)은 상기 게이트(128) 상에서 서로 분리되지 않고 U자 형상을 가지면서 형성될 수 있다. 상기 라이너 패턴(136b)에 의해 정의되는 리세스 내부에는 절연 패턴(134a)이 형성될 수 있다.
도 23은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 23에 도시된 반도체 소자는 절연 스페이서 및 라이너 패턴의 형상을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 23을 참조하면, 상기 절연 스페이서(135b)는 상기 제1 및 제2 콘택 플러그들(126, 144) 사이 및 상기 게이트(128) 및 상기 제1 콘택 플러그(126) 사이에 개재될 수 있다.
예시적인 실시예에서, 상기 절연 스페이서(135b)는 상기 제1 콘택 플러그(126)의 측벽, 상기 제2 콘택 플러그(144)의 측벽 및 제1 스페이서(106a)와 각각 접촉할 수 있다. 즉, 상기 절연 스페이서(135b)는 상기 게이트(128)와 상기 제1 콘택 플러그(126) 사이를 채울 수 있다. 따라서, 상기 절연 스페이서(135b) 아래에 에어 터널이 포함되지 않을 수 있다.
상기 라이너 패턴(131b)은 상기 제2 콘택 플러그(144)가 형성되지 않는 부위의 게이트(128)의 상부면에 배치될 수 있다. 상기 라이너 패턴(131b)은 상기 제1 콘택 플러그(126) 측벽, 상기 게이트(128)의 상부면, 제1 스페이서(106a) 및 제1 층간 절연막(110) 측벽과 접촉할 수 있다. 또는, 상기 라이너 패턴(131b)은 상기 제1 층간 절연막들(110)의 측벽 표면, 제1 스페이서(106a) 및 상기 게이트(128) 상부면과 접촉할 수 있다. 상기 라이너 패턴(131b) 상에, 상기 라이너 패턴(131b)에 포함된 리세스를 채우는 절연 패턴(134a)이 구비될 수 있다.
예시적인 실시예에서, 상기 라이너 패턴(131b)은 상기 게이트(128) 및 제1 콘택 플러그(126) 사이와 상기 게이트(128) 및 제1 층간 절연막(110) 사이를 채울 수 있다. 따라서, 상기 라이너 패턴(131b) 아래에는 에어로 채워지는 빈공간일 수 있다. 즉, 상기 라이너 패턴(131b) 아래에는 에어 터널이 포함되지 않을 수 있다.
상기 라이너 패턴(131b) 및 상기 절연 패턴(134a)을 포함하는 절연 구조물(137a)의 상부면은 상기 제1 콘택 플러그(126)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
먼저, 도 5 내지 도 15를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 제2 개구부를 형성한다.
도 24를 참조하면, 상기 게이트(128)의 상부면 및 측벽, 제1 콘택 플러그(126)의 측벽 및 상부면 및 제1 층간 절연막(110)의 표면을 따라 절연 라이너(131)를 형성한다. 예시적인 실시예에서, 상기 절연 라이너(131)는 상기 제1 갭을 채우도록 형성할 수 있다. 상기 절연 라이너(131)에서 상기 게이트(128)의 상부면과 대향하는 부위에는 리세스를 포함할 수 있다.
이 후, 도 18 내지 도 22와 도 1 내지 도 4를 참조로 설명한 공정들을 수행한다. 따라서, 도 23에 도시된 반도체 소자를 제조할 수 있다.
도 25는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 25에 도시된 반도체 소자는 하부 절연 패턴을 더 포함하는 것을 제외하고는 도 1 내지 도 4를 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 25를 참조하면, 상기 절연 스페이서(130b) 및 라이너 패턴(136b) 아래 부위를 채우는 하부 절연 패턴(150)이 구비될 수 있다.
예시적인 실시예에서, 상기 제1 콘택 플러그(126) 및 제2 콘택 플러그(144) 사이에는 절연 스페이서(130b)가 개재될 수 있다. 또한, 상기 절연 스페이서(130b) 아래의 상기 제1 콘택 플러그(126) 및 게이트(128) 사이에는 상기 하부 절연 패턴(150)이 구비될 수 있다.
예시적인 실시예에서, 상기 라이너 패턴(136b)의 아래의 상기 게이트(128) 및 제1 콘택 플러그(126) 사이와 상기 게이트(128) 및 제1 층간 절연막(110) 사이에 상기 하부 절연 패턴(150)이 구비될 수 있다.
예시적인 실시예에서, 상기 하부 절연 패턴(150)은 실리콘 산화물보다 낮은 유전율을 갖는 저유전 물질을 사용하여 형성할 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
먼저, 도 5 내지 도 15를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 제2 개구부를 형성한다.
도 26을 참조하면, 상기 제1 갭을 부분적으로 또는 완전히 채우도록 하부 절연 패턴(150)을 형성한다. 상기 하부 절연 패턴(150)은 실리콘 산화물보다 낮은 유전율을 갖는 저유전 물질을 사용하여 형성할 수 있다. 예시적인 실시예에서, 상기 하부 절연 패턴(150)은 상기 제1 갭의 적어도 일부를 채우는 절연막을 형성한 후, 상기 절연막의 일부분을 제거하는 공정을 수행하여 형성할 수 있다. 상기 하부 절연 패턴(150)을 형성한 후에, 상기 게이트 전극의 상부면이 노출될 수 있다.
이 후, 도 18 내지 도 22와 도 1 내지 도 4를 참조로 설명한 공정들을 수행함으로써, 도 25에 도시된 반도체 소자를 제조할 수 있다.
상기 설명한 반도체 소자의 각 요소들의 배치를 SRAM의 셀 레이아웃에 적용할 수 있다.
도 27은 예시적인 실시예에 따른 SRAM의 셀들을 나타내는 레이아웃이다. 도 28은 SRAM 유닛셀의 회로도이다.
도 27에서는 설명의 편의를 위하여, 기판의 액티브 영역 또는 액티브 핀을 생략하고, 게이트들 및 콘택 플러그들만을 도시하였다. 상기 셀 레이아웃에 포함되는 유닛 셀들은 대칭되면서 반복 배치될 수 있다. 이하에서는, 상기 유닛 셀들에 포함되는 게이트들 및 콘택 플러그들의 배치에 대해 주로 설명한다.
도 27 및 28을 참조하면, 상기 유닛 셀(C)은 2개의 패스 트랜지스터(P1, P2)와, 2개의 풀업 트랜지스터(PU1, PU2) 및 2개의 풀다운 트랜지스터(PD1, PD2)를 포함할 수 있다. 상기 유닛 셀(C)은 상기 6개의 트랜지스터를 구성하기 위한 제1 내지 제4 게이트 라인(200, 202, 204, 206)을 포함할 수 있다.
상기 제1 내지 제4 게이트 라인(200, 202, 204, 206)은 상기 제1 방향으로 연장될 수 있다.
상기 제1 게이트 라인(200)은 제1 패스 트랜지스터(Pass transistor, P1)의 게이트로 제공될 수 있다. 상기 제2 게이트 구조물(202)은 제1 풀 다운 트랜지스터(PD1) 및 제1 풀 업 트랜지스터(PU1)의 공통의 게이트로 제공될 수 있다. 상기 제3 게이트 구조물(204)은 제2 풀 업 트랜지스터(PU2) 및 제2 풀 다운 트랜지스터(PD2)의 공통의 게이트로 제공될 수 있다. 상기 제4 게이트 구조물(206)은 제2 패스 트랜지스터(P2)의 게이트로 제공될 수 있다.
예시적인 실시예에서, 상기 제1 내지 제4 게이트 라인들(200, 202, 204, 206)은 도 1 내지 도 4를 참조로 설명한 게이트와 동일한 적층 구조를 가질 수 있다.
도시되지는 않았지만, 상기 제1 내지 제4 게이트 라인들(200, 202, 204, 206)사이에 위치하는 액티브 영역의 기판 부위는 각 트랜지스터들의 불순물 영역으로 제공될 수 있다.
예시적인 실시예에서, 제1 패스 트랜지스터(P1)의 제1 및 제2 불순물 영역과 전기적으로 연결되는 제1 콘택 플러그들(210a, 210b)이 구비될 수 있다. 일 예로, 상기 제1 불순물 영역과 연결되는 제1 콘택 플러그(210a)는 비트 라인(B/L)과 접촉할 수 있다. 상기 제2 불순물 영역과 연결되는 제1 콘택 플러그(210b)는 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)의 불순물 영역과도 함께 전기적으로 연결될 수 있다.
상기 제2 불순물 영역과 연결되는 제1 콘택 플러그(210b)의 제1 방향으로의 길이는 상기 제1 불순물 영역과 연결되는 제1 콘택 플러그(210a)의 제1 방향으로의 길이보다 더 길 수 있다. 이와같이, 상기 제1 패스 트랜지스터(P1)의 액티브 콘택으로 제공되는 상기 제1 콘택 플러그들(210b)은 상기 제1 방향으로 서로 다른 길이를 가질 수 있다. 상기 제1 콘택 플러그들(210b)은 서로 대향하는 부위 및 서로 대향하지 않는 부위를 포함할 수 있다. 상기 제2 불순물 영역과 연결되는 제1 콘택 플러그(210b)의 일 단부는 상기 제3 게이트 라인(204)과 전기적으로 연결될 수 있다.
상기 제1 패스 트랜지스터(P1)에 포함되는 상기 제1 게이트 라인(200)의 적어도 일부분은 상기 제1 콘택 플러그들(210a, 210b)의 사이에 위치할 수 있다.
예시적인 실시예에서, 상기 제1 게이트 라인(200)과 전기적으로 연결되는 제2 콘택 플러그(212)가 구비될 수 있다. 상기 제2 콘택 플러그(212)는 상기 제1 콘택 플러그들(210a, 210b) 사이에 위치하는 제1 게이트 라인(200)의 상부면과 접촉될 수 있다. 따라서, 상기 제1 방향으로 절단한 단면에서 볼 때, 제1 콘택 플러그(210a), 제2 콘택 플러그(212) 및 제1 콘택 플러그(210b) 순으로 배치될 수 있다.
상기 제1 및 제2 콘택 플러그들(210a, 210b, 212) 사이에는 절연 스페이서(230)가 개재될 수 있다. 한편, 상기 제2 콘택 플러그(144)가 형성되지 않는 부위의 제1 게이트 라인 상에는 라이너 패턴 및 절연 패턴이 구비될 수 있다. 예시적인 실시예에서, 상기 절연 스페이서, 라이너 패턴 및 절연 패턴은 도 1 내지 4를 참조로 설명한 것과 동일한 구조를 가질 수 있다. 일부 실시예에서, 상기 절연 스페이서, 라이너 패턴 및 절연 패턴은 도 23을 참조로 설명한 것과 동일한 구조를 가질 수 있다. 일부 실시예에서, 상기 절연 스페이서, 라이너 패턴 및 절연 패턴은 도 25를 참조로 설명한 것과 동일한 구조를 가질 수 있다.
상기 제1 패스 트랜지스터 및 제1 콘택 플러그들과 유사하게, 제2 패스 트랜지스터(PU2)의 제3 및 제4 불순물 영역과 전기적으로 연결되는 제3 콘택 플러그들(220a, 220b)이 구비될 수 있다. 상기 제3 불순물 영역과 연결되는 제3 콘택 플러그(220a)는 비트 라인 바(B/L/)와 접촉할 수 있다. 상기 제4 불순물 영역과 연결되는 제3 콘택 플러그(220b)는 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)의 불순물 영역과도 함께 연결될 수 있다. 따라서, 상기 제4 불순물 영역과 연결되는 제3 콘택 플러그(220b)의 제1 방향으로의 길이는 상기 제3 불순물 영역과 연결되는 제3 콘택 플러그(220a)의 제1 방향으로의 길이보다 더 길 수 있다. 상기 제4 불순물 영역과 연결되는 제3 콘택 플러그(220b)의 일 단부는 상기 제2 게이트 라인(202)과 전기적으로 연결될 수 있다.
상기 제2 패스 트랜지스터(P2)의 제4 게이트 라인(206)의 적어도 일부분은 상기 제3 콘택 플러그들(220a, 220b)의 사이에 위치할 수 있다.
예시적인 실시예에서, 상기 제2 패스 트랜지스터(P2)의 제4 게이트 라인(202)과 전기적으로 연결되는 제4 콘택 플러그(222)가 구비될 수 있다. 상기 제4 콘택 플러그(222)는 상기 제3 콘택 플러그들(220a, 220b) 사이에 위치하는 제4 게이트 라인(206) 상부면과 접촉될 수 있다. 따라서, 상기 제1 방향으로 절단한 단면에서 볼 때, 제3 콘택 플러그(220a), 제4 콘택 플러그(222) 및 제1 콘택 플러그(220b) 순으로 배치될 수 있다.
상기 제3 및 제4 콘택 플러그들(220a, 220b, 222) 사이에는 절연 스페이서(240)가 개재될 수 있다. 한편, 상기 제4 콘택 플러그(222)가 형성되지 않는 부위의 제4 게이트 라인 상에는 라이너 패턴 및 절연 패턴이 구비될 수 있다. 예시적인 실시예에서, 상기 절연 스페이서, 라이너 패턴 및 절연 패턴은 도 1 내지 4를 참조로 설명한 것과 동일한 구조를 가질 수 있다. 일부 실시예에서, 상기 절연 스페이서, 라이너 패턴 및 절연 패턴은 도 23을 참조로 설명한 것과 동일한 구조를 가질 수 있다. 일부 실시예에서, 상기 절연 스페이서, 라이너 패턴 및 절연 패턴은 도 25를 참조로 설명한 것과 동일한 구조를 가질 수 있다.
예시적인 실시예에서, 상기 제1 패스 트랜지스터(P1)에 포함되는 제1 게이트 라인(200), 제1 콘택 플러그들(210a 210b) 및 제2 콘택 플러그(212)부위를 절단한 단면, 즉, 도 27의 A-A' 부위의 단면은 도 2에 도시된 것과 실질적으로 동일할 수 있다. 또한, 상기 제2 패스 트랜지스터(P2)에 포함되는 제4 게이트 라인(206), 제1 콘택 플러그들(220a 220b) 및 제2 콘택 플러그(222)부위를 절단한 단면 즉, 도 27의 B-B' 부위의 단면은 도 2에 도시된 것과 실질적으로 동일할 수 있다.
일부 실시예에서, 도 27의 A-A' 부위 및 B-B' 부위의 단면은 도 23에 도시된 것과 실질적으로 동일할 수 있다. 일부 실시예에서, 도 27의 A-A' 부위 및 B-B' 부위의 단면은 도 25에 도시된 것과 실질적으로 동일할 수 있다.
설명한 것과 같이, SRAM 소자의 유닛 셀에서 제1 및 제2 패스 트랜지스터에서 게이트와 접촉하는 콘택들(즉, 게이트 콘택)은 액티브 영역과 접촉하는 콘택들(즉, 액티브 콘택)들 사이 부위에 배치될 수 있다. 따라서, 상기 게이트 콘택 플러그를 형성하기 위한 별도의 수평 면적이 요구되지 않을 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 126 : 제1 콘택 플러그
130b : 절연 스페이서 110 : 제1 층간 절연막
136b : 라이너 패턴 134a : 절연 패턴
132 : 에어 터널 128 : 게이트
144 : 제2 콘택 플러그

Claims (10)

  1. 기판 상에 구비되고 게이트 절연막, 게이트 전극 및 제1 스페이서를 포함하고 제1 방향으로 연장되는 복수의 게이트들;
    상기 게이트들 사이의 기판 표면과 접촉하고, 상기 게이트들의 측벽과 이격되는 제1 콘택 플러그들;
    상기 제1 콘택 플러그들 사이에 위치하는 상기 게이트 전극의 상부면의 일부분과 접촉하는 제2 콘택 플러그; 및
    상기 제1 및 제2 콘택 플러그들 사이의 갭 내부에 구비되고, 상기 제1 및 제2 콘택 플러그의 측벽과 각각 접촉하는 절연 스페이서를 포함하고,
    상기 제1 및 제2 콘택 플러그의 상부면은 서로 동일한 평면 상에 위치하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 콘택 플러그의 제1 방향의 길이는 상기 제2 콘택 플러그의 제1 방향의 길이보다 더 긴 반도체 소자.
  3. 제1항에 있어서, 상기 게이트의 상부면을 덮고, 리세스부를 포함하는 U자 형상의 라이너 패턴 및 상기 리세스부 내부를 채우는 형상의 절연 패턴을 포함하는 절연 구조물을 더 포함하는 반도체 소자.
  4. 제3항에 있어서, 상기 절연 구조물의 상부면은 상기 제1 및 제2 콘택 플러그의 상부면과 서로 동일한 평면 상에 위치하는 반도체 소자.
  5. 제3항에 있어서, 상기 라이너 패턴과 상기 절연 스페이서는 동일한 물질을 포함하고, 서로 연결되는 구조를 갖는 반도체 소자.
  6. 제3항에 있어서, 상기 라이너 패턴과 상기 절연 스페이서는 실리콘 질화물을 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 제1 콘택 플러그들 양 측의 상기 게이트들 사이 부위에 구비되고, 상기 게이트 측벽과 이격되는 제1 층간 절연막을 포함하는 반도체 소자.
  8. 제1항에 있어서, 상기 절연 스페이서의 상기 제1 방향과 수직한 제2 방향의 폭은 상기 제1 콘택 플러그와 게이트 사이의 갭의 상기 제2 방향의 폭 보다 넓은 반도체 소자.
  9. 제1항에 있어서, 상기 절연 스페이서의 저면 아래에서 상기 게이트 및 제1 콘택 플러그 사이에는 상기 제1 방향으로 연장되고 에어로 채워지는 에어 터널을 포함하는 반도체 소자.
  10. 제1항에 있어서, 상기 절연 스페이서는 상기 게이트 및 콘택 플러그 사이의 갭 부위를 채우는 형상을 갖도록 상기 기판 표면까지 연장되는 반도체 소자.

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