CN105723500A - 不具有驰豫衬底的nmos和pmos应变器件 - Google Patents

不具有驰豫衬底的nmos和pmos应变器件 Download PDF

Info

Publication number
CN105723500A
CN105723500A CN201380080947.1A CN201380080947A CN105723500A CN 105723500 A CN105723500 A CN 105723500A CN 201380080947 A CN201380080947 A CN 201380080947A CN 105723500 A CN105723500 A CN 105723500A
Authority
CN
China
Prior art keywords
main body
type semiconductor
sige
clad
semiconductor main
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380080947.1A
Other languages
English (en)
Other versions
CN105723500B (zh
Inventor
S·M·塞亚
R·科特利尔
H·W·肯内尔
A·S·默西
G·A·格拉斯
K·J·库恩
T·加尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN105723500A publication Critical patent/CN105723500A/zh
Application granted granted Critical
Publication of CN105723500B publication Critical patent/CN105723500B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本文的实施例提供了涉及不具有弛豫衬底的应变NMOS和PMOS器件的半导体器件和方法，以及因此合并这样的半导体器件和方法的系统。

Description

不具有驰豫衬底的NMOS和PMOS应变器件
背景技术
典型的金属氧化物半导体场效应晶体管(MOSFET)可以包括半导体(例如，硅)、用于接触源极区和漏极区的电极以及用于接触或耦合栅极的电极。FinFET为围绕从板形衬底向上延伸的半导体材料的薄带(通常被称作鳍)构建的MOSFET。鳍的一端为源极区，而鳍的相反一端为漏极区。鳍的中间区域形成由栅极电介质和栅极电极覆盖的沟道区。器件的导电沟道存在于鳍的在栅极电介质下方的外侧上。具体而言，电流沿着鳍的两个侧壁(与衬底表面垂直的侧)并且在鳍的两个侧壁内流动，并且沿着鳍的顶部(与衬底表面平行的侧)流动。因为这样的构造的导电沟道基本上沿着鳍的三个不同的外平面区存在，所以这样的FinFET有时被称作三栅极FinFET。其它类型的FinFET构造也可用，例如，所谓的双栅极FinFET，其中，导电沟道首要地只沿着鳍的两个侧壁(并且不沿着鳍的顶部)存在。互补型金属氧化物半导体(CMOS)具有双鳍，一个鳍用于p型晶体管(PMOS)，并且另一鳍用于n型晶体管(NMOS)。双鳍被例如集成电路上的绝缘氧化层隔开。这样的基于鳍的晶体管上的载流子迁移率仍然可以被改善。
附图说明
在附图中通过示例的方式并且不是通过限制的方式图示了本文所描述的材料。为图示的简单和清晰起见，附图中图示的元素不必按比例绘出。例如，为清晰起见，可以相对于其它元素而夸大一些元素的维度。此外，在认为适当的地方，在附图中重复参考标记以指示对应或类似的元素。在附图中：
图1为双互补型金属氧化物半导体器件的上层透视图；
图2-6为随着特定制造操作的执行的示例性晶体管的截面图；
图7为制造p型和n型晶体管的流程图；
图8为使用应变层来制造晶体管的鳍的流程图；
图9-11随着特定制造操作的执行的其它示例性晶体管的截面图；
图12-15随着特定制造操作的执行的示例性晶体管的截面图；
图16为使用扩散来制造晶体管的鳍的流程图；
图17-20为示出用于孤立的和嵌套的晶体管两者的电流中和垂直方向中的模拟应力的图形；
图21-22为示出用于孤立的和嵌套的晶体管两者的不同晶格面的Si层中的电子迁移率和占用率的图形；
图23为采用在晶体管的鳍上具有包覆层的晶体管的集成电路的移动计算平台的示意图；并且
图24为全部根据本公开内容的一些实施方式布置的计算装置的功能框图。
具体实施方式
现在参考附图描述了一个或多个实施方式。尽管讨论了特定构造和布置，但是应该理解这么做只是为了说明性目的。相关领域的技术人员将意识到的是，可以在不脱离本说明书的精神和范围的情况下采用其它构造和布置。对相关领域的技术人员将显而易见的是，可以在除了本文所描述的内容之外的多个其它系统和应用中采用本文所描述的技术和/或布置。
在以下具体实施方式中参考形成其一部分的附图，其中，相同的标号可以自始至终指代相同的部分以指示对应或类似的元素。将意识到的是，为了图示的简单和/或清晰，附图中所图示的元素不必按比例被绘出。例如，为了清晰起见，可以相对于其它元素而夸大元素中的一些元素的维度。此外，要理解的是，在不脱离所要求主题的范围的情况下，可以利用其它实施方式，并且可以做出结构和/或逻辑的变化。应该注意的是，诸如上、下、顶、底等的方向或参考可以用于便于附图的讨论并且不旨在限制所要求主题的应用。因此，不应以限制性的意义来理解以下具体实施方式，并且由附属权利要求及其等价物来界定所要求的主题。
在以下描述中，阐述了许多细节，然而，对于本领域的技术人员将显而易见的是，可以无需这些具体细节来实践本发明。在一些实例中，以框图的形式而非详细地示出了公知的方法和器件，以免使本发明模糊不清。在整个本说明书中对“实施方式”或“在一个实施方式中”的参考表示结合该实施方式描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施方式中。因此，在整个本说明书中各处出现的短语“在实施方式中”未必指本发明的相同实施方式。此外，在一个或多个实施方式中，可以通过任何合适的方式来组合特定的特征、结构、功能或特性。例如，可以在两个实施方式没有被规定为相互排斥的任何情况下，将第一实施方式与第二实施方式组合。
可以在本文中使用术语“耦合”和“连接”连同其派生词来描述部件之间的功能关系。应该理解的是，这些术语并非意在彼此同义。相反，在具体实施方式中，可以使用“连接”来指示两个或更多个元素彼此直接物理或电接触。可以使用“耦合”表示两个或更多个元素彼此直接或间接(在它们之间具有其它中介元素)物理或电接触，和/或两个或更多个元素彼此合作或交互(例如，如因果关系中那样)。
如本文中使用的术语“之上”、“之下”、“之间”、“上”等指一个材料层或部件关于其它层或部件的相对位置。例如，设置于另一层之上或之下的一层可以直接与另一层接触，或者可以具有一个或多个中介层。此外，设置于两层之间的一层可以直接与这两层接触，或者可以具有一个或多个中介层。与之对照，第二层“上”的第一层与第二层直接接触。类似地，除非明确声明，否则设置在两个特征之间的一个特征可以与邻近的特征直接接触，或者可以具有一个或多个中介层。此外，除非声明，否则术语“之下”或“之上”或“下”或“上”和/或涉及相对位置的类似术语旨在表示部件之间的内部相对位置，并且不必表示相对于地面向上或向下。
下文关于不具有弛豫衬底的n型和p型金属氧化物半导体(NMOS和PMOS)器件描述了器件、微处理器、装置、计算平台以及方法。
许多半导体器件具有p型和n型鳍两者，这两者可以或可以不在晶片上相对地靠近彼此放置。一个这样的示例为互补型金属氧化物半导体(CMOS)器件，其可以具有包括由绝缘层隔开的与n型鳍邻近的p型鳍的双鳍。当尝试增大两个鳍类型的有效性时发生困难，因为p型鳍与n型鳍具有不同的特性。例如锗(Ge)通常用于增大p型鳍上的空穴迁移率，但是可以降低n型鳍上的电子迁移率，等等。因此，期望不同地处理p型鳍与n型鳍。
当向鳍施加应变包覆层时，该问题可能产生。应变包覆层可以沉积在鳍上以增大电荷载流子在鳍的外壁与栅极电介质之间的界面处的迁移率，这可以增大半导体器件可以操作的速度，从而增强性能并且降低能量消耗。当材料假晶地生长在鳍(在本文中被称作内核或半导体主体)上时，应变包覆层形成，并且内核和包覆层具有不同的晶格常数。内核与包覆层之间的晶格常数的差使得内核和包覆层两者为应变的。各自的应变量和应变方向由它们的厚度、相对刚度、它们的自由表面的位置以及所沉积的包覆层材料和下层鳍内核之间的晶格失配度来确定。
为了获取高的载流子迁移率，另一目标为形成(110)晶体朝向面向晶体管上的沟道流向的鳍和包覆层。晶体管或半导体器件通常使用具有(100)表面(或换言之，被暴露并且面向上的(100)表面，用于在该表面上直接沉积其它层)的晶片作为器件的基。在该情况下，弛豫层的材料可以沉积在晶片上以形成鳍，并且可以具有正确的(110)朝向，这反过来可以被假晶地生长的包覆层采用。然而，形成鳍的材料的弛豫，可能需要沉积多个缓冲层或纵横比俘获(ART)来控制产生缺陷的弛豫。该工艺可能相对复杂、耗时并且昂贵。因此，期望以下方式：为NMOS和PMOS器件提供不同的包覆层，并且为NMOS和PMOS层两者提供具有高迁移率和驱动电流的应变层，而无需使用初始应变层。
可以使用具有(110)表面和适当的应变层的晶片来解决上文提及的困难。在具有(110)面向上的表面或顶表面的情况下，(110)晶体朝向还面向沟道流向，并且将(100)侧壁表面放置在鳍上。尽管通常而言(110)表面不被视为对于PMOS器件有利，但是在本文中提供的应变克服了该缺点。在这样的(110)晶片上生长的初始地应变的(或换言之，非弛豫的)鳍内核将符合与晶片相同或相似的朝向。NMOS鳍还具有Si包覆，并且PMOS鳍可以具有不同深度的相似包覆或不同材料的包覆层，这导致高的电子和空穴运输。PMOS还可以由内核层构成，并且包覆只用于NMOS的情况。
更具体而言，半导体器件可以具有通过一个示例形成在半导体衬底上的n型和p型半导体主体或鳍两者。两种类型的半导体主体可以由诸如锗硅(SiGe)的初始地应变的半导体材料形成。然后，可以至少在n型半导体主体之上或上，提供硅(Si)包覆层。在一个示例中，可以由晶片或衬底的Si外延来形成半导体主体的下部。通过一个方式，可以通过在Si晶片上毯式沉积应变的(或换言之，非弛豫的)SiGe层来形成由应变SiGe形成的半导体主体的上部，并且然后蚀刻穿过SiGe层并且蚀刻到Si层中以形成具有下部和上部的半导体主体或鳍。通过不同的方式，整个半导体其可以初始地由硅形成，并且然后，半导体鳍的上部可以用SiGe扩散以将上部变形为大体上初始地应变的SiGe部分。作为该工艺的至少部分的对p型半导体主体的覆盖允许p型半导体主体具有包括Si内区或内核以及外SiGe层或包覆的不同上部。Si包覆层可以放置在n型半导体主体或n型和p型半导体主体两者之上。
参考图1，本文所描述的各个实施方式克服了上文所提及的困难，并且在一个图示示例中，集成电路可以具有包括半导体主体102和104(也称作半导体鳍、鳍部或内核)的半导体器件100。半导体主体102和104可以形成在半导体衬底106上，例如，硅(Si)、锗硅(SiGe)或Ⅲ-Ⅴ族衬底上。半导体主体102和104可以包括直接从衬底106延伸的下部108和109。半导体主体102和104还可以包括由应变SiGe组成的上部110和112。在该示例中，半导体主体102为p型的，并且半导体主体104为n型的。
n型半导体主体104可以具有晶格常数小于n型半导体主体104的晶格常数的Si的包覆层116。p型半导体主体104可以不具有包覆层，或者可以具有在p型半导体主体102之上的可以由SiGe形成的包覆层104，或者可以具有SiGe的中间层以及外Si包覆层。
可以使用诸如p型半导体鳍102和n型半导体鳍104的非平面finFET晶体管主体来形成半导体器件100。半导体器件100可以形成在体结晶衬底上，例如，体硅衬底上，或者它可以形成在绝缘体上半导体(SOI)衬底上。鳍可以布置为晶片上的许多不同朝向。因此，在一个形式中，具有相同的载流子电荷的鳍可以集合在一起，或者替代地，具有不同载流子电荷的鳍可以如互补型金属氧化物半导体器件(CMOS)以一个n型鳍邻近一个p型鳍的方式交替或成对。在集成电路内，半导体器件可以在一对具有它们自己的栅极的p型和n型鳍处隔离，而在电路中没有任何相对近的半导体器件，或者半导体器件可以嵌套在相似、并行的半导体器件的长线或2D网络内。将理解的是，尽管在初始制造流程期间鳍和/或半导体主体被讨论为p型或n型，但是该区分可能不会实际发生直到良好掺杂、亚鳍掺杂、栅极金属和/或半导体主体的源极和漏极区形成，产生不同的NMOS和PMOS晶体管。
如上文所提及，半导体器件100的基本晶体管元件包括，衬底106、形成在衬底106之上或上的半导体主体或鳍102和104以及由绝缘层110(也称作沟槽隔离，或简称绝缘或隔离)隔开的元件。半导体主体可以具有下部108或109以及上部110或112。栅极电极120在半导体主体102和104之上延伸并且横贯半导体主体102和104。包覆层114和116以及电介质层122和124可以沉积在半导体主体102和104的沟道区126和128之上并且在栅极电极120的下方。半导体主体102和104还可以具有源极区130和132，以及漏极区134和136，如虚线所示。
半导体器件100可以是隔离的晶体管对，其中，在沟槽隔离之间沿着电流方向存在一个栅极电极。否则，半导体器件100可以是鳍方向上的细长电路的部分。换言之，在电流(或沿着鳍)方向，可以提供嵌套的晶体管，其中，单鳍在沟槽隔离之间包括多个晶体管。
现在参考图7，全部在提供p型和n型半导体主体的不同包覆结构，并且根据本公开内容的至少一些实施方式而布置的同时，为不具有弛豫衬底的NMOS和PMOS器件，并且更具体而言，为在具有特定朝向的晶格并且不具有弛豫衬底的半导体器件上形成半导体主体，提供了制造方法700。在图示实施方式中，工艺700可以包括一个或多个操作、功能或动作，如由偶数编号的操作702至710中的一个或多个操作所图示，然而，本文的实施方式可以包括任何数量的操作，使得操作中的一些操作可以被跳过等。此外，各种实施方式可以包括为清晰起见没有示出的额外的操作。同样，通常，使用关于图7所描述的技术，工艺700提供了用于形成本文的实施方式中的任何实施方式的半导体结构的示例性方法；然而，用于形成这样的结构的其它方法可用。
工艺700可以包括用于“在衬底之上形成至少一个p型半导体主体以及至少一个n型半导体主体”702的操作。通过一个方式，每个半导体主体具有源极区、沟道区以及漏极区，并且至少沟道区由包括SiGe的材料形成。通过本文的实施方式，工艺进行到“形成半导体主体的下部，包括：在衬底中形成沟槽”704，这对于本文的实施例中的通过从衬底形成延伸的许多实施例相似。然而，对于不同实施方式，可以不同地完成用于“在下部上形成半导体主体的上部，所述上部包括具有面向沟道流向的(110)晶体朝向以及(110)面向上的表面的应变SiGe”706的工艺。以下示例是一个这样的实施方式。
更具体地，并且在参考图2-4的同时，例如对于半导体器件100，在半导体主体的制造期间，半导体器件200的截面被示为各种状态。截面沿着栅极电极延伸并且贯穿半导体主体(或鳍)以提供穿过所示的半导体主体中的每个主体的沟道区的截面。参考图2，在一些形式中，在初始阶段，半导体晶片或衬底202(例如，类似于衬底106)可以由未掺杂的单晶硅(Si)构成。尽管这里的半导体衬底202为本征(例如，未掺杂的)硅衬底，但是在其它形式中，衬底202可以被掺杂为p型或n型导电性。非沟槽的Si晶片可以为约750微米厚(或如图2中一样高)。
同样，Si衬底202的晶格结构具有上或顶(110)表面，面向沟道流向(或法面)的(110)朝向，并且将具有侧壁上的(100)朝向，使得(100)侧壁表面将形成在半导体主体的侧壁上。
通过一个替代方式，例如，在毯式沉积工艺中应变SiGe的层或膜204可以外延地生长在晶片或衬底202上,。应变层204还可以称作应变衬底或衬底层。应变层204可以由Si(i-x)Gex形成，其中，x为约0.2至0.9。在一个形式中，x为0.3至0.7，并且在另一形式中，Si0.50Ge0.50用作应变层204的材料。通过一个形式，毯式应变层204为约Si0.70Ge0.30，并且在一个形式中，具有至少约30％的Ge。应变SiGe层204可以外延地生长，使得SiGe层204的晶格结构与晶片202的(110)上表面对准，并且SiGe层204的晶体结构符合Si晶片的(110)上表面的晶体朝向。这形成了SiGe层上的上(110)表面以及面向沟道流向的(110)朝向，并且一旦半导体主体(或鳍)形成，(100)侧壁就在半导体主体上。
还将理解的是，应变层是指初始应变层，并且具体而言是指以下事实：通过用于将应变层放置在晶片上的沉积或其它假晶工艺(这产生大体上没有或没有应变弛豫错位的膜)，应变层符合晶片的朝向。否则，如下文所讨论通，过其它方法，例如通过在半导体主体的上部上形成自由表面，应变层可能至少部分地弛豫。
通过一个方式，初始的非沟槽的应变SiGe层可以为约250至高，并且在一个形式中，约400至高，并且在另一形式中，高以形成半导体主体102和104的上部304。衬底202可以形成延伸或半导体主体302的低部306，其具有500至高的高度，以形成约1000至的总半导体或鳍高度，并且在一个形式中，约并且在另一形式中，高。
一旦应变层204形成，就可以在应变层204上对掩膜206进行沉积和构图。在一些形式中，掩膜206可以包括硬掩膜，例如，氧化硅，并且可以是抗氧化掩膜。在一个形式中，掩膜206可以包括下、薄盘氧化层208，例如，二氧化硅，以及诸如氮化硅之类的氮化物的较厚上层210，或其它抗氧化层。可以在应变层204之上毯式沉积这些层。在一些方式中，掩膜206可以为光界定的材料。那么，光刻技术可以用于在掩膜部分310(图3所示)将形成的位置之上对光刻胶掩膜层进行掩膜、暴露并且显影。与形成的光刻胶掩膜对准来蚀刻氮化膜210和盘氧化层208以形成掩膜部分310。掩膜部分可以界定应变层204中的半导体主体302将形成在的有源区。
参考图3，例如，通过各向异性蚀刻工艺，并且与掩膜部分310的外边缘对准，对应变层204以及下层衬底202的暴露部分进行蚀刻，以形成半导体主体或鳍302，以及半导体主体302之间的沟槽308。沟槽308被蚀刻到足够将邻近的晶体管彼此隔离的深度。蚀刻可以同时发生，或可以以首先蚀刻应变层204并且然后蚀刻衬底202的分离阶段来执行。这将形成半导体主体302，其具有SiGe的应变上部304以及从衬底202延伸的Si下部306，如图3所示。
绝缘或隔离层402(图4)沉积在沟槽308中以形成浅沟槽隔离STI区，并且可以由电介质或电绝缘材料形成。电绝缘材料可以包括任何适合用于浅沟槽隔离(STI)的材料，。在一些形式中，用于绝缘层402的电材料可以包括电介质材料(例如，低k电介质材料)，这些材料因为它们在集成电路结构中的可用性而已知。可以用作绝缘层402的电介质材料的示例，可以包括但不限于，氧化硅、二氧化硅、碳掺杂氧化物(CDO)、氮化硅、有机聚合物(例如，八氟环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)以及有机硅酸盐(例如，倍半硅氧烷、硅氧烷或有机硅酸盐玻璃)。
通过一个方式，可以由首先在沟槽308的底部中生长薄的内衬氧化物来形成绝缘层402。接下来，通过例如高密度等离子(HDP)化学气相沉积工艺在内衬氧化物之上毯式沉积氧化物电介质层来填充沟槽308。该毯式沉积将绝缘层402留在沟槽308内以及在掩膜部分310上。可以使用化学机械抛光产生半导体主体302和绝缘材料的平坦表面来去除绝缘层402的在掩膜部分310上的部分以及掩膜部分310本身。然后，可以使用湿法或干蚀刻技术，将沟槽308内的绝缘材料蚀刻到特定深度，并且在一个形式中，蚀刻到相与下部306相同的高度。这沟槽308的底部留下具有与绝缘层118类似的绝缘层402的结构，同时暴露半导体主体302的应变上部304的顶302和侧406，如图4所示。然后，工艺随着用于形成包覆层的图5-8继续。
通过用于形成半导体主体的上部(图7的操作706)的不同的方式，半导体主体302的整体高度初始地形成为从衬底202的延伸，并且省略了毯式沉积的应变层204。在该示例性情况下，工艺将类似于参考图2-4解释的工艺，除了在沿着半导体主体302的高度的下部和上部之间没有隔开之外。对于该示例，由从衬底202的延伸提供了硅半导体主体，并且随后，将SiGe氧化或扩散到半导体主体302的上部中以产生半导体主体不同的下和上部。下文参考图12-15以及图16的方法1600解释了该方法。
回到本示例，通过SiGe的毯式沉积来形成半导体主体302的上部，图5-6以制造包覆层的各种状态示出了半导体器件200。用图8的方法800更详细地解释用于“在n型半导体主体的至少其中之一上形成包覆层”708的工艺。
对于在n型和p型半导体主体的至少初始地应变SiGe部分上形成包覆层，提供了方法800。在图示的实施方式中，工艺800包括一个或多个操作、功能或动作，如通过偶数编号的操作802至820中的一个或多个操作所图示。然而，本文的实施方式可以包括任何数量的操作，使得操作中的一些操作可以被跳过等。此外，各种实施方式可以包括为清晰起见没有示出的额外的操作。同样，通常，使用关于图8所描述的技术，工艺800提供了用于形成本文中的图2-6的实施方式的包覆半导体结构的示例性方法；然而，用于形成这样的结构的其它方法可用。
因此，可以随着用于如上文随着图2-4的半导体器件200所已经解释的“形成具有Si的下部和SiGe的上部的p型和n型半导体主体”804的“在具有(100)法面和(100)侧壁表面的Si衬底上毯式沉积SiGe层”802，来使用工艺800。
参考图5，一旦p型金属氧化物半导体(PMOS)主体或鳍502从绝缘层402向上延伸，并且n型金属氧化物半导体(NMOS)主体或鳍504从绝缘层402向上延伸，工艺可以随着形成包覆层而进行。将理解的是，如上文所提及，p型和n型半导体主体可以或可以不直接邻近彼此放置，使得n型和p型半导体主体502和504两者接触设置在这两个半导体主体之间的相同的绝缘层或层部分402。
工艺800可以随着用于“提供可移动覆盖层”806的操作继续，并且通过一个示例，该操作用于首先覆盖至少p型半导体主体或多个主体502以将第一或仅仅半导体层放置在n型半导体主体或多个主体504上。在另一形式中，该操作可以包括在p型和n型半导体主体502和504之上毯式沉积可移动的覆盖层。如图5所示，可以通过化学气相沉积(CVD)来毯式沉积覆盖层506(还被称作掩膜)，并且在一个形式中，可以通过低温CVD，或原子层沉积(ALD)，在晶片之上毯式沉积覆盖层506(还被称作掩膜)。这样的覆盖可以由诸如二氧化硅或氮化硅等氧化物或氮化物组成。
然后可以使用光刻法来对覆盖层506进行构图以“穿过可移动覆盖层形成开口以暴露n型半导体主体的至少沟道区”808，例如形成图5的开口508以暴露n型半导体主体504。选择性外延生长或其它类似的沉积工艺可以用于“在暴露的半导体主体上形成Si帽盖层”810。在图示的示例中，当在暴露的n型半导体主体504上生长帽盖或包覆层602时，p型半导体主体502保持被覆盖。可以生长包覆层602以覆盖半导体主体504的侧壁406和顶表面404(如图4所指示)。包覆层可以为5至的厚度，并且在一个示例中，当被放置在半导体主体504的20至宽的上部510上时，为约15，或约或
半导体主体上的包覆层602，通过一个示例，可以由Si形成。半导体主体中的Si和SiGe之间的晶格维度之间的差别在包覆层和半导体主体中并且在沟道流向上产生拉伸应力以及应变。包覆层602具有小于应变SiGe半导体主体504的垂直晶格常数的硅晶格常数。这在包覆层导致垂直拉伸应变。为了该目标并且如上文所解释，可以在弛豫SiGe半导体主体504上选择性地外延生长包覆层602。
外延生长还使包覆层602的晶格与半导体主体502的晶格的朝向匹配，提供了(110)沟道方向(其中，晶格的110面面向电流方向)，具有(100)表面和(110)面向上的表面的包覆层的侧壁。
一旦包覆层602形成，可以执行操作以“去除可移动覆盖层的至少一部分”812以及覆盖层上的任何过量的包覆层材料。可以例如通过干法或湿法蚀刻来去除覆盖层506，产生而在p型半导体主体502上没有包覆层的未覆盖的结构，如图6所示。
在替代工艺中，可以是在n型和p型半导体器件两者之上毯式沉积用于Si包覆层的材料而不提供覆盖。在该情况下，可以将p型半导体主体502上的不期望的Si包覆层蚀刻掉。否则，随着应变SiGe层的传输，可以在p型半导体主体502上保留Si包覆层。通过其它替代，一旦p型半导体主体502洁净，就可以提供操作以“在p型半导体主体的至少其中之一上形成包覆层”710，并且可以具有与n型半导体主体上的材料不同的材料。在一个形式中，这样的包覆可以为Ge的分数与SiGe半导体主体的不同的Ge或SiGe材料，使得应变还由包覆层和内核或半导体主体502之间的晶格差产生。通过一个示例，当半导体主体为Si0.50Ge0.50时，包覆层可以由Ge形成。这可以通过使用如上提及的覆盖工艺来完成，以现在覆盖包覆的n型半导体主体并且暴露p型半导体主体，用于在p型半导体主体上选择性沉积第二包覆层。
如果p型半导体主体502不接纳它们自己的包覆层，或一旦这样的包覆层到位，工艺800可以从这里继续以提供源极和漏极区。通过一个方式，这可以包括用于“在源极和漏极区处代替SiGe材料的至少一部分”814的操作，并且通过一个示例，对于NMOS器件使用Si并且对于PMOS器件使用Ge(或与沟道区处相比具有较大百分比的Ge的SiGe)。
参考图9-11，可以通过为n型半导体主体提供掺杂Si的源极/漏极区来形成源极和漏极区，并且在一个替代中，为p型半导体主体提供掺杂的SiGe或Ge源极/漏极区，并且还在一个形式中，其中，提供比相同半导体主体的沟道区的Ge的百分比高的百分比的Ge。因此，在一个示例形式中，漏极和源极区的材料与相同半导体主体上的包覆层的材料相同或相似。这可以被提供用于n型和p型半导体主体两者。通过其它替代，源极和漏极区可以为具有不同元素的不同材料。
可以通过使用干法或湿法蚀刻在邻近栅极堆叠1010的区中蚀刻出包覆906以及半导体主体层904，并且在掺杂的Si或SiGe/Ge中外延生长以形成源极和漏极区，来形成源极和漏极区。蚀刻工艺可以包括蚀刻下切(EUC)技术。当对包覆层906和半导体主体904进行蚀刻时，形成自由表面，例如，自由表面1016(图10)，这在沟道区至少产生SiGe上部的一些弹性弛豫。对于n型半导体主体，这使得Si包覆层处的应变增强。一旦在源极和漏极区中沉积Si，应变量将至少部分取决于Si源极和漏极区的边缘缺陷的条件。
在蚀刻工艺后，可以在半导体主体910上沉积源极和漏极层1116以形成源极和漏极区1116。沉积工艺可以为外延硅或锗硅工艺。源极或漏极层1116可以类似地对应于本文提及的源极或漏极区中的任何区，例如源极区130和132，以及图1的漏极区134和136。还将理解的是，通过一个示例，漏极或源极区1116可以生长为具有应变SiGe半导体主体的相同或相似或否则对应的截面维度以保持连续的鳍。通过一个形式，源极或漏极层1116的顶表面1120可以在与沟道区1012处的半导体主体904的顶1022的高度相同的高度。源极或漏极层1116的底表面1124可以在半导体主体908的下部910的顶上或顶处，并且其与绝缘层118的顶表面对准，如图1所示。否则，源极和漏极层可以具有不同的维度或形状，例如，通过一个示例，弯曲底表面，或者低于绝缘层402的顶端的底，但是在，至少一个形式中，高于沟槽308的底(图4)。
通过替代，代替蚀刻SiGe层904以及外延地生长新的源极和漏极区，可以保持并且掺杂应变SiGe层904以形成源极和漏极区。通过任一方法，工艺800可以随着用于“在源极和漏极区处提供掺杂”816的操作进行。可以使用注入和退火或从固态源极向内扩散来掺杂这些区。可以基于晶体管为p型或n型来适当地掺杂源极和漏极区。通过一个方式，源极/漏极区具有约1×1019至1×1021原子/cm3之间的掺杂浓度，并且在一个形式中，至少约5×1021原子/cm3。用于掺杂源极和漏极区的原子为本领域中公知的，例如，对于p型晶体管使用硼或铝，并且对于n型晶体管使用磷或砷。源极/漏极区可以由均匀浓度形成，或者可以包括具有不同浓度或掺杂配置的亚区，例如尖端区(例如，源极/漏极延伸)。在一个形式中，当晶体管900为对称晶体管时，源极和漏极区将具有相同的掺杂浓度配置。在另一形式中，晶体管900为不对称晶体管，并且源极区和漏极区可以具有不同的掺杂以获得特定的电特性。
工艺800可以随着用于“形成电极”818的操作继续。因此，栅极1010(图10-11)还可以被形成并且可以包括栅极电介质，例如，栅极电介质122或124(图1)以及栅极电极120(图1)。这可以包括分别在包覆层114(如果它存在)或116之上，并且在半导体主体904的沟道区1012处，形成栅极电介质层122或124。这样的电介质层可以为所生长的栅极电介质层，例如但不限于，二氧化硅层、氮氧化硅层或其组合。可以使用干法/湿法氧化工艺，在类似于包覆层602(图6)的包覆层906，或114或116上(图1)生长氧化硅或氮氧化硅层。在一个示例中，当栅极电介质层122或124生长时，它可以选择性地只生长在半导体包含区域，例如，包覆层114和116(图1)或包覆层602上，并且不生长在隔离或绝缘区402或118上。替代地，栅极电介质层122或124可以为毯式沉积的电介质层。栅极电介质层122或124可以为高K栅极电介质层，其包括金属氧化物电介质层，例如但不限于，氧化铪、氧化锆、氧化钽和氧化钛、氧化硅铪、氧化镧、氧化铝镧、氧化硅锆、氧化锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌酸锌铅。可以通过化学气相沉积或溅射沉积等来沉积高k金属氧化物电介质层。在一些形式中，可以对栅极电介质122或124执行退火工艺以在使用高k材料时提高其质量。在一些形式中，栅极电介质122或124可以包括虚氧化层，随后在工艺流中将虚氧化层与虚栅极电极一起去除，并且被高k栅极电介质和金属栅极代替。通过一个示例，当栅极电介质层122和124被沉积时，它可以具有形成在绝缘区402/118上的末端。
栅极电极120可以形成在栅极电介质122和124上，并且可以由至少一种p型功函数金属或n型功函数金属构成，取决于晶体管将为PMOS(例如，p型)还是为NMOS(例如，n型)晶体管。在一些实施方式中，栅极电极120可以由两个或更多个金属膜或层组成，其中，至少一个金属层为功函数金属层并且至少一个金属层为填充金属层。在一些形式中，栅极电极120可以为多晶硅栅极电极。在如上文所提及的其它实施方式中，栅极电极120可以为虚多晶硅栅极电极，其随后在工艺流中被去除并且被金属栅极电极代替。通过一个形式，将栅极电极120形成为足够完全覆盖或环绕半导体主体102和104的沟道区、包覆层114和116以及栅极电介质层122和124的厚度，如图1所示。
对于PMOS晶体管，可以用作栅极电极120的金属包括但不限于，钌、钯、铂、钴、镍以及导电金属氧化物，例如，氧化钌。对于NMOS晶体管，金属可以用作栅极电极120包括但不限于，铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，例如，碳化铪、碳化锆、碳化钛、碳化钽以及碳化铝。用作栅极电极的其它材料还可以包括氮化钛或氮化钽。
可以通过在绝缘层118之上毯式沉积电极材料来形成栅极电极，使得它沉积到栅极电介质层122和124上并且围绕栅极电介质层122和124。即，栅极电极材料沉积到形成在包覆层114(如果存在)和116上的栅极电介质层122和124上，114和116形成在半导体主体102和104的顶表面142和侧壁138和140上。如果没有这么做，可以利用光刻和蚀刻技术来对栅极电极材料和栅极电介质层进行构图。尽管提及了减法工艺，但是诸如替代栅极工艺的其它技术也可以用于形成栅极电极120。
在一些形式中，一对间隔体(未示出)可以括起(bracket)栅极电极120，例如，在栅极电极120的相对表面上。间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅以及氮氧化硅之类的材料形成。形成间隔体的工艺可以通常包括沉积和蚀刻工艺和/或其它公知的技术。
当半导体器件100或200例如为用于集成电路的许多这样的器件的其中之一而非孤立的晶体管时，工艺800还可选地包括“完成集成电路”820。在该情况下，“后端”技术可以用于形成金属接触、金属化层以及中间层电介质以将各个晶体管互连在一起成为功能集成电路，例如，微处理器。
参考图12-16，提供了对使用扩散或氧化来形成半导体主体的初始应变SiGe上部，以及对在上部上提供包覆层的替代工艺1600，使得能够对n和p晶体管两者进行包覆。因此，工艺1600提供了用于执行工艺700的操作706、708和710的不同工艺，并且为工艺800的替代。在图示的实施方式中，工艺1600可以包括一个或多个操作、函数或动作，如通过偶数编号的操作1202至1620中的一个或多个操作所图示。然而，本文的实施方式可以包括任何数量的操作，使得该操作中的一些操作可以被跳过等。此外，各个实施方式可以包括为了清晰起见没有示出的额外的操作。同样，通常，用关于图16所描述的技术，工艺1600提供了用于形成本文的图12-15的实施方式的包覆半导体结构的示例性方法；然而，用于形成这样的结构的其它方法可用。
参考图12，工艺1600可以包括用于“由Si衬底形成p型和n型半导体主体”1602的操作，并且具体而言使得半导体主体1202和1204的整体高度初始地由Si构成。半导体主体1202和1204可以由如上文所提及类似的蚀刻工艺和绝缘沉积操作形成，并且在这里用于沉积绝缘层1206，除了在该情况下，半导体主体的上部的内核不由在非沟槽的Si衬底或晶片的平坦顶表面上毯式沉积应变SiGe层形成。
相反，工艺1600继续到“在半导体主体之上形成SiGe层”1604。这可以使用选择性外延沉积或毯式沉积来执行，随着半导体主体1202和1204之间的区域被蚀刻掉，或者通过使用光刻或其它方法去除。SiGe层可以初始地沉积为约1-4nm的厚度。如图12所示，这在半导体主体1202和1204上产生Si内区或内核以及SiGe的外初始帽盖或包覆层1208或1210。
参考图13，工艺1600可以随着“在p型半导体主体之上提供可移动的覆盖层”1606继续。这样的覆盖1302可以为诸如氮化硅的氮化物或足以防止SiGe层1208氧化到p性半导体主体1202中的其它材料。随着覆盖506(图5)，可以在晶片和半导体器件之上通过化学气相沉积(CVD)，并且在一个形式中，通过低温CVD或原子层沉积(ALD)，来毯式沉积覆盖1302。在一个形式中，然后可以使用光刻来对覆盖层1302进行构图来形成穿过可移动覆盖层的开口以暴露n型半导体主体的至少沟道区。
一旦p型半导体主体1202被覆盖，n型Si半导体主体1204的上部就部分地或全部地地转变为SiGe上部1304。这可以在两个分立的氧化和/或扩散阶段执行。第一阶段用于“将Sin型半导体主体的一部分转变为SiGe”1608。这可以通过诸如快速热氧化(RTO)等氧化或将Ge从SiGe层1210扩散到Si半导体主体1204中并且从鳍中去除Si来形成氧化硅的其它退火工艺来完成。例如，可以在RTO中使用约700-1000℃约10至约300秒。该流程将初始的SiGe包覆层1210以及初始Sin型半导体主体1204的上部1304的至少外区域转变为浓缩的应变SiGe。在一个实例中，上部1304的内区1310大体上或全部消耗在第一阶段，并且NMOS鳍的整个上部将为应变的SiGe，如图14中。在该情况下，跳过以下所描述的第二阶段。通过另一示例，如图13所示，在中间期，外应变SiGe层1308形成在现在保持Si的内区1310之上。换言之，工艺中的第一氧化和/或扩散阶段可以或可以不在半导体主体1202的上部1304用SiGe完全代替Si。上部1304中的Si内区还可以变得比n型半导体主体1204的下部1306更狭窄(图13)。
参考图14，工艺1600可以然后包括用于通过例如干法或湿法蚀刻来“去除覆盖层”1610，以及用于为下一阶段的氧化或退火而暴露p型Si半导体主体1202以及初始SiGe包覆层1208的操作。一旦不被覆盖，工艺1600可以包括用于“将Sin型半导体主体的一部分转变为SiGe，同时将p型半导体主体的一部分转变为SiGe”1612的操作。因此，对于第二阶段，可以应用RTO或其它退火流程，并且在一个形式中，在RTO中约700-1000℃持续约10至约300秒。产生的结构可以提供n型半导体主体1204，其具有狭窄的应变SiGe上部1402，而外层已经大部分地或全部地被消耗使得在该点不存在用于SiGe上部1402的覆盖。现在，p型半导体主体1202具有较狭窄的上部1404，形成由SiGe帽盖或包覆层1408覆盖的Si内区或内核，1408由初始包覆层1208形成。在替代实例中，如上文提及，可以不需要二次压缩步骤。在该情况下，PMOSSiGe应变包覆层1208保持为PMOS器件1202上的包覆层。然后，该PMOS包覆层可以被保持或去除。无论何种方式，都可以沉积另外的包覆层，如以下所解释。
参考图15，工艺1600可以随着“在n型半导体主体上提供Si帽盖层”1614而继续以在n型半导体主体的SiGe上部1402之上提供应变包覆或帽盖层1502。这可以通过选择性的外延沉积或毯式沉积来提供。当使用毯式沉积时，可以从p型半导体主体1202蚀刻掉不期望的包覆层，并且否则，覆盖或掩膜可以被使用并且然后被去除，如上文对于本文的其它实施方式所描述。
替代地，当Si包覆层1504期望如图15的虚线所示时，可以使用毯式沉积。因此，工艺1600可以包括“在p型半导体主体上提供Si帽盖层”1616。这样的Si包覆层可以为相同或不同的厚度。n型和p型主体中的这样的Si包覆层可以具有0.5-2.5nm的厚度。产生的用于p型半导体主体1202的上部1404的三层结构包括：Si内区或内核1410，内区1410之上的中间或中SiGe层1408(或当不执行第二阶段时，SiGe层1208)，以及可选地，SiGe层1408之上的外Si包覆层1504。如果外Si包覆层1504不存在，由于如上文所解释的晶格尺寸不匹配，这三层或两层在沟道流向中为应变的。SiGe包覆层将压缩地应变(垂直地和沿电流方向两者)到Si内核，其将提高空穴迁移率。用于NMOS的Si包覆层将垂直地拉伸应变，因为它与SiGe内核的大垂直晶格常数匹配，这提供包覆中的电子迁移率。
用于PMOS的Si包覆层1504可以用于提高栅极电介质。在该情况下，Si包覆层1504可以在厚度上为约0.5-1nm，使得载流子传输中的全部或大部分在应变SiGe/Ge包覆层中。否则，用于包覆层的其它选项可能存在，使得外包覆层1504可以由诸如Ge或具有不同的分数的Ge的SiGe等不同材料构成，并且可以形成在p型半导体主体上，代替Si外包覆层以增大空穴迁移率。对于上文所提及的情况中的任何情况，最终包覆层对于PMOS器件可以为约30-100％Ge的包覆层，并且对于NMOS器件，NMOS器件的内核可以为在SiGe中的约30-70％Ge。
工艺1600可以随着“形成源极和漏极区以及电极”1618继续，并且“完成集成电路”1620，如上文已经对于工艺800所解释。
尽管示例性工艺700、800和1600的实施方式可以包括承担图示的顺序中的所示的所有操作，但是本公开内容不限于该方面，并且在各个示例中，工艺700和800的实施方式可以包括只承担所示的操作的子集和/或与图示的顺序不同。
此外，可以响应于由一个或多个计算机程序产品所提供的指令来承担图7、9或16的操作中的任何一个或多个操作。这样的程序产品可以包括提供指令的含信号介质，该指令在例如通过处理器执行时，可以提供本文所描述的功能。可以以任何形式的计算机可读的介质来提供计算机程序产品。因此，例如，包括一个或多个处理器内核的处理器可以响应于由计算机可读的介质向处理器所传达的指令来承担图7、9和/或16所示的操作中的一个或多个操作。
参考图17-22，为如本文所描述的包覆器件所执行的仿真的数据样本。为(100)和(110)器件之间的比较以及孤立和嵌套器件之间的比较提供了示例性NMOS器件。如上文所提及，孤立器件具有沿着由绝缘层隔开的相同线的鳍，每个器件具有它自己的栅极电极，其中，这样的用于绝缘的的截止形成了额外的自由表面。该包覆结构的另外优点是：由于应变SiGe层的沿着电流方向在Si包覆中产生拉伸应变的弹性弛豫，对于孤立器件改善了应力和改善的迁移率。
这里的半导体主体在具有Si70Ge30的8nm宽的SiGe内区之上具有2nm宽的Si包覆层。这里所仿真的器件不使用上文所描述的Si源极和漏极选项，并且在源极和漏极区之上保持相同半导体主体材料，但是否则以其它方式适当地掺杂，如上文所描述。仿真用于应力后Si包覆并且用于器件的1/4，使得沟道的中间将在每个结构的左边。
图17-20示出了：从孤立到嵌套(110)晶片器件，垂直应力不显著地改变，但是用于具有(110)晶片的孤立器件的电流应力具有显著大于嵌套器件(其具有0.0)的应力。图21示出了孤立(110)晶体器件具有比嵌套(110)晶片器件以及孤立和嵌套(100)晶片器件两者更高的迁移率。图22示出了对于孤立(110)晶片器件，用于约4-8nm的内核宽度的Si占用率大于其它三个器件。用于不具有应力的100侧壁的迁移率期望为约250cm2/Vs。
图23为根据本公开内容的至少一些实施方式布置的采用具有晶体管的IC的移动计算平台的示意图，晶体管具有非凹陷的场绝缘体以及场绝缘体之上的较薄电极。移动计算平台2300可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每者的任何便携式设备。例如，移动计算平台2300可以为平板电脑、智能电话、膝上型计算机等的其中任一，并且可以包括显示屏2305、芯片级(SoC)或封装级集成系统2310以及电池2315，显示屏2305在示例性实施方式中为触摸屏(例如，电容式、电感式、电阻式等触摸屏)。
还在扩展示图2320中图示了集成系统2310。在示例性实施方式中，封装器件2350(在图23中，并且根据本文所描述的实施方式，被标记为“具有晶体管的存储器/处理器，晶体管具有带有包覆鳍的PMOS和NMOS晶体管”)包括采用本文所讨论的具有p型和n型包覆鳍的晶体管的至少一个存储器芯片(例如，RAM)，和/或至少一个处理器芯片(例如，微处理器、多核微处理器或图形处理器等)。在实施方式中，封装器件2350为微处理器，微处理器包括SRAM缓存处理器，SRAM缓存处理器采用本文所讨论的具有p型和n型包覆鳍的晶体管(例如，SRAM缓存处理器可以包括采用如本文所讨论的晶体管的反相器电路)。
所采用的晶体管可以包括半导体器件，半导体器件具有衬底、形成诸如鳍的p型和n型半导体主体两者的应变层以及在至少n型半导体主体上或之上的包覆层，其中，包覆层如本文所描述而生长。封装器件2350还可以随着电源管理集成电路(PMIC)2330、RF(无线)集成电路(RFIC)2325以及其控制器2335中的一个或多个耦合到(例如，通信地耦合到)板、衬底或插入器2360，RF(无线)集成电路(RFIC)2325包括宽带RF(无线)发射器和/或接收器(TX/RX)(例如，包括数字基带和模拟前端模块，还在传输路径上包括功率放大器，并且在接收路径上低噪声放大器)。通常，封装器件2350还可以耦合到(例如，通信耦合到)显示屏2305。
从功能上讲，PMIC2330可以执行电池电力调节、DC到DC转换等，并且因此具有耦合到电池2315的输入，并且具有向其它功能模块提供供电电流的输出。如进一步所图示，在示例性实施例中，RFIC2325具有耦合到天线(未示出)的输出，以实施多个无线标准或协议的其中任一，无线标准或协议包括但不限于，Wi-Fi(IEEE802.11族)、WiMAX(IEEE802.16族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及被指定为3G、4G、5G和更高代的任何其它无线协议。在替代实施方式中，可以将这些板级模块中的每个模块集成到与封装器件2350的封装衬底耦合的独立IC上，或集成到与封装器件2350的封装衬底耦合的单个IC(SoC)内。
图24是根据本公开内容的至少一些实施方式而布置的计算设备2400的功能框图。例如，可以在平台2300内部找到计算设备2400，并且计算设备2400还包括容纳多个部件的母板2402，这些部件为例如但不限于，处理器2404(例如，应用处理器)以及至少一个通信芯片2406，处理器2404可以并入本文所讨论的具有包覆的p型和n型半导体主体的晶体管。在实施方式中，处理器2404以及一个或多个通信芯片2406等中的至少之一可以物理和/或电耦合到母板2402。在一些示例中，处理器2404包括封装在处理器2404内的集成电路管芯。通常，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以在寄存器和/或存储器中存储的其它电子数据的任何设备或设备的一部分。
在各个示例中，一个或多个通信芯片2406也可以物理和/或电耦合到母板2402。在其它实施方式中，通信芯片2406可以是处理器2404的一部分。根据其应用，计算设备2400可以包括可以物理和电耦合或不耦合到母板2402的其它部件。这些其它部件包括但不限于，易失存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机以及大容量存储设备(例如硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字通用盘(DVD)等)等等。
通信芯片2406可以使能用于来往于计算设备2400的数据的传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经由非固体介质调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。术语并不暗示相关联的设备不包含任何接线，尽管在一些实施例中它们可以不包含接线。通信芯片2406可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于本文在别处描述的那些标准或协议。如讨论，计算设备2400可以包括多个通信芯片2406。例如，第一通信芯片806可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，第二通信芯片806可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
如本文所描述的任何实施方式所使用，术语“模块”指被配置为提供本文所描述的功能的软件逻辑、固件逻辑和/或硬件逻辑的任何组合。软件可以具体化为软件包、代码和/或指令集或指令，并且如本文所描述的任何实施方式所使用的“硬件”可以单独地或以任何组合地包括例如硬连线电路、可编程电路、状态机电路和/或存储由可编程电流执行的指令的固件。该模块可以集合地或单独地具体化为形成较大系统的一部分的电路，例如，集成电路(IC)、片上系统(SoC)等。例如，对于经由本文所讨论的编码系统的软件、固件或硬件的实施方式，模块可以具体化为逻辑电路。
如本文所描述的任何实施方式所使用，术语“逻辑单元”指被配置为提供本文所描述的功能的固件逻辑和/或硬件逻辑的任何组合。如本文所描述的任何实施方式所使用的“硬件”，可以单独地或以任何组合地包括例如，硬连线电路、可编程电路、状态机电路和/或存储由可编程电流执行的指令的固件。逻辑单元可以集合地或单独地具体化为形成较大系统的一部分的电路，例如，集成电路(IC)、片上系统(SoC)等。例如，集成电路(IC)、片上系统(SoC)等。例如，对于经由本文所讨论的编码系统的软件、固件或硬件的实施方式，逻辑单元可以具体化为逻辑电路。本领域的技术人员将意识到的是，由硬件和/或固件执行的操作可以替代地经由软件来实施，软件可以具体化为软件包、代码和/或指令集或指令，并且本领域的技术人员还将意识到的是，逻辑单元还可以利用软件的部分来实施它的功能。
尽管已经参考各个实施方式描述了本文阐述的某些特征，但本说明书并非旨在被阐释为限制性意义。因此，对于本公开内容所属领域的技术人员而言显而易见的本文描述的实施方式的各种修改以及其它实施方式，被认为处于本公开内容的精神和范围内。
以下示例涉及另外的实施方式。
通过一个实施方式，一种半导体衬底可以具有面向沟道流向的(110)晶体朝向以及(110)上表面的衬底。至少一个p型半导体主体和至少一个n型半导体主体两者可以设置在所述衬底上，并且两者具有包括锗硅(SiGe)的至少初始地应变的半导体材料。独立的半导体主体可以具有设置在源极区和漏极区之间的沟道区，而应变的包覆层可以设置在至少一个n型半导体主体的所述沟道区之上并且由硅(Si)构成。栅极电介质层可以设置在所述包覆层之上；并且栅极电极可以设置在所述栅极电介质层之上。
通过另外的实施方式，所述半导体器件可以具有包括硅(Si)下部以及形成在所述下部的顶上的锗硅(SiGe)上部的半导体主体，所述下部从所述衬底延伸、具有所述衬底的晶体结构以及(100)晶体侧壁表面。所述p型半导体主体和所述n型半导体主体两者包括为大体均匀SiGe的上部。所述具有以下的至少其中之一：(1)所述p型半导体主体上不存在包覆层，以及(2)所述p型半导体主体具有Si的内区，并且其中，SiGe的层设置在所述内区之上，并且其中，所述p型半导体主体具有在SiGe的所述层上的Si包覆层。所述n型半导体主体具有带有SiGe内核的上部，并且所述p型半导体器件具有带有Si内核的上部。所述源极和所述漏极区包括以下的至少其中之一：(a)与同一半导体主体上的所述包覆层的材料相同的材料，以及(b)设置在通过从所述半导体主体的一个或多个源极和/或漏极区去除材料而形成的空间处的填充剂材料，并且其中，所述半导体主体具有由去除而形成的引起弛豫的自由表面。
通过一个方式，一种移动计算平台包括微处理器，所述微处理器包括：衬底，其具有面向沟道流向的(110)晶体朝向以及(110)上表面。至少一个p型半导体主体和至少一个n型半导体主体两者可以设置在所述衬底上，并且两者具有包括锗硅(SiGe)的至少初始地应变的半导体材料。独立的半导体主体可以具有设置在源极区和漏极区之间的沟道区，而应变的包覆层可以设置在至少一个n型半导体主体的所述沟道区之上并且由硅(Si)构成。栅极电介质层可以设置在所述包覆层之上，并且栅极电极可以设置在所述栅极电介质层之上。
通过其它方式，所述微处理器可以具有包括硅(Si)下部以及形成在所述下部的顶上的锗硅(SiGe)上部的半导体主体，所述下部从所述衬底延伸、具有所述衬底的晶体结构以及(100)晶体侧壁表面。所述p型半导体主体和所述n型半导体主体两者包括为大体均匀SiGe的上部。所述微处理器具有以下的至少其中之一：(1)所述p型半导体主体上不存在包覆层，以及(2)所述p型半导体主体具有Si的内区，并且其中，SiGe的层设置在所述内区之上，并且其中，所述p型半导体主体具有在SiGe的所述层上的Si包覆层。所述n型半导体主体具有带有SiGe内核的上部，并且所述p型半导体器件具有带有Si内核的上部。所述源极区和所述漏极区包括以下的至少其中之一：(a)与同一半导体主体上的所述包覆层的材料相同的材料，以及(b)设置在通过从所述半导体主体的一个或多个源极和/或漏极区去除材料而形成的空间处的填充剂材料，并且其中，所述半导体主体具有由去除而形成的引起弛豫的自由表面。
通过一个方面，一种制造半导体器件的方法，包括：在衬底上形成至少一个p型半导体主体和至少一个n型半导体主体。所述半导体主体具有源极区、沟道区以及漏极区。所述方法还包括：形成所述半导体主体的下部，包括在所述衬底中形成沟槽，以及在所述下部上并且至少在所述沟道区处，形成所述半导体主体的上部，并且所述上部包括带有面向沟道流向的(110)晶体朝向以及(110)面向上的表面的应变的锗硅(SiGe)。所述方法还包括在所述n型半导体主体的至少其中之一上形成硅(Si)包覆层。
通过其它方面，所述方法包括将所述上部形成为带有(100)侧壁表面，并且形成至少一个p型半导体主体和至少一个n型半导体主体包括以下的至少其中之一：(A)在所述衬底之上形成应变的SiGe层，以及穿过所述SiGe层并且到所述衬底中形成沟槽，以形成带有由硅构成的下部以及由SiGe构成的上部的所述p型半导体主体和所述n型半导体主体；以及(B)在所述衬底中形成沟槽，以形成具有硅的直立延伸体，在所述延伸体上沉积SiGe层，以及将至少所述n型半导体主体的Si延伸体转变为至少部分地包括应变的SiGe的所述上部，包括在所述p型半导体主体的所述延伸体被保护性可移动覆盖体覆盖的同时将所述SiGe层的Ge移动到至少所述上部。所述方法还包括：将所述半导体主体上的所述Si延伸体中的更多个Si延伸体转变为包括应变的SiGe的所述上部，包括在所述p型半导体主体未被覆盖的同时将所述半导体主体上的所述SiGe层的Ge移动到所述上部，以大体上贯穿所述上部来形成所述n型半导体主体的SiGe的上部，并且以形成带有SiGe的外包覆层以及硅的内区的所述p型半导体主体的上部。
所述方法还包括在所述p型半导体主体上形成硅包覆层。其中，通过以下的至少之一来执行所述转变：退火，以及通过快速热氧化(RTO)的氧化。所述方法还包括以下的至少之一：(a)当在所述n型半导体主体上沉积所述包覆层的同时，将可移动的覆盖体保持在所述p型半导体主体上，以及(b)从所述p型半导体主体上去除由在所述n型半导体主体上沉积所述包覆层而产生的包覆材料。沉积所述可移动的覆盖体包括：沉积可移动的覆盖层，穿过所述可移动的覆盖层来形成开口以暴露n型半导体主体的至少一部分，以及在所述SiGe层至少部分地扩散到所述n型半导体主体上之后，去除所述覆盖层。所述方法还包括在所述半导体主体的至少其中之一上并且用以下的至少其中之一来形成源极和/或漏极区：(1)与同一半导体主体上的所述包覆层的材料相同的材料，以及(2)设置在通过从所述半导体主体的一个或多个源极和/或漏极区去除材料而形成的空间处的填充剂材料，并且其中，所述半导体主体具有由去除而形成的引起弛豫的自由表面。
在另外的示例中，微处理器可以包括SRAM缓存存储器，其还具有包括上文的示例性结构中的任一个结构的晶体管。
在另外的示例中，移动计算平台可以包括示例性结构中的任何结构。
将要认识到，本发明不限于这样描述的实施方式，而是可以带有修改和变化来实践，而不背离附属权利要求的范围。以上实施例可以包括特征的特定组合。然而，上文的实施方式在这个方面不受限制，在各个实施方式中，上文的实施例可以包括仅采用这样特征的子集、采用不同次序的这样特征、采用这样特征的不同组合和/或采用除明确列示的那些特征之外的额外特征。因此，应当参考附属权利要求，连同这种权利要求有资格享有的等同物的完全范围来确定本发明的范围。

Claims (21)

1.一种半导体器件，包括：
衬底，其具有面向沟道流向的(110)晶体朝向以及(110)上表面；
至少一个p型半导体主体和至少一个n型半导体主体，两者设置在所述衬底上，并且两者具有包括锗硅(SiGe)的至少初始地应变的半导体材料，独立的半导体主体具有设置在源极区和漏极区之间的沟道区；
应变的包覆层，其设置在至少一个n型半导体主体的所述沟道区之上并且由硅(Si)构成；
栅极电介质层，其设置在所述包覆层之上；以及
栅极电极，其设置在所述栅极电介质层之上。
2.根据权利要求1所述的半导体器件，其中，所述半导体主体包括硅(Si)下部以及形成在所述下部的顶上的锗硅(SiGe)上部，所述下部从所述衬底延伸、具有所述衬底的晶体结构以及(100)晶体侧壁表面。
3.根据权利要求1或2所述的半导体器件，其中，所述p型半导体主体和所述n型半导体主体两者包括为大体均匀SiGe的上部。
4.根据权利要求1至3中的任一项所述的半导体器件，其中，所述p型半导体主体上不存在包覆层。
5.根据权利要求1至3中的任一项所述的半导体器件，其中，所述p型半导体主体具有Si的内区，并且其中，SiGe层设置在所述内区之上。
6.根据权利要求5所述的半导体器件，其中，所述p型半导体主体具有在SiGe的所述层上的Si包覆层。
7.根据权利要求1至6中的任一项所述的半导体器件，其中，所述n型半导体主体具有带有SiGe内核的上部，并且所述p型半导体器件具有带有Si内核的上部。
8.根据权利要求1至7中的任一项所述的半导体器件，其中，所述源极和所述漏极区包括以下的至少其中之一：
与同一半导体主体上的所述包覆层的材料相同的材料，以及
设置在通过从所述半导体主体的一个或多个源极和/或漏极区去除材料而形成的空间处的填充剂材料，并且其中，所述半导体主体具有通过去除而形成的引起弛豫的自由表面。
9.根据权利要求1所述的半导体器件，其中，所述半导体主体包括硅(Si)下部以及形成在所述下部的顶上的锗硅(SiGe)上部，所述下部从所述衬底延伸、具有所述衬底的晶体结构以及(100)晶体侧壁表面，
其中，所述p型半导体主体和所述n型半导体主体两者包括为大体均匀的SiGe的上部，
其中，至少以下其中之一：
所述p型半导体主体上不存在包覆层，以及
所述p型半导体主体具有Si的内区，并且其中，SiGe的层设置在所述内区之上，并且其中，所述p型半导体主体具有在所述SiGe层上的Si包覆层，
其中，所述n型半导体主体具有带有SiGe内核的上部，并且所述p型半导体器件具有带有Si内核的上部，并且
其中，所述源极区和所述漏极区包括以下的至少其中之一：
与同一半导体主体上的所述包覆层的材料相同的材料，以及
设置在通过从所述半导体主体的一个或多个源极区和/或漏极区去除材料而形成的空间处的填充剂材料，并且其中，所述半导体主体具有通过去除而形成的引起弛豫的自由表面。
10.一种移动计算平台，包括：
微处理器，所述微处理器包括：
衬底，其具有面向沟道流向的(110)晶体朝向以及(110)上表面；
至少一个p型半导体主体和至少一个n型半导体主体，两者设置在所述衬底上，并且两者具有包括锗硅(SiGe)的至少初始地应变的半导体材料，独立的半导体主体具有设置在源极区和漏极区之间的沟道区；
应变的包覆层，其设置在至少一个n型半导体主体的所述沟道区之上并且由硅(Si)构成；
栅极电介质层，其设置在所述包覆层之上；以及
栅极电极，其设置在所述栅极电介质层之上；
通信地耦合到所述微处理器的显示屏；以及
通信地耦合到所述微处理器的无线收发器。
11.根据权利要求10所述的平台，其中，所述半导体主体包括硅(Si)下部以及形成在所述下部的顶上的锗硅(SiGe)上部，所述下部从所述衬底延伸、具有所述衬底的晶体结构以及(100)晶体侧壁表面，
其中，所述p型半导体主体和所述n型半导体主体两者包括为大体均匀的SiGe的上部，
其中，至少以下其中之一：
所述p型半导体主体上不存在包覆层，以及
所述p型半导体主体具有Si的内区，并且其中，SiGe层设置在所述内区之上，并且其中，所述p型半导体主体具有在所述SiGe层上的Si包覆层，
其中，所述n型半导体主体具有带有SiGe内核的上部，并且所述p型半导体器件具有带有Si内核的上部，并且
其中，所述源极区和所述漏极区包括以下的至少其中之一：
与同一半导体主体上的所述包覆层的材料相同的材料，以及
设置在通过从所述半导体主体的一个或多个源极区和/或漏极区去除材料而形成的空间处的填充剂材料，并且其中，所述半导体主体具有通过去除而形成的引起弛豫的自由表面。
12.一种制造半导体器件的方法，包括：
在衬底之上形成至少一个p型半导体主体和至少一个n型半导体主体，其中，所述半导体主体具有源极区、沟道区以及漏极区，并且包括：
形成所述半导体主体的下部，包括：在所述衬底中形成沟槽，以及
在所述下部上并且至少在所述沟道区处，形成所述半导体主体的上部，并且所述上部包括带有面向沟道流向的(110)晶体朝向以及(110)面向上的表面的应变的锗硅(SiGe)；以及
在所述n型半导体主体的至少其中之一上形成硅(Si)包覆层。
13.根据权利要求12所述的方法，其中，所述上部被形成有(100)侧壁表面。
14.根据权利要求12或13所述的方法，其中，形成至少一个p型半导体主体和至少一个n型半导体主体包括：
在所述衬底之上形成应变的SiGe层，以及
穿过所述SiGe层并且到所述衬底中形成沟槽，以形成带有由硅构成的下部以及由SiGe构成的上部的所述p型半导体主体和所述n型半导体主体。
15.根据权利要求12所述的方法，其中，形成至少一个p型半导体主体和至少一个n型半导体主体包括：
在所述衬底中形成沟槽，以形成具有硅的直立延伸体；
在所述延伸体上沉积SiGe层；
将至少所述n型半导体主体的Si延伸体转变为至少部分地包括应变的SiGe的所述上部，包括：在所述p型半导体主体的所述延伸体由保护性可移动覆盖体覆盖的同时将所述SiGe层的Ge移动到至少所述上部。
16.根据权利要求15所述的方法，包括：
将所述半导体主体上的所述Si延伸体中的更多个Si延伸体转变为包括应变的SiGe的所述上部，包括：在所述p型半导体主体未被覆盖的同时将所述半导体主体上的所述SiGe层的Ge移动到所述上部，以大体上贯穿所述上部来形成所述n型半导体主体的SiGe的上部，并且以形成带有SiGe的外包覆层以及硅的内区的所述p型半导体主体的上部。
17.根据权利要求16所述的方法，包括在所述p型半导体主体上形成硅包覆层。
18.根据权利要求15所述的方法，其中，通过以下的至少之一来执行所述转变：
退火，以及
通过快速热氧化(RTO)的氧化。
19.根据权利要求12所述的方法，包括以下的至少之一：
当在所述n型半导体主体上沉积所述包覆层的同时，将可移动的覆盖体保持在所述p型半导体主体上，以及
从所述p型半导体主体上去除由在所述n型半导体主体上沉积所述包覆层而产生的包覆材料。
20.根据权利要求12所述的方法，包括在所述半导体主体的至少其中之一上并且用以下的至少其中之一来形成源极区和/或漏极区：
与同一半导体主体上的所述包覆层的材料相同的材料，以及
设置在通过从所述半导体主体的一个或多个源极区和/或漏极区去除材料而形成的空间处的填充剂材料，并且其中，所述半导体主体具有通过去除而形成的引起弛豫的自由表面。
21.根据权利要求12所述的方法，其中，所述上部被形成有(100)侧壁表面；
其中，形成至少一个p型半导体主体和至少一个n型半导体主体包括以下的至少其中之一：
(A)
在所述衬底之上形成应变的SiGe层，以及
穿过所述SiGe层并且到所述衬底中形成沟槽，以形成带有由硅构成的下部以及由SiGe构成的上部的所述p型半导体主体和所述n型半导体主体；以及
(B)
在所述衬底中形成沟槽，以形成具有硅的直立延伸体；
在所述延伸体上沉积SiGe层；
将至少所述n型半导体主体的Si延伸体转变为至少部分地包括应变的SiGe的所述上部，包括：在所述p型半导体主体的所述延伸体由保护性可移动覆盖体覆盖的同时将所述SiGe层的Ge移动到至少所述上部；
将所述半导体主体上的所述Si延伸体中的更多个Si延伸体转变为包括应变的SiGe的所述上部，包括：在所述p型半导体主体未被覆盖的同时将所述半导体主体上的所述SiGe层的Ge移动到所述上部，以大体上贯穿所述上部来形成所述n型半导体主体的SiGe的上部，并且以形成带有SiGe的外包覆层以及硅的内区的所述p型半导体主体的上部；
所述方法包括在所述p型半导体主体上形成硅包覆层；
其中，通过以下的至少之一来执行所述转变：
退火，以及
通过快速热氧化(RTO)的氧化；
包括以下的至少之一：
当在所述n型半导体主体上沉积所述包覆层的同时，将可移动的覆盖体保持在所述p型半导体主体上，以及
从所述p型半导体主体上去除由在所述n型半导体主体上沉积所述包覆层而产生的包覆材料；
其中，沉积所述可移动的覆盖体包括：
沉积可移动的覆盖层；
穿过所述可移动的覆盖层来形成开口，以暴露n型半导体主体的至少一部分；以及
在所述SiGe层至少部分地扩散到所述n型半导体主体上之后，去除所述覆盖层；并且
包括在所述半导体主体的至少其中之一上并且用以下的至少其中之一来形成源极区和/或漏极区：
与同一半导体主体上的所述包覆层的材料相同的材料，以及
设置在通过从所述半导体主体的一个或多个源极区和/或漏极区去除材料而形成的空间处的填充剂材料，并且其中，所述半导体主体具有通过去除而形成的引起弛豫的自由表面。
CN201380080947.1A 2013-12-16 2013-12-16 不具有弛豫衬底的nmos和pmos应变器件 Active CN105723500B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/075452 WO2015094167A1 (en) 2013-12-16 2013-12-16 Nmos and pmos strained devices without relaxed substrates

Publications (2)

Publication Number Publication Date
CN105723500A true CN105723500A (zh) 2016-06-29
CN105723500B CN105723500B (zh) 2019-11-12

Family

ID=53403291

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380080947.1A Active CN105723500B (zh) 2013-12-16 2013-12-16 不具有弛豫衬底的nmos和pmos应变器件

Country Status (6)

Country Link
US (4) US10109711B2 (zh)
EP (1) EP3084812B1 (zh)
KR (1) KR102162675B1 (zh)
CN (1) CN105723500B (zh)
TW (1) TWI544553B (zh)
WO (1) WO2015094167A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
CN105723500B (zh) * 2013-12-16 2019-11-12 英特尔公司 不具有弛豫衬底的nmos和pmos应变器件
DE112015006973T5 (de) * 2015-09-25 2018-07-12 Intel Corporation Rückseiten-kontaktstrukturen und herstellung für metall auf beiden seiten von vorrichtungen
US9614087B1 (en) * 2016-05-17 2017-04-04 International Business Machines Corporation Strained vertical field-effect transistor (FET) and method of forming the same
US9947789B1 (en) * 2016-10-17 2018-04-17 Globalfoundries Inc. Vertical transistors stressed from various directions
US10522417B2 (en) * 2017-04-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with different liners for PFET and NFET and method of fabricating thereof
US10867859B2 (en) * 2017-11-17 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having isolation structures with liners
US11195764B2 (en) * 2018-04-04 2021-12-07 International Business Machines Corporation Vertical transport field-effect transistors having germanium channel surfaces
US11296077B2 (en) 2018-11-19 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with recessed silicon cap and method forming same
KR20200145974A (ko) 2019-06-21 2020-12-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
EP3892720A1 (en) 2020-04-06 2021-10-13 Innovative Cellular Therapeutics Holdings, Ltd. Presenting cell and use thereof in cell therapy
KR20220112317A (ko) * 2021-02-03 2022-08-11 삼성전자주식회사 반도체 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1838416A (zh) * 2005-01-19 2006-09-27 国际商业机器公司 Sram存储器、微处理器以及sram阵列及其制造方法
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20090085027A1 (en) * 2007-09-29 2009-04-02 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by ge confinement method
CN102956453A (zh) * 2011-08-19 2013-03-06 联华电子股份有限公司 半导体装置及其制作方法
US20130248942A1 (en) * 2012-03-21 2013-09-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing semiconductor device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI231994B (en) 2003-04-04 2005-05-01 Univ Nat Taiwan Strained Si FinFET
US7355253B2 (en) 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
JP4239203B2 (ja) * 2005-05-31 2009-03-18 株式会社東芝 半導体装置とその製造方法
KR100836761B1 (ko) * 2006-12-08 2008-06-10 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US20090072271A1 (en) * 2007-09-18 2009-03-19 Leonardo Gomez EPITAXIAL GROWTH OF THIN SMOOTH GERMANIUM (Ge) ON SILICON (Si) UTILIZING AN INTERFACIAL SILICON GERMANIUM (SiGe) PULSE GROWTH METHOD
US8120063B2 (en) * 2008-12-29 2012-02-21 Intel Corporation Modulation-doped multi-gate devices
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
TW201225216A (en) 2010-12-13 2012-06-16 United Microelectronics Corp Multi-gate transistor devices and manufacturing method thereof
US9761666B2 (en) * 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
DE112011105970B4 (de) * 2011-12-19 2020-12-03 Intel Corporation CMOS-Implementierung aus Germanium und lll-V-Nanodrähten und -Nanobändern in Gate-Rundum-Architektur
US9461160B2 (en) 2011-12-19 2016-10-04 Intel Corporation Non-planar III-N transistor
US9012286B2 (en) 2012-04-12 2015-04-21 Globalfoundries Inc. Methods of forming FinFET semiconductor devices so as to tune the threshold voltage of such devices
CN103839816B (zh) * 2012-11-25 2019-04-19 中国科学院微电子研究所 半导体器件及其制造方法
US20140264488A1 (en) * 2013-03-15 2014-09-18 Globalfoundries Inc. Methods of forming low defect replacement fins for a finfet semiconductor device and the resulting devices
CN105531801A (zh) * 2013-09-27 2016-04-27 英特尔公司 通过组合选择性外延和共形外延的用于cmos的图案化硅衬底上的非硅器件异质层
US9425042B2 (en) * 2013-10-10 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Hybrid silicon germanium substrate for device fabrication
US9312387B2 (en) * 2013-11-01 2016-04-12 Globalfoundries Inc. Methods of forming FinFET devices with alternative channel materials
US9165929B2 (en) * 2013-11-25 2015-10-20 Qualcomm Incorporated Complementarily strained FinFET structure
CN105723500B (zh) * 2013-12-16 2019-11-12 英特尔公司 不具有弛豫衬底的nmos和pmos应变器件
CN105723514B (zh) * 2013-12-16 2019-12-10 英特尔公司 用于半导体器件的双应变包覆层
US9799767B2 (en) * 2015-11-13 2017-10-24 Globalfoundries Inc. Methods of forming PMOS and NMOS FinFET devices on CMOS based integrated circuit products
US9748387B2 (en) * 2015-11-13 2017-08-29 Globalfoundries Inc. Methods of forming PMOS FinFET devices and multiple NMOS FinFET devices with different performance characteristics

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1838416A (zh) * 2005-01-19 2006-09-27 国际商业机器公司 Sram存储器、微处理器以及sram阵列及其制造方法
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20090085027A1 (en) * 2007-09-29 2009-04-02 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by ge confinement method
CN102956453A (zh) * 2011-08-19 2013-03-06 联华电子股份有限公司 半导体装置及其制作方法
US20130248942A1 (en) * 2012-03-21 2013-09-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
CN105723500B (zh) 2019-11-12
US20230170388A1 (en) 2023-06-01
US20220059656A1 (en) 2022-02-24
KR20160099537A (ko) 2016-08-22
US10109711B2 (en) 2018-10-23
WO2015094167A1 (en) 2015-06-25
US20160240616A1 (en) 2016-08-18
US11195919B2 (en) 2021-12-07
EP3084812A4 (en) 2017-08-09
KR102162675B1 (ko) 2020-10-07
TWI544553B (zh) 2016-08-01
EP3084812A1 (en) 2016-10-26
US20190035893A1 (en) 2019-01-31
TW201535532A (zh) 2015-09-16
US11581406B2 (en) 2023-02-14
EP3084812B1 (en) 2020-08-12

Similar Documents

Publication Publication Date Title
US11195919B2 (en) Method of fabricating a semiconductor device with strained SiGe fins and a Si cladding layer
TWI715671B (zh) 具有嵌入式介電質間隔物的奈米線電晶體
TWI541867B (zh) 選擇磊晶成長iii-v族材料爲主的裝置
CN105723514B (zh) 用于半导体器件的双应变包覆层
US20240006317A1 (en) Integrated circuit structures having vertical keeper or power gate for backside power delivery
US20220416017A1 (en) Buried power rail with a silicide layer for well biasing
US20240221821A1 (en) Integrated circuit structures having two-transistor gain cell
US20240222520A1 (en) Integrated circuit structures having vertical shared gate high-drive thin film transistors
US20240006412A1 (en) Integrated circuit structures having recessed channel transistor
US20240224536A1 (en) Integrated circuit structures having layer select transistors for shared peripherals in memory
US20240186398A1 (en) Integrated circuit structures with cavity spacers
US20240006483A1 (en) Integrated circuit structures having raised epitaxy on channel transistor
US20230317788A1 (en) Integrated circuit structures with full-wrap contact structure
US20240215222A1 (en) Integrated circuit structures having backside power delivery and signal routing for front side dram
US20240332302A1 (en) Integrated circuit structures with backside conductive source or drain contact having enhanced contact area
US20240332166A1 (en) Integrated circuit structures having air gaps
US20240006531A1 (en) Integrated circuit structures having vertical transistor
US12020929B2 (en) Epitaxial layer with substantially parallel sides
US20240224488A1 (en) Integrated circuit structures having two-level memory
US20230299157A1 (en) Integrated circuit structures with deep via structure
US20230307514A1 (en) Gate-all-around integrated circuit structures having backside contact with enhanced area relative to epitaxial source
US20240215256A1 (en) Integrated circuit structures having backside capacitors
US20240006305A1 (en) Integrated circuit structures having airgaps for backside signal routing or power delivery
US20240008253A1 (en) Integrated circuit structures having memory access transistor with backside contact
US20230290825A1 (en) Integrated circuit structures with backside self-aligned conductive source or drain contact

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant