TWI544553B - 無鬆弛基板的ｎ型金屬氧化物半導體及ｐ型金屬氧化物半導體應變裝置及其製造方法 - Google Patents

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葛蘭 葛雷斯
塔何 甘尼
羅沙 寇利爾
安拿 莫希
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Description

無鬆弛基板的N型金屬氧化物半導體及P型金屬氧化物半導體應變裝置及其製造方法
本發明係關於一種半導體裝置，特別是無鬆弛基板的N型金屬氧化物半導體及P型金屬氧化物半導體應變裝置。
典型金屬氧化物半導體場效電晶體(MOSFET)可包括半導體(例如矽)、電極以接觸源極區及汲極區，及電極而與閘極接觸或耦接。FinFET為繞從板形基板向上延伸之薄條片半導體材料(一般稱為鰭)建立之MOSFET。鰭之一端為源極區，同時鰭之相對端為汲極區。鰭之中間區域形成通道區，被閘極介電質及閘極電極覆蓋。裝置之導電通道位於在該閘極介電質之下之鰭的外側。具體地，電流沿著鰭之二側壁(垂直於基板表面的側)、於該二側壁內以及沿著鰭之頂部(平行於基板表面的側)運行。因為該等組態之導電通道實質上沿鰭之三 不同外部平面區設置，該FinFET有時稱為三閘極FinFET。其他類型FinFET組態亦可用，諸如所謂雙閘極FinFET，其中導電通道主要僅沿鰭之二側壁(未沿鰭之頂部)設置。互補金屬氧化物半導體(CMOS)具有雙鰭，一鰭用於p型電晶體(PMOS)，及另一鰭用於n型電晶體(NMOS)。雙鰭藉由例如積體電路上之絕緣氧化物層而分離。該基於鰭之電晶體上之載子移動性仍可改進。
文中所描述之材料在附圖矽藉由範例而非限制予以描繪。為求描繪簡單及清楚，圖式中所描繪之元件不一定按照比例尺繪製。例如，為求清楚，若干元件之尺寸可相對於其他元件誇大。此外，在適當考量處，圖式間重複代號以表示相應或相似元件。
100、200、900‧‧‧半導體裝置
102、502、1202‧‧‧p型半導體主體
104、504、1204‧‧‧n型半導體主體
106、902‧‧‧基板
108、109、306、1306‧‧‧下部
110、112、510、1304、1404‧‧‧上部
114、116、602、906、1208、1210、1408‧‧‧覆層
118、402‧‧‧絕緣層
120‧‧‧閘極電極
122、124‧‧‧閘極介電層
126、128、1012‧‧‧通道區
130、132‧‧‧源極區
134、136‧‧‧汲極區
138、140、406‧‧‧側壁
142、144、1120‧‧‧頂表面
202‧‧‧半導體基板
204‧‧‧應變層
206‧‧‧遮罩
208‧‧‧下薄墊氧化物層
210‧‧‧氮化物之厚上層
302、908‧‧‧半導體主體
304、308‧‧‧凹槽
310‧‧‧遮罩部
404、1022‧‧‧頂部
506、1302、1502‧‧‧蓋層
508‧‧‧開口
700、800、1600‧‧‧製程
702、704、706、708、710、802、804、806、808、810、812、814、816、818、820、1602、1604、1606、1608、1610、1612、1614、1616、1618、1620‧‧‧作業
904、1402‧‧‧應變SiGe上部
910‧‧‧Si下部
1010‧‧‧閘極
1014‧‧‧源極或汲極區
1016‧‧‧自由表面
1116‧‧‧源極或汲極層
1124‧‧‧底表面
1206‧‧‧絕緣
1308‧‧‧外部應變SiGe層
1310、1410‧‧‧內區
1504‧‧‧外Si覆層
2300‧‧‧行動運算平台
2305‧‧‧顯示幕
2310‧‧‧整合系統
2315‧‧‧電池
2320‧‧‧放大圖
2325‧‧‧RF(無線)積體電路
2330‧‧‧電力管理積體電路
2335‧‧‧控制器
2350‧‧‧封裝裝置
2360‧‧‧插板
2400‧‧‧運算裝置
2402‧‧‧主機板
2404‧‧‧處理器
2406‧‧‧通訊晶片
圖1為雙互補金屬氧化物半導體裝置之上部透視圖；圖2-6為實施特定製造作業之範例電晶體之截面圖；圖7為製造p型及n型電晶體之流程圖；圖8為使用應變層製造電晶體之鰭之流程圖；圖9-11為實施特定製造作業之其他範例電晶體之截面圖；圖12-15為實施特定製造作業之範例電晶體之截面圖；圖16為使用擴散製造電晶體之鰭之流程圖；圖17-20顯示針對隔離及套疊電晶體二者之電流流動 及垂直方向中之模擬應力；圖21-22顯示針對隔離及套疊電晶體二者之不同晶格面之Si層中之電子移動性及佔據；圖23為採用具電晶體之積體電路之行動運算平台之示意圖，其中電晶體具有電晶體之鰭上覆層；以及圖24為運算裝置之功能方塊圖，所有係依據本揭露之至少若干實施設置。
【發明內容及實施方式】
現在參照附圖描述一或更多實施。雖然討論特定組態及設置，應理解的是此僅為描繪目的。熟悉相關技藝之人士將認同可採用其他組態及設置而未偏離描繪之精神及範圍。對於熟悉相關技藝之人士將顯而易見的是文中所描述之技術及/或設置除了文中所描述者以外亦可用於各種其他系統及應用。
下列詳細描繪中參照形成其一部分之附圖，其中，相似編號指配相似零件，以表示相應或相似元件。將理解的是為求描繪簡單及/或清楚，圖式中所描繪之元件不一定按比例尺繪製。例如，為求清楚，若干元件之尺寸可相對於其他元件誇大。此外，應理解的是可利用其他實施及可進行結構及/或邏輯改變而未偏離所主張技術主題之範圍。亦應注意的是方向及參考，例如上、下、頂部、底部等可用以促進圖式討論而不希望限制所主張技術主題之應用。因此，下列詳細描繪不採限制之意義，且所 主張技術主題之範圍係由申請項及其等效論述界定。
在下列描繪中，提出許多細節，然而，對於熟悉本技藝之人士將顯而易見的是可無該些特定細節而實現本發明。在若干範例中，以方塊圖型式而非詳細顯示熟知方法及裝置，以避免混淆本發明。本說明書通篇提及「實施」或「在一實施中」表示結合實施所描述之特定部件、結構、功能、或特性包括於本發明之至少一實施中。因而，在本說明書通篇各處出現之「在實施中」用語不一定係指本發明之相同實施。此外，特定部件、結構、功能、或特性可以任何適當方式組合於一或更多實施中。例如，在二實施並非特定互斥處，第一實施可與第二實施組合。
「耦接」及「連接」用詞連同其衍生字文中可用以描述組件間之結構關係。應理解的是該些用詞不希望視為相互同義。而是在特定實施中，「連接」可用以表示二或更多元件係相互直接實體或電接觸。「耦接」可用以表示二或更多元件係相互直接或間接(其間具其他插入元件)實體或電接觸，及/或二或更多元件係共同作業或相互互動(例如因果關係)。
文中使用之「之上」、「之下」、「之間」、「上」及/或類似用詞係指一材料層或組件相對於其他層或組件之相對位置。例如，設置於另一層之上或之下之一層可與其他層直接接觸，或可具有一或更多插入層。再者，設置於二層間之一層可與二層直接接觸，或可 具有一或更多插入層。相反地，第二層「上」之第一層可與第二層直接接觸。類似地，除非明確表示，設置於二部件間之一部件可與鄰近部件直接接觸，或可具有一或更多插入部件。此外，「之下」或「之上」或「下」或「上」之用詞及/或關於相對位置之類似用詞係表達組件間之內部相對位置，除非明確表示，不一定表示相對於地球之向上或向下。
以下關於無鬆弛基板之n型及p型金屬氧化物半導體(NMOS及PMOS)裝置描述裝置、微處理器、設備、運算平台、及方法。
許多半導體裝置具有p型及n型鰭，其可或不可於晶圓上設置相互相對接近。一該範例為互補金屬氧化物半導體(CMOS)裝置，其可具有雙鰭包括鄰近n型鰭由絕緣層分離之p型鰭。當嘗試增加二種鰭類型之效率時發生困難，因為p型鰭及n型鰭具有不同特性。例如鍺(Ge)通常用以增加p型鰭上之電洞移動性，但可減少n型鰭上之電子移動性等。因而，希望不同地處理p型及n型鰭。
當施加應變覆層至鰭時可產生此問題。應變覆層可沉積於鰭上以增加鰭之外壁及閘極介電質間介面之電荷載子移動性，此可增加半導體裝置可操作之速度，藉以增加性能及降低能量消耗。當材料假晶地生長於鰭(文中稱為核心或半導體主體)上時形成應變覆層，且核心及覆層具有不同晶格常數。核心及覆層間之晶格常數差異造 成核心及覆層應變。每一者之應變量及應變方向將由其厚度、相對硬度、其自由表面之位置、沉積覆層材料及其下之鰭核心間之晶格失配程度決定。
為獲得高載子移動性，另一目標為形成鰭及覆層，具面對電晶體上通道流動方向之(110)結晶方位。電晶體或半導體裝置通常使用具(100)表面之晶圓(或換言之，暴露及面向上以利其他層直接沉積於表面上之(100)表面)做為裝置之基座。在此狀況下，材料之鬆弛層可沉積於晶圓上以形成鰭並可具有正確(110)方位，其接著可為假晶地生長覆層所接受。然而，形成鰭之材料鬆弛可需要多緩衝層沉積或深寬比捕捉(ART)以控制造成缺陷之鬆弛。此製程可相對複雜、耗時、及昂貴。因而，需要一個方法能為NMOS及PMOS裝置提供不同覆層、具高移動性之應變層及NMOS及PMOS層之驅動電流，而未使用最初鬆弛層。
上述之困難可藉由使用具(110)表面及適當應變層之晶圓解決。基於(110)向上面對之表面或頂表面，(110)結晶方位亦面對通道流動方向及於鰭上安置(100)側壁表面。雖然一般不認為(110)表面對某些裝置有利，文中提供之應變克服此不足。於這樣的(110)晶圓上生長之最初應變(或換言之，非鬆弛的)鰭核心將符合與晶圓相同或類似方位。NMOS鰭亦可具有Si覆層，PMOS鰭可具有不同深度之類似覆層或不同材料之覆層，導致高電子及電洞輸送。PMOS亦可從僅用於 NMOS狀況之核心層及覆層製成。
更具體地，藉由一範例，半導體裝置在矽基板上可具有n型及p型半導體主體或鰭。二種半導體主體可具有最初應變半導體材料，諸如SiGe。可至少於n型半導體主體上或上方提供Si覆層。在一範例中，藉由晶圓或基板之Si延伸部形成半導體主體之下部。藉由一途徑，應變SiGe形成之半導體主體之上部可於Si晶圓上圍包(blanket)沉積應變(或換言之非鬆弛)SiGe層形成，接著蝕刻穿過SiGe層及進入Si晶圓以形成具下部及上部之半導體主體或鰭。藉由不同途徑，Si延伸部可延伸半導體主體或鰭之高度，接著延伸部之上部可以SiGe擴散而將上部轉換為實質上最初應變SiGe部分。覆蓋p型半導體主體達至少部分此製程，允許p型半導體主體具有包括Si內區或核心及SiGe外層或覆層之不同上部。Si覆層可置於n型半導體主體或n型及p型半導體主體之上。
參照圖1，文中所描述之各式實施克服上述困難，且在一描繪範例中，積體電路可具有設置直立半導體主體102及104(亦稱為半導體鰭、鰭部、或核心)之電晶體或半導體裝置100。在一範例中，可於矽(Si)製成之基板106上提供半導體主體102及104，並可具有形成半導體主體102及104之下部108及109之延伸部。半導體主體102及104亦具有最初應變SiGe之上部110及112。在本範例中，半導體主體102為p型，及半導體主體104為n型。
n型半導體主體104可具有Si之覆層116，具小於n型半導體主體104之晶格常數的晶格常數。p型半導體主體104可不具有覆層，或可具有可由SiGe形成之p型半導體主體102上之覆層114，或可具有SiGe之中間層及外部Si覆層。
更具體地，可於晶圓上形成半導體裝置100，且在若干形式中，可構成一晶粒或晶圓之許多晶粒之晶粒的一部分。半導體裝置可為晶圓上之複數半導體裝置之一，不論晶圓上是有數十、數百、數千、或更多的半導體裝置。而且，半導體裝置100可為電晶體或其他電子組件，可為由晶圓形成之部分積體電路，或可單一化而形成分立晶片。半導體裝置100可為具有具邏輯閘極電極之電路之任何裝置中所包括之微電子裝置，諸如金屬氧化物半導體場效電晶體(MOSFET)閘極電極(諸如邏輯電路)。例如，微電子裝置100可為微處理器、靜態隨機存取記憶體(SRAM)電路、或微處理器之一部分SRAM快取記憶體等，僅舉若干非限制範例。
半導體裝置100可為非平面finFET，具至少一p型半導體主體或鰭102及至少一n型半導體主體或鰭104。其亦可為絕緣體上半導體(SOI)結構。鰭可以許多不同方位設置於晶圓上。因而，在一種形式中，相似載子電荷之鰭可群聚在一起，或另一方面，或此外，不同載子電荷之鰭可與鄰近n型鰭之一p型鰭交替或成對，如與互補金屬氧化物半導體(COMS)。因而，半導體裝置可為 部分具許多這類半導體裝置之積體電路，或可為積體電路上之隔離半導體裝置。否則，半導體裝置可在例如其本身之晶片或晶粒上。基於積體電路，半導體裝置可仍被隔離，其中雙對單一p型或n型鰭具有其本身閘極，而無電路上任何相對接近之半導體裝置，或半導體裝置可套入類似平行半導體裝置之2D網路或長線內。將理解的是雖然討論最初製造步驟期間鰭及/或半導體主體為p型或n型，直至半導體主體之井摻雜、子鰭摻雜、閘極金屬、及/或源極及汲極區形成產生不同NMOS及PMOS電晶體，才實際發生此區別。
半導體裝置100之基本電晶體元件包括如上述基板106、形成於基板106上或上方之直立半導體主體或鰭102及104、及由絕緣層118分離(亦稱為凹槽隔離或簡單地稱為絕緣或隔離)之直立半導體主體或鰭102及104。半導體主體可具有下部108或109及上部110或112。閘極電極120於半導體主體102及104之上橫向延伸。覆層114及116以及介電層122及124可設置於半導體主體102及104之通道區126及128之上並在閘極電極120之下。半導體主體102及104亦可具有源極區130及132及汲極區134及136，以虛線顯示。
半導體裝置100可為隔離電晶體，其中沿電流流動方向之凹槽隔離間存在一閘極電極。否則，半導體裝置100可為鰭方向之一部分拉長電路。換言之，在電流流動(或沿鰭)方向可提供套疊電晶體，其中單一鰭於凹 槽隔離間包含更多電晶體。
現在參照圖7，提供無鬆弛基板之「NMOS及PMOS」裝置之製造方法700，更特定地，於具特定方位晶格且無鬆弛基板之半導體裝置上形成半導體主體，均與提供p型及n型半導體主體不同覆層結構並依據本揭露之至少若干實施設置同時。在所描繪之實施中，製程700可包括如藉由偶數編號之一或更多作業702至710所描繪之一或更多作業、功能或動作。然而，文中實施可包括任何數量作業，使得可跳過若干作業，或諸如此類。此外，各式實施可包括為求清楚而未顯示之其他作業。而且，通常基於關於圖7所描述之技術，製程700提供用於形成文中任一實施之半導體結構之範例方法；然而，其他方法可用於形成該等結構。
製程700可包括「於基板上形成至少一P型半導體主體及至少一N型半導體主體」作業702。藉由一途徑，每一半導體主體具有源極區、通道區、及汲極區，且至少通道區係由包含SiGe之材料形成。藉由文中實施，製程進行至「形成半導體主體之下部，包含形成基板中之凹槽」704，其類似於藉由從基板形成延伸部之文中許多實施例。然而，製程進行至「於下部上形成半導體主體之上部，包含具面對通道流動方向之(110)結晶方位之應變SiGe及(110)面朝上之表面」706，可針對不同實施而不同進行。下列範例為一該實施。
更詳細地，同時參照圖2-4，以諸如半導體裝 置100之半導體主體之製造期間之各式狀態顯示半導體裝置200之截面。截面沿閘極電極延伸部及橫向於半導體主體(或鰭)以提供穿過所示每一半導體主體之通道區之區段。參照圖2，在最初階段，在若干形式中，半導體晶圓或基板202例如類似於基板106，可由未摻雜單晶矽(Si)組成。雖然此處半導體基板202為固有(例如未摻雜)矽基板，在其他形式中基板202可摻雜為p型或n型導電性。非凹槽Si晶圓可為約750微米厚(或如圖2中高)。
而且，Si基板202之晶格結構具有面對通道流動方向之(110)方位(或法線表面)、上表面或頂(110)表面，且將具有於側壁的(100)方位，使得將於半導體主體之側壁上形成(100)側壁表面。
藉由一替代途徑，應變SiGe之層或膜204可於例如圍包沉積製程中磊晶生長於晶圓或基板202上。應變層204亦可稱為應變基板或基板層。應變層204可由Si(1-x)Gex形成，其中x約為0.2至0.9，並藉由一途徑為0.2至0.9。在一種形式中，x為0.3至0.7，及在另一形式中，Si50Ge50用作應變層204之材料。藉由一形式，圍包應變層204為約Si70Ge30，及在一種形式中，具至少約30%Ge。應變SiGe層204可磊晶生長，使得SiGe層204之晶格結構與晶圓202之(110)上表面對齊，且SiGe層204之晶體結構符合Si晶圓之(110)上表面之結晶方位。此形成SiGe層上之上部(110)表面以及面對通道流 動方向之(110)方位，且一旦半導體主體(或鰭)形成，便具半導體主體上之(100)側壁。
亦應了解的是應變層係指最初應變層，具體地係指應變層符合藉由沉積或其他假晶製程而將應變層置於晶圓上之晶圓方位的事實，導致幾乎無或全無應變鬆弛錯位之膜。否則，如以下描述，藉由其他方法諸如藉由於半導體主體之上部上形成自由表面，應變層可至少部分鬆弛。
藉由一途徑，最初無凹槽應變SiGe層可為約250至700Å高，在一種形式中約400至600Å高，在另一形式中為500Å高以形成半導體主體102及104之上部304。基板202可形成延伸部或半導體主體302之下部306，具500至1300Å高之高度，以形成約1000至2000Å高之總半導體或鰭高度，在一種形式中約1200Å，及在另一形式中為1200Å高。
一旦應變層204形成，可於鬆弛層204上沉積及圖案化遮罩206。在若干形式中，遮罩206可包括硬遮罩，諸如氧化矽，並可為耐氧化遮罩。在一種形式中，遮罩206可包括下薄墊氧化物層208，諸如二氧化矽，及氮化物之厚上層210，諸如氮化矽，或其他耐氧化層。該些層可為沉積於鬆弛層204上之圍包。在若干途徑中，遮罩206可為光可限定材料。光刻技術接著可用以遮蔽、暴露及顯影將會形成遮罩部310之位置上之光阻遮罩層。蝕刻氮化物膜210及墊氧化物層208對齊形成之光阻遮罩以 形成遮罩部310。遮罩部310可界定將形成半導體主體302所在之應變層206中之作用區。
參照圖3，諸如藉由等向蝕刻製程蝕刻應變層204之暴露部分以及其下基板202對齊遮罩部310之外部邊緣，而形成半導體主體或鰭302及半導體主體302間之凹槽308。蝕刻凹槽304至足以使鄰近電晶體相互隔離之深度。蝕刻可同步發生，或可於分立階段中實施，其中首先蝕刻應變層204，接著蝕刻更深基板202。如圖3中所示，此將形成半導體主體302具SiGe之應變上部304及從基板202之延伸部形成之Si下部306。
於凹槽304中沉積絕緣或隔離層402(圖4)以形成淺凹槽隔離STI區，並可由介電或電絕緣材料形成。電絕緣材料可包括淺凹槽隔離(STI)之任何適當材料。在若干形式中，絕緣層402之電絕緣材料可包括已知其於積體電路結構中適用性之介電材料，諸如低k介電材料。可用於絕緣層402之介電材料範例包括但不侷限於氧化矽、摻雜碳氧化物(CDO)、氮化矽、諸如全氟環丁烷或聚四氟乙烯之有機聚合物、氟矽玻璃(FSG)、及有機矽酸酯，諸如矽倍半氧烷、矽氧烷、或有機矽玻璃。
藉由一途徑，可藉由首先於凹槽304之底部生長薄襯墊氧化物而形成絕緣層402。其次，藉由例如高密度電漿(HDP)化學氣相沉積製程，由圍包於襯墊氧化物上沉積氧化物介電層而填充凹槽308。此圍包沉積於凹槽308內及遮罩部310上留下絕緣層402。使用產生半導 體主體302頂部及絕緣材料之平坦表面之化學機械拋光可移除遮罩部310上部分絕緣層402及遮罩部310本身。接著使用溼式或乾式蝕刻技術可蝕刻凹槽308內之絕緣材料至某深度，且在一形式中，蝕刻至與下部306相同高度。如圖4中所示，此於凹槽308之底部留下具絕緣層402之結構，類似於絕緣層118，同時暴露半導體主體302之應變上部304之頂部404及側面406，並備妥接收覆層。接著基於圖5-8形成覆層而製程持續。
藉由形成半導體主體之上部(圖7之作業706)之不同途徑，半導體主體302之整個高度最初形成為從基板202之延伸部，並省略圍包沉積應變層204。在此範例狀況下，製程將類似於以圖2-4所說明者，除了沿半導體主體302高度之下部及上部間無隔離線外。對此範例而言，矽半導體主體係從基板202之延伸部提供，隨後SiGe被氧化或擴散進入半導體主體302之上部以製造半導體主體之不同下部及上部。以下參照圖12-15及圖16之方法1600說明此方法。
回至本範例，其中藉由SiGe之圍包沉積形成半導體主體302之上部，圖5-6顯示製造覆層之各式狀態中之半導體裝置200。以圖8之方法800更詳細說明製程進行至「於至少一N型半導體主體上形成覆層」708。
提供方法800用於在n型及p型半導體主體之至少最初應變SiGe部分上形成覆層。在描繪之實施中，如藉由偶數編號之一或更多作業802至820所描繪， 製程800可包括一或更多作業、功能或動作。然而，文中實施可包括任何數量作業，使得可跳過若干作業等。此外，各式實施可包括為求清楚而未顯示之其餘作業。而且，通常基於有關圖8所描述之技術，製程800提供用於形成文中圖2-6之實施之覆層半導體結構之範例方法；然而，其他方法可用於形成該等結構。
因而，製程800可使用「於具(100)法線表面及(100)側壁表面之Si基板上圍包沉積SiGe層」802，其用以「形成具Si之下部及SiGe之上部之p型及n型半導體主體」804，如以上以圖2-4之半導體裝置200所說明。
參照圖5，一旦p型金屬氧化物半導體(PMOS)主體或鰭502向上延伸穿過並超出絕緣層402，及n型金屬氧化物半導體(NMOS)主體或鰭504向上延伸穿過並超出絕緣層402，製程可接著進行形成覆層。如前所述，將理解的是p型及n型半導體主體可或不可直接相互鄰近地設置，使得p型及n型半導體主體502及504二者皆接觸設置於二半導體主體間之相同絕緣層或層部分402。
製程800可繼續「設置可移除蓋層」806之作業，藉由一範例，首先覆蓋至少p型半導體主體502而將第一或唯一的覆層置於n型半導體主體504上。在另一形式中，此作業可包括圍包沉積可移除蓋層於p型及n型半導體主體502及504上。如圖5中所示，蓋層506亦稱為 遮罩，可藉由化學氣相沉積(CVD)而圍包沉積於晶圓上，在一種形式中，晶圓上之低溫CVD或原子層沉積(ALD)。該等蓋可以諸如二氧化矽或氮化矽之氧化物或氮化物製成。
接著可使用光刻圖案化蓋層506以「形成開口穿過可移除蓋層以至少暴露n型半導體主體之通道區」808，諸如圖5之開口508經形成以暴露n型半導體主體504。選擇性磊晶生長或其他類似沉積製程可用以「於暴露半導體主體上形成Si蓋層」810。在描繪之範例中，p型半導體主體502保持覆蓋，同時蓋層或覆層602於暴露之n型半導體主體504上生長。覆層602可經生長以覆蓋半導體主體504之側壁406及頂表面404(如圖4中所標示)。當置於20至120Å寬之半導體主體504之上部510上時，覆層可為5至40Å厚度，在一範例中，約15Å、或約20Å、或為20Å。
藉由一範例，可以Si形成n型半導體主體上之覆層602。半導體主體中Si及SiGe之晶格尺寸間之差異造成覆層及半導體主體中沿通道流動方向之拉伸應力及應變。覆層602具有小於應變SiGe半導體主體504之垂直晶格常數之矽晶格常數。此導致覆層中垂直拉伸的應變。為此目的及如以上所說明，覆層602可於鬆弛SiGe半導體主體504上選擇性磊晶生長。
磊晶生長亦造成覆層602之晶格匹配半導體主體502之晶格方位，提供(110)通道方向(其中晶格 之110面面對著電流流動方向)、具有(100)表面之覆層側壁及(110)面朝上之表面。
一旦形成覆層602，可實施作業以「移除至少部分可移除蓋層」812以及蓋層上任何過多的覆層材料。可藉由例如乾式或溼式蝕刻移除蓋層506，如圖6中所示，導致p型半導體主體502上無覆層之未覆蓋結構。
在替代製程中，Si覆層之材料可圍包沉積於n型及p型半導體裝置上，未提供蓋。在此狀況下，可蝕刻掉p型半導體主體502上不需要的Si覆層。否則，具有應變SiGe層中的輸送，Si覆層可保持在p型半導體主體502上。藉由又其他替代方案，一旦清潔了p型半導體主體502，可提供作業以「於至少一p型半導體主體上形成覆層」710，並可具有與n型半導體主體上不同材料。在一種形式中，該等覆層可為具與SiGe半導體主體不同Ge量之Ge或SiGe材料，使得亦藉由覆層及核心或半導體主體502間之晶格差異製造應變。藉由一範例，當半導體主體為Si50Ge50時，可以Ge形成覆層。此可藉由使用上述覆蓋製程於此時覆蓋覆層n型半導體主體及暴露p型半導體主體，用於在p型半導體主體上選擇性沉積第二覆層而予完成。
若p型半導體主體502未接收其本身覆層，或一旦該等覆層到位，製程800可從此處繼續以提供源極及汲極區。藉由一途徑，此可包括作業以「取代源極及汲極區之至少部分SiGe材料」814，並藉由一範例以Si取 代，用於NMOS裝置及以Ge取代，用於PMOS裝置(或SiGe，相較於通道區具更大Ge之百分比)。
參照圖9-11，藉由提供n型半導體主體摻雜之Si源極/汲極區，可形成源極及汲極區，在一替代方案中，提供p型半導體主體摻雜之SiGe或Ge源極/汲極區，進一步在一種形式中，其中提供較相同半導體主體之通道區中更高Ge之百分比。此可藉由使用溼式或乾式蝕刻蝕刻掉源極及汲極區中之覆層及半導體主體層，及源極及汲極之摻雜Si中磊晶生長而予形成。如同所示，對n型半導體主體而言，使用蝕刻下切(EUC)技術形成自由表面，諸如自由表面1016(圖10)，此可造成通道區之SiGe上部之至少若干彈性鬆弛。此造成Si覆層之應變增加。一旦Si沉積於源極及汲極區中，應變量將至少部分取決於Si源極及汲極區之邊緣缺陷狀況。
因而，在一範例形式中，汲極及源極區之材料相同或類似於相同半導體主體上之覆層。此可提供用於n型及p型半導體主體。藉由其他替代方案，源極及汲極區可為具不同元素之不同材料。
藉由一形式，半導體主體及覆層之應變SiGe材料沿半導體主體延伸，超過通道區之長度，在若干形式中，穿過半導體主體之源極及汲極區達半導體主體之整個長度。在該些狀況下，示例半導體裝置900之側面、截面(從圖2-6採90度，例如從裝置之一端至通道區)，揭示具應變SiGe上部904及Si下部910之鰭或半導體主體 908之側面。覆層906亦延伸部基板902之長度。在此狀況下，半導體主體904及覆層906可在通道區1012維持並在形成自由表面1016之源極或汲極區1014蝕刻掉。藉由一範例，乾式或溼式蝕刻可用以移除半導體主體及覆層，留下半導體主體908之下部910做為源極及汲極材料磊晶生長之基座。
一旦清除，以一範例而言，源極或汲極層1116可沉積於源極或汲極區1014內，或藉由選擇磊晶生長而生長層填充源極或汲極區。源極及汲極區1116可類似地相應於文中所述任何源極或汲極區，諸如圖1之源極區130及132及汲極區134及136。藉由一範例，亦將理解的是汲極或源極區1116可生長而具有相同或類似或其它之應變SiGe半導體主體之相應截面尺寸以維持連續鰭。藉由一形式，源極或汲極層1116之頂表面1120可與於通道區1012之半導體主體904之頂部1022相同高度。源極或汲極層1116之底表面1124可在半導體主體908之下部910上或在其頂部，並與如圖1中所示之絕緣層118之頂表面144對齊。抑或，藉由一範例，源極及汲極層可具有不同尺寸或形狀，諸如彎曲底表面，或在至少一形式中，底部低於絕緣層402之頂部，但高於凹槽308之底部(圖4)。
藉由替代方案，應變SiGe層可維持在源極及汲極區。藉由任一方法，製程800可進行作業以「在源極及汲極區提供摻雜」816。可使用注入及退火或來自固態 源之向內擴散摻雜該些區。接著可適當摻雜源極及汲極區1014以獲得所欲p型或n型半導體主體908。藉由一途徑，源極/汲極區具有約1×1019至1×1021原子/cm3間之摻雜濃度，在一種形式中，至少約5×1020原子/cm3。源極/汲極區可以均勻濃度形成，或可包括不同濃度或摻雜分布之子區，諸如端部區(例如源極/汲極延伸部)。在一種形式中，當電晶體900為對稱電晶體時，源極及汲極區將具有相同摻雜濃度分布。在另一形式中，電晶體900為不對稱電晶體，源極區及汲極區可具有改變之摻雜以便獲得特定電特性。
製程800可繼續作業「形成電極」818。因而，亦可形成閘極1010(圖10-11)並可包括諸如閘極介電122或124(圖1)之閘極介電及閘極電極120(圖1)。此可包括分別於覆層114(若存在)或116之上，及在半導體主體904之通道區1012形成閘極介電層122或124。該等介電層可為生長的閘極介電層，諸如但不侷限於二氧化矽層、氧氮化矽層或其組合。氧化矽或氧氮化矽層可使用乾式/溼式氧化製程而生長於覆層906上，類似於覆層602(圖6)，或114或116(圖1)。在一範例中，當閘極介電層122或124生長時，可選擇性僅在包含半導體之區域上形成，諸如覆層114及116(圖1)或覆層602，而不在隔離或絕緣區402或118上。另一方面，閘極介電層122及124可為圍包沉積介電層。閘極介電層122或124可為高K閘極介電層，包括金屬氧化物介電 層，諸如但不侷限於氧化鉿、氧化鋯、氧化鉭及氧化鈦、氧化鉿矽、氧化鑭、鋁酸鑭、氧化鋯矽、鋇鈦酸鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鉛鋅鈮，僅舉數範例。可藉由化學氣相沉積或濺鍍沉積等沉積高k金屬氧化物介電層。在若干形式中，當使用高k材料時，可於閘極介電122或124上實施退火製程，以促進其品質。在若干形式中，閘極介電122或124可包括假氧化物，隨後於流程中連同假閘極電極一起移除，並以高k閘極介電及金屬閘極取代。藉由一範例，當閘極介電層122及124沉積時，可具有於隔離區402/118上形成之端部。
閘極電極120可形成於閘極介電122及124上，並可由至少一p型功函數金屬或n型功函數金屬組成，取決於電晶體為PMOS(例如p型)或NMOS(例如n型)電晶體。在若干實施中，閘極電極120可包含二或更多金屬膜或層，其中至少一金屬層為功函數金屬層及至少一金屬層為填充金屬層。在若干形式中，閘極電極120為多晶矽閘極電極。在其他實施中，如前所述，閘極電極120可為假多晶矽閘極電極，隨後於流程中移除，並以金屬閘極電極取代。藉由一形式，如圖1中所示，閘極電極120形成的厚度足以完全覆蓋或圍繞半導體主體102及104之通道區、覆層114及116、及閘極介電層122及124。
對於PMOS電晶體而言，可用於閘極電極120之金屬包括但不侷限於釕、鈀、鉑、鈷、鎳、及例如氧化 釕之導電金屬氧化物。對NMOS電晶體而言，可用於閘極電極120之金屬包括但不侷限於鉿、鋯、鈦、鉭、鋁、該些金屬之合金、及該些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。閘極電極之其他材料可包括鈦或鉭的氮化物。
藉由絕緣層118上之電極材料的圍包沉積，使其沉積並圍繞於閘極介電層122及124上，可形成閘極電極。即，閘極電極材料沉積至閘極介電層122及124上，閘極介電層122及124係形成於覆層114(若存在)及116上，覆層114及116係形成於半導體主體102及104之頂表面142及側壁138及140上。若非如此施作閘極電極材料及閘極介電層，則可利用光刻及蝕刻技術圖案化閘極電極材料及閘極介電層。儘管提及消去製程，諸如取代閘極製程之其他技術可用以形成閘極電極120。
在若干形式中，一對間隔器(未顯示)可架上閘極電極120，例如在閘極電極120之相對表面上。間隔器可從諸如氮化矽、氧化矽、碳化矽、摻雜碳之氮化矽、及氧氮化矽之材料形成。形成間隔器之製程通常可包括沉積及蝕刻製程及/或其他熟知技術。
當半導體裝置100或200例如為積體電路之許多該等裝置之一者而非做為隔離電晶體時，製程800亦可選地包括「完成積體電路」820。在此狀況下，「背端」技術可用以形成金屬接點、金屬化層及層間介電以互連各式電晶體成為功能積體電路，諸如微處理器。
參照圖12-16，提供替代製程1600用於使用擴散或氧化形成半導體主體之最初應變SiGe上部，及用於提供上部上之覆層，致能n及p電晶體之覆層。因而，製程1600提供不同製程以實施製程700之作業706、708、及710，並為製程800之替代方案。在所描繪之實施中，藉由偶數編號之一或更多作業1602至1620，製程1600可包括所描繪之一或更多作業、功能或動作。然而，文中實施可包括任何數量作業，使得可跳過若干作業等。此外，各式實施可包括為求清楚而未顯示之其餘作業。而且，通常以關於圖16所描述之技術，製程1600提供用於形成文中圖12-15之實施之覆層半導體結構之範例方法；然而，其他方法可用於形成該等結構。
參照圖12，製程1600可包括作業以「從Si基板形成p型及n型半導體主體」1602，尤其使得最初半導體主體1202及1204之整個高度係由Si製成。藉由如上述類似蝕刻製程以及絕緣沉積作業可形成半導體主體1202及1204，並於此沉積絕緣1206，未從非凹槽Si基板或晶圓之平坦頂表面之應變SiGe層之圍包沉積形成半導體主體之上部核心的此例是個例外。
相反地，製程1600持續進行「於半導體主體上形成SiGe層」1604。此可使用選擇磊晶沉積或圍包沉積並蝕刻掉半導體主體1202及1204間之區域，或藉由使用光刻或其他方法移除而予實施。SiGe層最初可沉積至約1-4nm厚度。如圖12中所示，此導致Si內區或核心 及半導體主體1202及1204上之SiGe的外部最初蓋層或覆層1208或1210。
參照圖13，製程1600可繼續「於p型半導體主體上提供可移除蓋層」1606。該等蓋1302可為諸如氮化矽之氮化物或足以避免SiGe層1208氧化進入p型Si半導體主體1202之其他材料。關於蓋506(圖5)，蓋1302可藉由化學氣相沉積(CVD)圍包沉積，在一種形式中，藉由低溫CVD或晶圓及半導體裝置上之原子層沉積(ALD)。在一種形式中，接著可使用光刻圖案化蓋層1302以形成開口穿過可移除蓋層而暴露n型半導體主體之至少通道區。
一旦覆蓋p型半導體主體，Si半導體主體之上部1304將部分或全部轉換為SiGe。此可於二不同氧化及/或擴散相位中實施。第一相位用以「轉換部分Si n型半導體主體為SiGe」1608。此可藉由使用諸如快速熱氧化(RTO)之氧化或其他退火製程，將Ge從SiGe層1210擴散進入Si半導體主體1204，並從鰭移除Si以形成氧化矽而予完成。例如，可使用約700-1000℃於RTO中達約10至約300秒。此製程將最初SiGe覆層1210及最初Si n型半導體主體1204之上部1304的至少外部區域轉換為濃縮應變SiGe。在一範例中，上部1304之內區1310實質上或完全處於第一相位，且NMOS鰭之整個上部將為如圖14中之應變SiGe。在此狀況下，以下描述之第二相位省略。藉由另一範例，如圖13中所示，在中間 階段，於保持Si之內區1310上形成外部應變SiGe層1308。換言之，製程中第一氧化及/或擴散相位可或不可完全以半導體主體1202之上部1304之SiGe取代Si。上部1304中之Si內區亦可變得較n型半導體主體1204之下部1306更窄(圖13)。
參照圖14，製程1600接著可包括作業以藉由例如乾式或溼式蝕刻「移除蓋層」1610，暴露p型Si半導體主體1202及最初SiGe覆層1208用於氧化或退火之下一相位。一旦未覆蓋，製程1600可包括作業以「轉換部分Si n型半導體主體為SiGe，同時轉換部分p型半導體主體為SiGe」1612。因而，對此第二相位而言，可施加RTO或其他退火製程，在一種形式中，於RTO中約700-1000℃達約10至約300秒。結果結構可提供n型半導體主體1204，具較窄應變SiGe上部1402，同時外層已大部分或完全消耗，使得SiGe上部1402此時無蓋可存在。p型半導體主體1202現在具有較窄上部1404，形成Si內區或藉由從最初覆層1208形成之SiGe蓋層或覆層1408覆蓋之核心。在替代範例中，如上述，可不需第二濃縮步驟。在此狀況下，PMOS SiGe應變覆層1208仍做為PMOS裝置1202上之覆層。接著可維持或移除PMOS覆層。無論任一方法，可如以下說明沉積進一步覆層。
參照圖15，製程1600可基於「於n型半導體主體上提供Si蓋層」1614而持續，以於n型半導體主體之SiGe上部1402之上提供應變覆層或蓋層1502。此可 藉由選擇磊晶沉積或圍包沉積提供。當使用圍包沉積時，可蝕刻掉p型半導體主體1202之不需要覆層，否則可使用蓋或遮罩，接著如文中其他實施之以上描述移除。
另一方面，如圖15中虛線所示，當需要Si覆層1504時，可使用圍包沉積。因而，製程1600可包括「於p型半導體主體上提供Si蓋層」1616。該Si覆層可為相同或不同厚度。n型及p型主體中該Si覆層可具有0.5-2.5nm厚度。p型半導體主體1202之上部1404之結果三層結構包括Si內區或核心1410、內區1410上之中間SiGe層1408(當實施無第二相位時為SiGe層1208)、及可選地SiGe層1408上之外Si覆層1504。三層或兩層(若外Si覆層1504不存在)為通道流動方向之應變，如以上所說明因晶格尺寸失配。SiGe覆層將為至Si核心之壓縮應變(垂直及沿電流流動方向)，其將促進電洞移動性。NMOS之Si覆層將為垂直拉伸應變，因為其匹配SiGe核心之垂直晶格常數，此促進覆層中電子移動性。
PMOS之Si覆層1504可用以促進閘極介電。在此狀況下，Si覆層1504可為約0.5-1nm厚度，使得全部或大部分載子輸送係在應變SiGe/Ge覆層中。否則，可存在覆層之其他選項，使得外覆層1504可以不同材料製成，諸如具不同Ge量之Ge或SiGe，並可形成於p型半導體主體而非Si外覆層上，以增加電洞移動性。對上述任何狀況而言，最後覆層可為PMOS裝置之約30-100% Ge之覆層，及NMOS裝置之核心可為NMOS裝置之SiGe 中約30-70% Ge。
如以上製程800之說明，製程1600可基於「形成源極及汲極區、及電極」1618及「完成積體電路」1620而持續。
雖然範例製程700、800、及1600之實施可包括以所描繪順序實施所示所有作業，本揭露不侷限於此，且在各式範例中，製程700及800之實施可包括僅實施所示作業之子集及/或以不同於所描繪之順序實施。
此外，圖7、9、或16之任何一或更多作業可回應於由一或更多電腦程式產品提供之指令而予實施。該等程式產品可包括提供指令之信號承載媒體，當指令由例如處理器執行時，可提供文中所描述之功能性。電腦程式產品可由任何形式電腦可讀取媒體提供。因而，例如包括一或更多處理器核心之處理器可回應於由電腦可讀取媒體傳遞至處理器之指令而實施圖7、9及/或16中所示之一或更多作業。
參照圖17-22，如文中所描述針對覆層裝置實施模擬之資料樣本。提供範例NMOS裝置進行(100)及(110)晶圓以及隔離及套疊裝置間之比較。如上述，隔離裝置具有沿由絕緣層分離之相同線之鰭，各具其本身之閘極電極，其中該等絕緣截止形成額外自由表面。此覆層結構之進一步好處為針對隔離裝置改進應力及改進移動性，因應變SiGe層之彈性鬆弛造成Si覆層中沿電流流動方向之拉伸應變。
此處半導體主體於具Si70Ge30之8nm寬SiGe內區上具有2nm寬Si覆層。此處模擬之裝置未使用上述Si源極及汲極選項，並於源極及汲極區上維持相同半導體主體材料，但如上述適當摻雜。模擬係針對應力後Si覆層及針對裝置，所以通道中間將在每一結構右側。
圖17-20顯示從隔離至套疊(110)晶圓裝置之垂直應力未顯著改變，但具(110)晶圓之隔離裝置之電流流動應力具有較套疊(其具有0.0)顯著更大應力。圖21顯示隔離(110)晶圓裝置具有較套疊(110)晶圓裝置及隔離及套疊(100)晶圓裝置更高移動性。圖22顯示隔離(110)晶圓裝置之約4-8nm核心寬度之Si佔據較其他三裝置大。無應力之100側壁之移動性預期約250cm2/Vs。
圖23為採用IC之行動運算平台之示意圖，IC具依據本揭露之至少若干實施設置之具有非嵌入式場絕緣體之電晶體及場絕緣體上之較薄電極。行動運算平台2300可為任何可攜式裝置，經組配用於每一電子資料顯示、電子資料處理、無線電子資料傳輸等。例如，行動運算平台2300可為任何平板、智慧手機、膝上型電腦等，並可包括顯示幕2305，其在示例實施中為觸控螢幕(例如電容、電感、電阻等觸控螢幕)、晶片級(SoC)或封裝級整合系統2310、及電池2315。
放大圖2320中進一步描繪整合系統2310。在示例實施中，封裝裝置2350(圖23中標示「具覆層鰭之 PMOS及NMOS電晶體之記憶體/處理器」，並依據文中所描述之實施)包括至少一記憶體晶片(例如RAM)及/或採用具文中討論之p型及n型覆層鰭之電晶體之至少一處理器晶片(例如微處理器、多核心微處理器、或繪圖處理器等)。在實施中，封裝裝置2350為包括採用具文中討論之p型及n型覆層鰭之電晶體之SRAM快取記憶體的微處理器(例如，SRAM快取記憶體可包括採用文中討論之電晶體之反向器電路)。
採用之電晶體可包括半導體裝置，具基板、形成諸如鰭之p型及n型半導體主體的應變層、及至少n型半導體主體上之覆層，其中覆層如文中所描述生長。封裝裝置2350可進一步耦接(例如通訊地耦接)至電路板、基板、或插板2360，連同一或更多電力管理積體電路(PMIC)2330、包括寬帶RF(無線)發射器及/或接收器(TX/RX)(例如包括數位基帶及類比前端模組，進一步包含傳輸路徑上之功率放大器及接收路徑上之低雜訊放大器)之RF(無線)積體電路(RFIC)2325、及其控制器2335。通常，封裝裝置2350亦可耦接(例如通訊地耦接)至顯示幕2305。
功能上，PMIC 2330可實施電池電力調節、DC對DC轉換等，所以具有耦接至電池2315之輸入及提供電流供應至其他功能模組之輸出。如進一步描繪，在示例實施中，RFIC 2325具有耦接至天線(未顯示)之輸出以實施任何數量無線標準或協定，包括但不侷限於Wi-Fi (IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth、其衍生字，以及指定做為3G、4G、5G、及更先進之任何其他無線協定。在替代實施中，每一該些板級模組可整合至分離IC，其耦接至封裝裝置2350之封裝基板，或在耦接至封裝裝置2350之封裝基板之單一IC(SoC)內。
圖24為依據本揭露之至少若干實施設置之運算裝置2400之功能方塊圖。運算裝置2400可於例如平台2300內側發現，並進一步包括容納若干組件之主機板2402，諸如但不侷限於處理器2404(例如應用處理器)，如文中所討論，其可結合電晶體與覆層p型及n型半導體主體，及至少一通訊晶片2406。在實施中，至少一處理器2404、一或更多通訊晶片2406等可實體及/或電耦接至主機板2402。在若干範例中，處理器2404包括封裝於處理器2404內之積體電路晶粒。通常，「處理器」用詞可指處理來自暫存器及/或記憶體之電子資料，將電子資料轉換為可儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或部分裝置。
在各式範例中，一或更多通訊晶片2406亦可實體及/或電耦接至主機板2402。在進一步實施中，通訊晶片2406可為部分處理器2404。依據其應用，運算裝置2400可包括其他組件，可或不可實體及電耦接至主機 板2402。該些其他組件包括但不侷限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、繪圖處理器、數位信號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、固態驅動機(SSD)、光碟(CD)、數位影音光碟(DVD)等)等。
通訊晶片2406可致能無線通訊將資料轉移至/自運算裝置2400。「無線」用詞及其衍生字可用以描述可經由調變電磁輻射傳遞資料至非固態媒體之電路、裝置、系統、方法、技術、通訊通道等。該用詞並未暗示相關裝置不包含任何線路，儘管在若干實施中不包含任何線路。通訊晶片2406可實施任何數量無線標準或協定，包括但不侷限於文中他處所描述者。如所討論，運算裝置2400可包括複數通訊晶片2406。例如，第一通訊晶片可專用於短距離無線通訊，諸如Wi-Fi及Bluetooth，第二通訊晶片可專用於長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
如文中所描述之任何實施中所使用，「調變」用詞係指軟體邏輯、韌體邏輯及/或硬體邏輯之任何組合，經組配以提供文中所描述之功能性。軟體可體現為套裝軟體、編碼及/或指令集或指令，及如文中所描述之任何實施中所使用之「硬體」可包括例如單一或任何組合 之固線式電路、可編程電路、狀態機械電路、及/或儲存由可編程電路執行之指令之韌體。模組可統合或個別體現為形成部分大系統之電路，例如積體電路(IC)、系統晶片(SoC)等。例如，模組可於用於經由文中所討論編碼系統之軟體、韌體、或硬體而實施之邏輯電路中體現。
如文中所描述之任何實施中所使用，「邏輯單元」用詞係指韌體邏輯及/或硬體邏輯之任何組合，經組配以提供文中所描述之功能性。如文中所描述之任何實施中所使用，「硬體」可包括例如單一或任何組合之固線式電路、可編程電路、狀態機械電路、及/或儲存由可編程電路執行之指令之韌體。邏輯單元可統合或個別體現為形成部分大系統之電路，例如積體電路(IC)、系統晶片(SoC)等。例如，邏輯單元可於用於實施文中所討論編碼系統之韌體或硬體之邏輯電路中體現。本技藝中一般技術之人士將理解由硬體及/或韌體實施之作業可替代地經由軟體實施，其可體現為套裝軟體、編碼及/或指令集或指令，亦理解邏輯單元亦可利用一部分軟體實施其功能性。
雖然已參照各式實施描述文中提出之某部件，此描繪不希望以限制的觀念解譯。因此，對熟悉本技藝之人士而言顯而易見的是本揭露相關之文中所描述之實施之各式修改以及其他實施應視作落於本揭露之精神及範圍內。
下列範例關於進一步實施。
藉由一實施，半導體裝置可具有基板，具面對通道流動方向之(110)結晶方位及(110)上表面。至少一p型半導體主體及至少一n型半導體主體，二者皆可設置於基板上，且二者皆具有包含SiGe之至少最初應變半導體材料。個別半導體主體具有設置於源極區及汲極區間之通道區，同時由矽(Si)製成之應變覆層可設置於至少一n型半導體主體之通道區上。閘極介電層可設置於覆層上，及閘極電極可設置於閘極介電層上。源極或汲極材料可分別設置於源極區及汲極區之每一者中。
藉由其他實施，半導體裝置可具有半導體主體，其包含該基板之Si延伸部形成之下部，具有基板之晶體結構及(100)晶體側壁表面。半導體主體具有下部上並包含SiGe之上部。p型半導體主體及n型半導體主體包含實質上均勻SiGe之上部。半導體裝置具有以下至少一者：(1)無覆層存在於該p型半導體主體上，及(2)p型半導體主體具有Si內區，且其中，SiGe層係設置於內區上，且其中，p型半導體主體具有SiGe層上之Si覆層。n型半導體主體具有具SiGe內核心之上部，及p型半導體裝置具有具Si內核心之上部。源極區及汲極區包含以下至少一者：(a)與相同半導體主體上之覆層相同材料，及(b)填充材料，設置於藉由從半導體主體之一或更多源極區及/或汲極區移除材料形成之空間，且其中，半導體主體具有藉由移除形成之鬆弛造成之自由表面。
藉由一途徑，行動運算平台包含微處理器，包含基板，具有面對通道流動方向之(110)結晶方位及(110)上表面。至少一p型半導體主體及至少一n型半導體主體，二者皆設置於基板上，且二者皆具有包含SiGe之至少最初應變半導體材料。個別半導體主體可具有設置於源極區及汲極區間之通道區，同時由矽(Si)製成之應變覆層可設置於至少一n型半導體主體之通道區上。閘極介電層可設置於覆層上，及閘極電極可設置於閘極介電層上。源極或汲極材料可分別設置於源極區及汲極區之每一者中。
藉由其他途徑，微處理器可具有半導體主體，其包含從基板之Si延伸部形成之下部，具有基板之晶體結構及(100)晶體側壁表面。半導體主體具有下部上之上部並包含SiGe。p型及n型半導體主體包含實質上均勻SiGe之上部。微處理器具有以下至少一者：(1)無覆層存在於該p型半導體主體上，及(2)p型半導體主體具有Si內區，且其中，SiGe層係設置於內區上，且其中，p型半導體主體具有SiGe層上之Si覆層。n型半導體主體具有具SiGe內核心之上部，及p型半導體裝置具有具Si內核心之上部。源極區及汲極區包含以下至少一者：(a)與相同半導體主體上之覆層相同材料，及(b)填充材料，設置於藉由從半導體主體之一或更多源極區及/或汲極區移除材料形成之空間，且其中，半導體主體具有藉由移除形成之鬆弛造成之自由表面。
藉由一觀點，半導體裝置之製造方法，包含於基板上形成至少一p型半導體主體及至少一n型半導體主體。半導體主體具有源極區、通道區、及汲極區。方法亦包含形成半導體主體之下部，包含於基板中形成凹槽，及於下部上形成半導體主體之上部，包含具面對通道流動方向之(110)結晶方位及(110)上表面及至少在通道區之應變SiGe。方法亦包括於至少一n型半導體主體上形成包含矽之覆層。
藉由其他觀點，方法包含具有上部經形成具(100)側壁表面，及形成至少一p型半導體主體及至少一n型半導體主體，包含以下至少一者：(A)於基板上形成應變SiGe層，及形成凹槽穿過SiGe層及進入基板，以形成p型半導體主體及n型半導體主體具由矽製成之下部及由SiGe製成之上部；及(B)於基板中形成凹槽以形成具有矽之直立延伸部，於延伸部上沉積SiGe層，及將至少n型半導體主體之Si延伸部轉換為上部，至少部分包含應變SiGe，包含移動SiGe層之Ge進入至少上部，同時p型半導體主體之延伸部係由保護可移除蓋覆蓋。方法亦可包含將半導體主體上更多Si延伸部轉換為上部，包含應變SiGe，包含移動半導體主體上SiGe層之Ge進入上部，同時p型半導體主體未覆蓋，以形成實質上遍及上部之SiGe之n型半導體主體之上部，及形成具SiGe外覆層及矽內區之p型半導體主體之上部。
方法亦可包含於p型半導體主體上形成矽覆 層，其中轉換係藉由以下至少一者實施：退火，及藉由快速熱氧化(RTO)之氧化。方法包含以下至少一者：(a)維持p型半導體主體上之可移除蓋，同時於n型半導體主體上沉積覆層，及(b)將於n型半導體主體上沉積覆層產生之p型半導體主體上之覆層材料移除。沉積可移除蓋包含沉積可移除蓋層，形成開口穿過可移除蓋層以暴露至少部分n型半導體主體，及於SiGe層至少部分擴散至n型半導體主體上之後，移除蓋層。方法包含於至少一半導體主體上形成源極區及/或汲極區，並具以下至少一者：(1)與相同半導體主體上之覆層相同材料，及(2)填充材料，設置於藉由從半導體主體之一或更多源極區及/或汲極區移除材料形成之空間。半導體主體具有藉由移除形成之鬆弛造成之自由表面。
在進一步範例中，微處理器可包括SRAM快取記憶體，進一步具有包括任一以上範例結構之電晶體。
在仍進一步範例中，行動運算平台可包括任一範例結構。
將認識到本發明不侷限於所描述之實施，但可以修改及替代實現而未偏離申請項之範圍。例如，以上實施可包括部件之特定組合。然而，以上實施不侷限於此，且在各式實施中，以上實施可包括僅採用該等部件之子集，採用不同順序之該等部件，採用該等部件之不同組合，及/或採用清楚表列之該些部件以外之其餘部件。因此，本發明之範圍應參照申請項連同其等效論述之完整範 圍決定。
100‧‧‧半導體裝置
102‧‧‧p型半導體主體
104‧‧‧n型半導體主體
106‧‧‧基板
108、109‧‧‧下部
110、112‧‧‧上部
114、116‧‧‧覆層
118‧‧‧絕緣層
120‧‧‧閘極電極
122、124‧‧‧閘極介電層
126、128‧‧‧通道區
130、132‧‧‧源極區
134、136‧‧‧汲極區
138、140‧‧‧側壁
142、144‧‧‧頂表面

Claims (21)

  1. 一種半導體裝置，包含：基板，具有面對通道流動方向之(110)結晶方位及(110)上表面；至少一p型半導體主體及至少一n型半導體主體，二者皆設置於該基板上，且二者皆具有包含SiGe之至少最初應變半導體材料，該個別半導體主體具有設置於源極區及汲極區間之通道區；應變覆層，設置於至少一n型半導體主體之該通道區上，由矽(Si)製成；閘極介電層，設置於該覆層上；閘極電極，設置於該閘極介電層上；以及源極或汲極材料，分別設置於該源極區及該汲極區之每一者中。
  2. 如申請專利範圍第1項之半導體裝置，其中，該半導體主體包含從該基板之Si延伸部形成之下部，具有該基板之晶體結構及(100)晶體側壁表面，及在該下部上並包含SiGe之上部。
  3. 如申請專利範圍第1項之半導體裝置，其中，該p型半導體主體及該n型半導體主體包含實質上均勻SiGe之上部。
  4. 如申請專利範圍第1項之半導體裝置，其中，無覆層存在於該p型半導體主體上。
  5. 如申請專利範圍第1項之半導體裝置，其中，該p 型半導體主體具有Si內區，且其中，SiGe層係設置於該內區上。
  6. 如申請專利範圍第5項之半導體裝置，其中，該p型半導體主體具有該SiGe層上之Si覆層。
  7. 如申請專利範圍第1項之半導體裝置，其中，該n型半導體主體具有具SiGe內核心之上部，及該p型半導體裝置具有具Si內核心之上部。
  8. 如申請專利範圍第1項之半導體裝置，其中，該源極區及該汲極區包含以下至少一者：與該相同半導體主體上之該覆層相同材料，以及填充材料，設置於藉由從該半導體主體之一或更多源極區及/或汲極區移除材料形成之空間，且其中，該半導體主體具有藉由該移除形成之鬆弛造成之自由表面。
  9. 如申請專利範圍第1項之半導體裝置，其中，該半導體主體包含從該基板之Si延伸部形成之下部，具有該基板之晶體結構及(100)晶體側壁表面，及在該下部上並包含SiGe之上部，其中，該p型半導體主體及該n型半導體主體包含實質上均勻SiGe之上部，其中，以下至少一者：無覆層存在於該p型半導體主體上，以及該p型半導體主體具有Si內區，且其中，SiGe層係設置於該內區上，且其中，該p型半導體主體具有該SiGe層上之Si覆層， 其中，該n型半導體主體具有具SiGe內核心之上部，及該p型半導體裝置具有具Si內核心之上部，且其中，該源極區及該汲極區包含以下至少一者：與該相同半導體主體上之該覆層相同材料，以及填充材料，設置於藉由從該半導體主體之一或更多源極區及/或汲極區移除材料形成之空間，且其中，該半導體主體具有藉由該移除形成之鬆弛造成之自由表面。
  10. 一種行動運算平台，包含：微處理器，包含：基板，具有面對通道流動方向之(110)結晶方位及(110)上表面；至少一p型半導體主體及至少一n型半導體主體，二者皆設置於該基板上，且二者皆具有包含SiGe之至少最初應變半導體材料，該個別半導體主體具有設置於源極區及汲極區間之通道區；應變覆層，設置於至少一n型半導體主體之該通道區上，由矽(Si)製成；閘極介電層，設置於該覆層上；閘極電極，設置於該閘極介電層上；以及源極或汲極材料，分別設置於該源極區及該汲極區之每一者中；顯示幕，通訊地耦接至該微處理器；以及無線收發器，通訊地耦接至該微處理器。
  11. 如申請專利範圍第10項之平台，其中，該半導 體主體包含從該基板之Si延伸部形成之下部，具有該基板之晶體結構及(100)晶體側壁表面，及該下部上並包含SiGe之上部，其中，該p型半導體主體及該n型半導體主體包含實質上均勻SiGe之上部，其中，以下至少一者：無覆層存在於該p型半導體主體上，以及該p型半導體主體具有Si內區，且其中，SiGe層係設置於該內區上，且其中，該p型半導體主體具有該SiGe層上之Si覆層，其中，該n型半導體主體具有具SiGe內核心之上部，及該p型半導體裝置具有具Si內核心之上部，且其中，該源極區及該汲極區包含以下至少一者：與該相同半導體主體上之該覆層相同材料，以及填充材料，設置於藉由從該半導體主體之一或更多源極區及/或汲極區移除材料形成之空間，且其中，該半導體主體具有藉由該移除形成之鬆弛造成之自由表面。
  12. 一種半導體裝置之製造方法，包含：於基板上形成至少一p型半導體主體及至少一n型半導體主體，其中，該半導體主體具有源極區、通道區、及汲極區，並包含：形成該半導體主體之下部，包含於該基板中形成凹槽，以及於該下部上形成該半導體主體之上部，包含具面 對通道流動方向之(110)結晶方位及(110)上表面及至少在該通道區之應變SiGe；以及於至少一該n型半導體主體上形成包含矽之覆層。
  13. 如申請專利範圍第12項之方法，其中，該上部經形成具(100)側壁表面。
  14. 如申請專利範圍第12項之方法，其中，形成至少一p型半導體主體及至少一n型半導體主體包含：於該基板上形成應變SiGe層，以及形成凹槽穿過該SiGe層及進入該基板，以形成該p型半導體主體及該n型半導體主體具由矽製成之下部及由SiGe製成之上部。
  15. 如申請專利範圍第12項之方法，其中，形成至少一p型半導體主體及至少一n型半導體主體包含：於該基板中形成凹槽以形成具有矽之直立延伸部；於該延伸部上沉積SiGe層；以及將至少該n型半導體主體之該Si延伸部轉換為該上部，至少部分包含應變SiGe，包含移動該SiGe層之Ge進入至少該上部，同時該p型半導體主體之該延伸部係由保護可移除蓋覆蓋。
  16. 如申請專利範圍第15項之方法，包含：將該半導體主體上更多該Si延伸部轉換為該上部，包含應變SiGe，包含移動該半導體主體上該SiGe層之Ge進入該上部，同時該p型半導體主體未覆蓋，以形成實質上遍及該上部之SiGe之該n型半導體主體之上部，及形 成具SiGe外覆層及矽內區之該p型半導體主體之上部。
  17. 如申請專利範圍第16項之方法，包含於該p型半導體主體上形成矽覆層。
  18. 如申請專利範圍第15項之方法，其中，該轉換係藉由以下至少一者實施：退火，以及藉由快速熱氧化(RTO)之氧化。
  19. 如申請專利範圍第12項之方法，包含以下至少一者：維持該p型半導體主體上之可移除蓋，同時於該n型半導體主體上沉積該覆層，以及將於該n型半導體主體上沉積該覆層產生之該p型半導體主體上之覆層材料移除。
  20. 如申請專利範圍第12項之方法，包含於至少一該半導體主體上形成源極區及/或汲極區，並具以下至少一者：與該相同半導體主體上之該覆層相同材料，以及填充材料，設置於藉由從該半導體主體之一或更多源極區及/或汲極區移除材料形成之空間，且其中，該半導體主體具有藉由該移除形成之鬆弛造成之自由表面。
  21. 如申請專利範圍第12項之方法，其中，該上部經形成具(100)側壁表面；其中，形成至少一p型半導體主體及至少一n型半導體主體包含以下至少一者： (A)於該基板上形成應變SiGe層，以及形成凹槽穿過該SiGe層及進入該基板，以形成該p型半導體主體及該n型半導體主體具由矽製成之下部及由SiGe製成之上部；以及(B)於該基板中形成凹槽以形成具有矽之直立延伸部，於該延伸部上沉積SiGe層，將至少該n型半導體主體之該Si延伸部轉換為該上部，至少部分包含應變SiGe，包含移動該SiGe層之Ge進入至少該上部，同時該p型半導體主體之該延伸部係由保護可移除蓋覆蓋，以及將該半導體主體上更多該Si延伸部轉換為該上部，包含應變SiGe，包含移動該半導體主體上該SiGe層之Ge進入該上部，同時該p型半導體主體未覆蓋，以形成實質上遍及該上部之SiGe之該n型半導體主體之上部，及形成具SiGe外覆層及矽內區之該p型半導體主體之上部；該方法包含於該p型半導體主體上形成矽覆層；其中，該轉換係藉由以下至少一者實施：退火，以及藉由快速熱氧化(RTO)之氧化；包含以下至少一者： 維持該p型半導體主體上之可移除蓋，同時於該n型半導體主體上沉積該覆層，以及將於該n型半導體主體上沉積該覆層產生之該p型半導體主體上之覆層材料移除；其中，沉積該可移除蓋包含：沉積可移除蓋層；形成開口穿過該可移除蓋層以暴露至少部分n型半導體主體；以及於該SiGe層至少部分擴散至該n型半導體主體上之後，移除該蓋層；以及包含於至少一該半導體主體上形成源極區及/或汲極區，並具以下至少一者：與該相同半導體主體上之該覆層相同材料，以及填充材料，設置於藉由從該半導體裝置之一或更多源極區及/或汲極區移除材料形成之空間，且其中，該半導體主體具有藉由該移除形成之鬆弛造成之自由表面。
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