CN104051539A - 形成FinFET半导体设备的低缺陷取代鳍部的方法及其所产生的设备 - Google Patents

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Abstract

本发明涉及形成FinFET半导体设备的低缺陷取代鳍部的方法及其所产生的设备，揭露一种包括基底鳍部的例示性设备，基底鳍部形成于由第一半导体材料所构成的基底中，其中基底鳍部的至少一个侧壁实质处于基底的晶体结构的<100>结晶方向，取代鳍部结构位于基底鳍部之上，其中取代鳍部结构由不同于第一半导体材料的半导体材料所构成，以及闸极结构位于取代鳍部结构的至少一部分附近。

Description

形成FinFET半导体设备的低缺陷取代鳍部的方法及其所产生的设备
技术领域
一般而言，本揭露关于场效晶体管(FET)半导体设备的制造，并且更具体地说，关于形成鳍式场效晶体管(FinFET)半导体设备的低缺陷取代鳍部的各种方法以及其所产生的设备结构。
背景技术
如CPU、储存设备、ASIC（特殊应用集成电路）及诸如此类先进集成电路的制造需要按照所指定的电路布局在给定的芯片区域中形成大量电路组件，其中所谓的金属氧化物场效晶体管（MOSFET或FET）代表一种重要的电路组件，其实质决定集成电路的效能。习知的FET为平面型设备，其通常包括源极区、漏极区、位于源极区与漏极区之间的沟道区、以及位于沟道区上面的栅极电极。流经FET的电流是受控于施加至栅极电极的电压。例如，对于NMOS设备而言，若没有电压施加至栅极电极，则没有电流通过NMOS设备（忽略不理想的漏电流，其相对较小）。然而，当适度正电压施加于栅极电极时，NMOS设备的沟道区变导通，并且让电流通过导电沟道区在源极区与漏极区之间流动。
为了改良FET的操作速度，也为了增加集成电路设备上FET的密度，设备设计师过去数十年来已大幅缩减FET的实体尺寸。更具体地说，FET的沟道长度已显著缩短，这已改良FET的切换速度并且降低FET的操作电流与电压。然而，FET沟道长度的缩短同样也缩短了源极区与漏极区之间的距离。在某些情况下，此介于源极与漏极之间的间隔缩短导致难以使源极区与沟道的电位有效免于漏极电位造成的负面影响。这有时称为所谓的短沟道效应，其中FET作为主动式切换器的特性会遭到衰减。
对比于平面型FET，有所谓的3D设备，如例示性FinFET设备，其属于三维结构。更具体地说，在FinFET中，形成的是普遍垂直而置的鳍形主动区，并且栅极电极包围此鳍形主动区的两侧与上表面以形成三栅结构，而非平面型结构，以便使用具有三维结构的沟道。在某些情况下，例如氮化硅的绝缘覆盖层置于鳍部的顶部，并且FinFET设备仅具有双栅结构（仅侧壁）。不同于平面型FET，在FinFET设备中，沟道垂直于半导电基底的表面而成，用以缩减半导体设备的实体尺寸。还有，在FinFET中，位于设备的漏极区处的接面电容大幅降低，此易于显著降低短沟道效应。在对FinFET设备的栅极电极施加适当电压时，鳍部的表面（以及表面附近的内部部位），亦即鳍部的垂直取向侧壁与顶部上表面，形成有助于电流导通的表面反转层或容积反转层(volume inversion layer)。在FinFET设备中，「沟道宽度」估计为大约两倍(2×)垂直鳍部高度加上鳍部顶部表面的宽度，亦即鳍部宽度。可在与平面型晶体管设备的占板面积(foot-print)相同的占板面积中形成多重鳍部。因此，对于给定的绘图空间(plot space)（或占板面积），FinFET易于能够产生比平面型晶体管设备显著更高的驱动电流密度。另外，由于FinFET设备上「鳍部」沟道的栅极静电控制优良，故FinFET设备在设备「关闭(OFF)」后的漏电流相较于平面型FET的漏电流显著降低。简言之，FinFET设备的3D结构相较于平面型FET属于优良的MOSFET结构，尤其是20纳米(nm)及以下的CMOS技术节点。
常进行用以形成FinFET设备的一种处理流程包括在基底中形成多个凹槽，用以界定将形成STI区的区域并且用以界定鳍部的初始结构，而且为了简化处理可在相同处理作业期间于基底中形成这些凹槽。在某些情况下，凹槽按照要求设计成具有相同间距(pitch)（为了在光刻期间得到较佳分辨率）并且其深度与宽度做成一样（为了简化处理及各种功能要求），其中凹槽的深度对于所要求的鳍部高度是足够的，并且深到足以使有效STI区形成。形成凹槽之后，形成一层如二氧化硅之类的绝缘材料以便过量填充凹槽。之后，进行化学机械研磨(CMP)制程以平整化绝缘材料的上表面与鳍部的顶部（或图案化硬掩膜的顶部）。之后，进行回蚀刻(etch-back)制程使介于鳍部之间的绝缘材料层凹陷从而曝露鳍部的上部位，其对应于鳍部的最终鳍部高度。
设备制造商在生产效能提升且生产成本比前世代设备更低的集成电路产品上面临不断的压力。因此，设备设计师将大量的时间与精力花在最大化设备效能，同时也在寻找降低制造成本并且改良制造可靠度的方式。关于3D设备，设备设计师已耗费许多年并且使用各种技术努力改良此类设备的效能能力及可靠度。设备设计师目前正使用如所谓III-V族材料之类的替代半导体材料研究制造FinFET设备，用意是在增强此类设备的效能能力，例如使低电压操作成为可能。然而，此类替代材料在硅基底（产业界所使用的主导基底）上的整合由于介于此类材料与硅之间的晶格常数的差异颇大而属于重要议题。
本揭露针对形成FinFET半导体设备的低缺陷取代鳍部的各种方法及其所产生的设备结构。
发明内容
下文介绍简化的发明内容以便对本发明的某些态样有基本的理解。此内容不是本发明的详尽概述。其用意不在于辨别本发明的主要或关键组件或描述本发明的范畴。唯一目的在于以简化形式介绍某些概念作为后文所述更详细说明的引言。
基本上，本揭露针对形成FinFET半导体设备的低缺陷取代鳍部的各种方法及其所产生的设备结构。本文所揭露的一种例示性设备包括形成于由第一半导体材料所构成的基底中的基底鳍部，其中所述基底鳍部的至少一个侧壁实质处于基底的晶体结构的<100>结晶方向，位于基底鳍部之上的取代鳍部结构，其中取代鳍部结构由不同于第一半导体材料的半导体材料所构成，以及位于取代鳍部结构的至少一部分附近的栅极结构。
本文所揭露的另一个例示性设备包括形成于由第一半导体材料所构成的(100)基底中的基底鳍部，其中基底鳍部的长轴处于(100)基底的晶体结构的<100>结晶方向，位于基底鳍部之上的取代鳍部结构，其中取代鳍部结构由不同于第一半导体材料的半导体材料所构成，以及位于取代鳍部结构的至少一部分附近的栅极结构。
本文所揭露的又另一个例示性设备包括形成于由第一半导体材料所构成的(110)基底中的基底鳍部，其中基底鳍部的长轴处于(110)基底的晶体结构的<110>结晶方向，位于基底鳍部之上的取代鳍部结构，其中取代鳍部结构由不同于第一半导体材料的半导体材料所构成，以及位于取代鳍部结构的至少一部分附近的栅极结构。
本文所揭露的一种例示性方法包含在基底中形成基底鳍部以使得基底的至少一个侧壁实质处于基底的<100>结晶方向，在基底鳍部之上形成取代鳍部以及在取代鳍部的至少一部分附近形成栅极结构。
本文所揭露的另一个例示性方法包括取得(100)硅基底，在基底中形成基底鳍部以使得基底鳍部的长轴相对于(100)硅基底的<010>方向以45度的相对夹角定向，在基底鳍部之上形成取代鳍部，以及在取代鳍部的至少一部分附近形成栅极结构。
在本文所揭露的又另一个例示性方法包括取得(110)硅基底，在基底中形成基底鳍部以使得基底鳍部的长轴相对于(110)硅基底的<100>方向以90度的相对夹角定向，以及在取代鳍部的至少一部分附近形成栅极结构。
附图说明
本揭露可配合附图参照底下说明予以理解，其中相同的参考组件符号视为相称的组件，以及其中：
图1A说明FinFET设备的例示性实施例，其具有为了供参考而予以辨别的各式特征；
图1B相对于例示性<100>基底的结晶取向，说明例示性先前技术FinFET设备的鳍部的取向；
图1C至图1F说明本文所揭露用于形成FinFET半导体设备的低或实质无缺陷取代鳍部的各种例示性新颖方法、以及其所产生的新颖设备的各种具体实施例；
图2A至图2F说明本文所揭露用于形成CMOS应用中所使用FinFET半导体设备的低或实质无缺陷取代鳍部的各种例示性新颖方法、以及其所产生的新颖设备的各式具体实施例；
图3A至图3G说明本文所揭露用于形成FinFET半导体设备的低或实质无缺陷取代鳍部的又其它例示性新颖方法、以及其所产生的新颖设备的各种具体实施例；
图4A至图4F说明本文所揭露用于形成FinFET半导体设备的低或实质无缺陷取代鳍部的新颖方法的其它例示性具体实施例、以及其所产生的新颖设备的各种具体实施例；
图5A至图5H说明本文所揭露用于形成FinFET半导体设备的低或实质无缺陷取代鳍部的新颖方法的另外的例示性具体实施例、以及其所产生的新颖设备的各种具体实施例；
图6A至图6H说明本文所揭露用于形成FinFET半导体设备的低或实质无缺陷取代鳍部的新颖方法的又其它例示性具体实施例、以及其所产生的新颖设备的各种具体实施例；
尽管本文所揭示的专利标的(subject matter)容许各种改进和替代形式，但其特定具体实施例仍已藉由图式中的实施例表示并且在本文中予以详述。然而，应理解的是，本文对特定具体实施例的说明其用意不在于限制本发明于所揭露的特殊形式，相反地，用意在于含括落于如权利要求书所界定本发明精神与范畴内的所有改进、均等件、以及替代。
主要组件符号说明
10    基底
12    垂直方向
13    基底
14    水平方向
16    凹口
32    基底鳍部
34    取代鳍部
34X   取代鳍部
36    绝缘材料
100   设备
100N  N型FinFET设备
100P  Ｐ型FinFET设备
102   半导体基底
104   基底鳍部
105   凹槽
106   绝缘材料
108   凹槽隔离区
110   图案化掩膜层
112   凹部
114   取代鳍部
120   图案化掩膜层
122   凹部
122A  凹部
123   二氧化硅
124   氮化硅
125   图案化掩膜层
127   凹部
129   凹部
130   硅/锗完全应变层
135   凹部
140   硅/锗完全应变层
140A  余留部位
141   凹部
143   凹部
200   栅极结构
200A  栅极绝缘层
200B  栅极电极
A     FinFET设备
B     半导体基底
C     鳍部
D     栅极电极
E     侧壁间隔物
F     栅极覆盖层
G     长轴、中心线
H     侧壁。
具体实施方式
底下说明的是本发明的各种例示性具体实施例。为了厘清，未在本说明书中说明实际实现的所有特征。当然将了解的是，在任何此实际具体实施例的研制中，必须施作许多实现特定性决策以达成研制者的特定目的，如符合系统相关与商业相关限制条件，其视实作而不同。再者，将了解的是，此研制计划可能复杂且耗时，不过对于藉助于本揭露效益的本技术领域上具有普通技能者而言仍将是例行事务。
现在将参照附图说明本专利标的。图式中所示意的各种结构、系统及设备其目的仅在于说明而非为了以所属领域技术人员所熟知的细节混淆本揭露。虽然如此，仍含括附图以说明并且解释本揭示的例示性实施例。应该理解并且解读本文的用字及词组与所属相关领域的技术人员所理解的用字及词组具有兼容的意义。术语或词组的特殊定义，亦即，有别于所属领域技术人员所理解的普通及惯用意义的定义，用意是要藉由本文对于术语或词组的一致性用法予以隐喻。就术语或词组用意在于具有特殊意义，亦即，不同于所属领域技术人员所理解的术语或词组，的方面来说，此特殊定义将在说明书中以直接并且明确提供术语或词组特殊定义的明确方式予以清楚提出。
本揭露针对形成FinFET半导体设备的低缺陷取代鳍部的各种方法及其所产生的设备结构。本文所揭露的方法可用于制造N型设备或P型设备任一者，并且此类设备的栅极结构可用所谓的「栅极先制（gate-first）」或「取代栅极」（「栅极后制（gate-last）」）技术形成。所属领域技术人员在完整阅读本申请书后将显而易知的是，本方法可应用于各种设备，包括，但不局限于，逻辑设备、内存设备等，并且本文所揭露的方法可用于形成N型或P型半导体设备。现在将搭配附图更详细地说明本文所揭露的方法及设备的各种例示性具体实施例。
图1A是参考用FinFET半导体设备的透视图，其因为与FinFET设备A的许多基本特征有关而提供作为参考之用。FinFET设备A形成于半导体基底B之上。FinFET设备A包括多个鳍部C、栅极电极D、侧壁间隔物E以及闸极覆盖层F。字母H指的是鳍部C的侧壁。虚线G说明鳍部C的长轴或中心线。图1A中的视图「X-X」说明本文所揭露的设备的各式剖面图可在底下所述的图式中截取的位置，亦即朝与栅极电极D的长轴平行的方向（栅极宽度方向）的位置。鳍部C被栅极电极D所包覆的部位为FinFET设备A的沟道区。在习知的处理流程中，鳍部C位于源极/漏极区中的部位可增大尺寸或甚至可藉由进行一道或多道磊晶生长制程而合并在一起（图1A中未图标）。进行设备的源极/漏极区的尺寸增大或合并鳍部C于其中的处理，用以降低源极／漏极区的电阻或诱发沟道区中的拉伸或压缩应力。
基本上，本案发明人已发现，藉由以特定结晶取向使FinFET设备的鳍部C的侧壁H及/或长轴G定向，可形成取代鳍部结构而使得其所产生的取代鳍部结构包含实质相对少量（若有的话）的缺陷。在某些情况下，其所产生的取代鳍部结构可实质无缺陷。
图1B描述FinFET设备的鳍部如何可相对于基底材料的结晶取向而定向的例示性先前技术实施例。图1B说明具有(100)晶体结构的先前技术基底10，其中「()」用于表示特定平面。此类(100)基底在本技术领域中是众所周知的，并且基本上可从许多制造商取得。所属领域技术人员众所周知的是，基底10的制造方式是将基底10内的结晶平面配置成特定的有序配置。例如，图1B说明此一例示性基底10的平面图，其在(100)结晶平面中具有表面法线「Z」。如本文所述，(100)基底10在「Y」或垂直方向12（于平面图中）具有<010>结晶方向并且在「X」或水平方向14（于平面图中）具有<110>结晶方向。本文所使用的「<>」标示反映一系列均等方向的识别。(100)基底10在「Z」方向，亦即在进出图1B所示平面图的方向，也具有<100>结晶方向。图1B所示的平面图也反映FinFET设备的例示性鳍部C通常如何相对于(100)基底10的各式晶体结构而定向。基本上，鳍部C的长轴G通常以基底10的晶体结构的<110>方向而定向。基底10包括例示性凹口16，其在所述的实施例中，指示依从「Y」或垂直方向12（于平面图中）的结晶方向，亦即<010>结晶方向。同样在图1B中所述的是例示性鳍部结构C的剖面图及俯视图，其表示在(100)基底10中形成的鳍部C的各式态样的结晶取向。可在这些视图中看到的是，鳍部C的长轴G是依从基底10的晶体结构的<110>结晶方向而置，而鳍部C的侧壁H是依从基底10的晶体结构的<110>方向而置。
图1C说明本文所揭示的一个例示性实施例，对比于先前技术，鳍部C的长轴或中心线G是依从(100)基底10的<100>方向而定向。此亦定位鳍部C的侧壁H，使得其取决于鳍部C的截面形状依从实质相同的<100>方向而定向。在所述的实施例中，这可藉由以相对于基底10的「Y」轴朝基底10的<011>结晶方向呈+/-45度的相对夹角使鳍部C的长轴G定向而完成。换句话说，鳍部的长轴G是以相对概念转动+/-45度至图1B所示鳍部C的取向。这可藉由将基底10的凹口16保持于所述位置并且转动鳍部H而达成，使得鳍部的长轴或中心线G相对于基底10的Y轴转动+/-45度，如图1C所示。可看到的是，利用此转动，鳍部C的长轴G以及鳍部H的上表面全都依从基底10的<100>结晶取向而定向，而鳍部的侧壁H是置成依从实质相同的<100>结晶取向而定向。
图1D描述本文所揭露的另一个例示性实施例，其中鳍部C的长轴或中心线G对比于先前技术是依从(110)基底13的<110>方向而定向，其可易于为FinFET设备改善电子或电洞的迁移率。此配置还将鳍部C的侧壁H定位成取决于鳍部C的截面形状依从实质<100>结晶取向。在所述实施例中，此可藉由依从相对于(110)基底的<100>方向呈90度夹角的方向使鳍部C的长轴G定向而完成。
本案发明人已发现的是，就形成取代鳍部结构而言，藉由使基底鳍部的侧壁H定向使得基底鳍部的侧壁实质依从基底的晶体结构的<100>方向而置，可形成取代鳍部结构以致其实质无缺陷或包含非常少量的缺陷。鳍部C的侧壁H精确依从<100>结晶取向而置的程度取决于鳍部C的截面形状。图1E为利用本文所揭露的方法所形成的设备的TEM照片。基本上，此设备包括多个基底鳍部32以及具有绝缘材料36置于鳍部32/34附近的取代鳍部34。在图1E所示的设备中，基底鳍部32的长轴G（进出图式页面的鳍部中心线）处于硅基底的<100>方向。在图1E所示的锥形基底鳍部32的情况下，此类锥形鳍部的侧壁H由于所述鳍部的锥形形状而可稍微偏离<100>方向而置。当然，若必要，基底鳍部32的制造可具有更加垂直定向的侧壁或甚至实质垂直的侧壁。此些基底鳍部32的侧壁H愈垂直，其将依从基底的<100>方向更紧密而置。因此，在述及本文所揭露的基底鳍部32的长轴或中心轴G处于基底的<100>方向时，用意在于涵盖基底鳍部的取向与其截面组构无关，亦即与截面中所观视的基底鳍部32是否呈锥形或矩形或任何其它形状无关。在所述的实施例中，取代鳍部34由硅/锗所构成，并且其藉由进行磊晶沉积制程而形成，以便在基底鳍部32上形成取代鳍部34。磊晶沉积制程的条件如下所示：温度为450℃；压力为10托(Torr)；以及处理时间约10分钟，使用硅烷和锗烷作为前驱气体。注意，图1E所示的取代鳍部34中没有任何实质缺陷。
图1F是设备的TEM照片，其中用于形成图1E所示的取代鳍部34的方法是被执行用以在基底鳍部32之上形成取代鳍部34X。图1E至1F所示的两个具体实施例之间的唯一差异在于，在图1F所示的具体实施例中，基底鳍部32的长轴处于基底的晶体结构的<110>方向。这亦导致图1F所示鳍部的侧壁近似处于相同的结晶取向，亦即<110>。注意到，图1F所示的取代鳍部34X中存在有缺陷38X。
本文所揭露的取代鳍部可使用各种技术形成。图2A至2F描述本文所揭露用于形成用在CMOS应用中的FinFET半导体设备的低或实质无缺陷取代鳍部的各种例示性新颖方法、以及其所产生的新颖设备的各种具体实施例。在附图中，设备100描述为形成于诸如硅等第一半导体材料所构成的半导体基底102之上。例示性基底102可为主体半导体基底，或其可为所谓SOI（绝缘体上硅）基底或所谓SGOI（绝缘体上硅/锗）基底的主动层。因此，术语「基底」、「半导体基底」或「半导电基底」应被理解成涵盖所有半导体材料以及此类半导体材料的所有形式。图2A至2F所示的设备100由Ｐ型FinFET设备100P以及N型FinFET设备100N所构成。
于图2A所示的制造点，透过图案化蚀刻掩膜（图未示）对基底102进行一道或多道蚀刻制程以在基底102中界定多个凹槽105。凹槽105的形成导致多个基底鳍部104的形成。之后，以绝缘材料106过量填充凹槽105，并且进行例如CMP制程或回蚀刻制程等平整化制程以平整化绝缘材料层106的上表面及基底鳍部104的上表面。前述制程作业还导致例示性凹槽隔离区108的形成，其将P型FinFET设备100P与N型FinFET设备100N电性隔离。当然，所属领域技术人员在完整阅读本申请书后将知道的是，可在为设备100形成基底鳍部104之前或之后形成隔离结构108。重要的是，在附图中，内含「<100>」的方框表示至少基底鳍部104的侧壁是依从基底102的<100>结晶方向而实质定向。在某些具体实施例中，鳍部的长轴G也可依从基底102的<100>方向而定向（对于(100)基底而言），或者长轴B可依从基底102的<110>方向而定向（对于(110）基底而言）。亦即，在本文所示的剖面图中，基底鳍部104的侧壁实质处于基底102的<100>结晶方向。本文所述的绝缘材料层106可由各种不同材料所构成，举例如二氧化硅、氮化硅、氮氧化硅或任何其它半导体制造业常用的介电材料等等、或其多种层件等等，并且其可藉由进行例如化学气相沉积(CVD)等各种技术而形成。
凹槽105的深度与宽度以及基底鳍部104的高度与宽度可随特定应用而变。在一个例示性具体实施例中，基于当前技术，凹槽105的宽度范围可由大约10纳米至数微米。在某些具体实施例中，基底鳍部104的宽度范围为大约5至30纳米。在附图所示的例示性实施例中，凹槽105与基底鳍部104全都具有均匀的尺寸及形状。然而，实践本文所揭露发明的至少某些态样可不需要凹槽105与基底鳍部104在尺寸及形状上的此均匀度。在本文所揭露的实施例中，凹槽105描述为已藉由进行非等向性蚀刻制程而形成，此非等向性蚀刻制程产生的凹槽105具有经过示意描述普遍呈矩形的组构，此矩形组构具有实质垂直的侧壁。在真正实际的设备中，凹槽105的侧壁就某种程度可向内缩减，但附图未描述那样的组构。在某些情况下，凹槽105在其底部附近可具有凹角外形。就凹槽105藉由进行湿蚀刻制程形成而言，相较于凹槽105藉由进行非等向性蚀刻制程所形成基本上呈矩形的组构，凹槽105可易于具有更圆的组构或非线性组构。因此，凹槽105的尺寸与组态、以及其制作方式不应该视为本发明的限制。为了易于揭露，后续图式将仅描述实质矩形的凹槽105。
其次，如图2B所示，形成的是包覆N型FinFET设备100N并且曝露P型FinFET设备100P以供进一步处理的图案化掩膜层110。图案化掩膜层110可使用已知的沉积、光光刻以及蚀刻技术形成。图案化掩膜层110的用意本质上表示成可由各种材料构成，举例如光阻材料、氮化硅、氮氧化硅、二氧化硅等。再者，图案化掩膜层110可由多个材料层所构成，举例如形成于基底102上的垫体氧化层（padoxide layer）（图未示）以及形成于垫体氧化层上的硅氮化层（图未示）。因此，图案化掩膜层110的特定形式与成分以及其制作方式不应该视为此时所揭露发明的限制。在图案化掩膜层110由一个或多个硬掩膜层所构成的情况下，此些层件可藉由进行各种已知如CVD制程、原子层沉积(ALD)制程、磊晶沉积制程(EPI)、或上述制程的电浆增强版等处理技术形成，并且此（些）层件的厚度可随特定应用而变。在一个例示性具体实施例中，图案化掩膜层110为氮化硅的硬掩膜层，其藉由进行CVD制程以沉积一层氮化硅并且之后使用已知的光光刻与蚀刻技术图案化此层氮化硅而初始形成。
图2C描述进行蚀刻制程以缩减P型FinFET设备100P的基底鳍部104的高度之后的设备100。此蚀刻制程在高度已缩减的基底鳍部104之上形成凹部112。在一个例示性实施例中，凹部112可具有等级约10至200纳米的深度（取决于所沉积材料的关键厚度）以及等级约5:1的深宽比(aspect ratio)。
图2D描述在P型FinFET设备100P的高度已缩减的基底鳍部104之上的每一个凹部112中形成取代鳍部114之后的设备100。在一个例示性具体实施例中，取代鳍部114可由与基底102的半导体材料不同的半导体材料所构成。例如，在基底102由硅所制成的情况下，取代鳍部114可由硅/锗、锗、InP、InAs、GaAs、InGaAs、InSb、InGaSb、III-V族材料等所制成，并且其可在高度缩减的基底鳍部104上藉由进行磊晶生长制程而形成。在一个具体实施例中，进行磊晶沉积制程直到取代鳍部114与绝缘材料层106的上表面实质齐平。
图2E描述已进行许多制程作业后的设备100。首先，图案化掩膜层110藉由进行蚀刻制程而移除。之后，进行另一道蚀刻制程以缩减绝缘材料层106的高度。后面的蚀刻制程有效界定P型FinFET设备100P的取代鳍部114以及N型FinFET设备100N的取代鳍部114的最终鳍部高度。最终鳍部高度的大小可随特定应用而变，在一个例示性具体实施例中，其范围大约为5至60纳米。
其次，如图2F所示，示意性描述的栅极结构200使用众所周知的技术，亦即栅极先制或闸极后制技术，在P型FinFET设备100P与N型FinFET设备100N两者用的设备100上形成。当然，P型FinFET设备100P上的栅极结构200所用的构造材料可有别于N型FinFET设备100N上的栅极结构200所用的材料。在一个例示性具体实施例中，示意性描述的栅极结构200包括例示性栅极绝缘层200A以及例示性栅极电极200B。例示性栅极覆盖层（图未示）亦可在例示性栅极电极200B之上形成。栅极绝缘层200A可由各种不同材料所构成，举例如二氧化硅、所谓的高k（k大于7）绝缘材料（其中k为相对介电常数）等。栅极绝缘层200A的厚度亦可随特定应用而变，亦即其可具有大约1至2纳米的实体厚度。类似地，栅极电极200B亦可由多晶硅或非晶硅之类的各种导电材料构成，或其可由充当栅极电极200B的一个或多个金属层所构成。所属领域技术人员在完整阅读本申请书后将知道的是，附图所示的栅极结构200，亦即栅极绝缘层200A和栅极电极200B，其用意在本质上属于代表性。亦即，栅极结构200可由各种不同材料所构成，并且其可具有各种组构。在一个例示性具体实施例中，可进行热氧化制程以形成栅极绝缘层200A，其由诸如氧化锗、二氧化硅、高k绝缘材料层、HfO2、Al2O3等基于半导体的氧化物材料所构成。之后，可在设备100之上沉积栅极电极材料200B与栅极覆盖层材料（未图标），并且可使用已知的光光刻和蚀刻技术图案化这些层件。在另一个例示性具体实施例中，可进行保形CVD或ALD制程以形成由例如氧化铪所构成的栅极绝缘层200A。之后，可在设备100之上沉积一个或多个金属层（其将变成栅极电极200B）以及闸极覆盖层材料（图未示），例如氮化硅。
于图2F所示的制造点，可进行传统制造技术以完成设备100的制造。例如，可邻近栅极结构200形成由例如氮化硅所构成的侧壁间隔物（图未示）。若有必要，在形成间隔物之后，可进行磊晶生长制程以在鳍部114、104位于间隔物外侧的部位上形成额外的半导电材料（图未示）。可接着使用传统技术在设备100之上形成另外的接触件及金属化层。若有必要，使用本文所揭露的方法，N型FinFET设备100N也可设有材料成分与上述为例示性P型FinfET设备100P所形成的取代鳍部114不同的取代鳍部。
图3A至3G描述其它本文所揭露用于形成FinFET半导体设备的低或实质无缺陷取代鳍部的例示性新颖方法、以及其所产生的新颖设备的各种具体实施例。图3A描述本文所揭露设备100已在基底102之上形成图案化掩膜层120的制造点时的另一个例示性具体实施例。图案化掩膜层120可由如同上述那些供图案化掩膜层110用的材料所构成。图3B描述透过掩膜层120在基底102上进行一道或多道蚀刻制程用以在基底102中界定多个凹槽105之后的设备。如前所述，凹槽105的形成导致多个基底鳍部104的形成。之后，如图3C所示，以绝缘材料106过量填充凹槽105，并且进行例如CMP制程或回蚀刻制程等平整化制程以平整化绝缘材料层106的上表面与基底鳍部104的上表面。
图3D描述进行蚀刻制程以从基底鳍部104之上移除图案化掩膜层120之后的设备100。此蚀刻制程导致凹部122的形成，其曝露基底鳍部104以供进一步处理。在一个例示性实施例中，凹部122可具有等级大约5至40纳米的深度以及等级大约5:1的深宽比。图3E描述进行另一道蚀刻制程以缩减所曝露的基底鳍部104高度之后的设备100。此蚀刻制程导致凹部122A的形成，凹部122A可具有等级大约5至60纳米的深度以及等级大约8:1的深宽比。图3F描述在高度缩减的基底鳍部104之上的凹部122A内形成上述取代鳍部114之后的设备100。图3G描述已进行多道制程作业之后的设备100。首先，进行另一道蚀刻制程以缩减绝缘材料层106的高度。此后者的蚀刻制程为设备100有效界定取代鳍部114的最终鳍部高度。之后，在设备100上形成上述栅极结构200。于图3G所示的制造点，可进行传统制造技术以完成设备100的制造。
图4A至4F描述本文所揭露用于形成FinFET半导体设备的低或实质无缺陷取代鳍部的新颖方法的其它例示性具体实施例、以及其所产生的新颖设备的各种具体实施例。图4A描述本文所揭露的设备100透过图案化掩膜层120在基底102上进行一道或多道蚀刻制程以在基底102中界定多个凹槽105的制造点时的另一个例示性具体实施例。如前所述，凹槽105的形成导致多个基底鳍部104的形成。之后，如图4B所示，以绝缘材料106过量填充凹槽105，并且进行例如CMP制程或回蚀刻制程等平整化制程以平整化绝缘材料层106的上表面与基底鳍部104的上表面。
图4C描述进行蚀刻制程以将图案化掩膜层120从基底鳍部104之上移除之后的设备100。此蚀刻制程形成曝露基底鳍部104以供进一步处理的凹部135。在一个例示性实施例中，凹部135可具有等级大约5至60纳米的深度以及等级大约5:1的深宽比。图4D描述在基底鳍部104之上的凹部135内形成上述取代鳍部114之后的设备100。图3E描述进行另一道蚀刻制程以缩减绝缘材料层106的高度之后的设备100。后者的蚀刻制程为设备100有效界定取代鳍部114的最终鳍部高度。之后，如图4F所示，在设备100上形成上述栅极结构200。于图4F所示的制造点，可进行传统制造技术以完成设备100的制造。
图5A至5H描述本文所述用于形成FinFET半导体设备的低或实质无缺陷取代鳍部的新颖方法的另一个例示性具体实施例、以及所产生的新颖设备的各种具体实施例。图5A描述本文所揭露在基底102上形成硅/锗完全应变层130(SiGe0.5)时并且在硅/锗层130之上形成图案化掩膜层125后的制造点的设备100的另一个例示性具体实施例。在本实施例中，图案化掩膜层125由一层二氧化硅123（垫体氧化物）以及一层氮化硅124（垫体氮化物）所构成。图5B描述透过图案化掩膜层125对硅/锗层130与基底102进行一道或多道蚀刻制程以在基底102中界定多个凹槽105后的设备100。如前所述，凹槽105的形成导致多个基底鳍部104的形成。之后，如图5C所示，以绝缘材料106过量填充凹槽105，并且进行例如CMP制程或回蚀刻制程等平整化制程以平整化绝缘材料层106的上表面与图案化掩膜层125的上表面。
图5D描述进行一道或多道蚀刻制程以将图案化掩膜层125从基底鳍部104之上移除后的设备100。此蚀刻制程形成曝露硅/锗层130以供进一步处理的凹部127。在一个例示性实施例中，凹部127可具有等级大约5至40纳米的深度以及等级大约5:1的深宽比。图5E描述进行另一道蚀刻制程以移除硅/锗层130后的设备100。此蚀刻制程形成曝露基底鳍部104的凹部129。凹部129可具有等级大约40至60纳米的深度以及等级大约8:1的深宽比。图5F描述在基底鳍部104之上的凹部129内形成上述取代鳍部114后的设备100。图5G描述进行蚀刻制程以缩减绝缘材料层106的高度后的设备100。后者的蚀刻制程为设备100有效界定取代鳍部114的最终鳍部高度。之后，如图5H所示，在设备100上进行上述栅极结构200。于图5H所示的制造点，可进行传统制造技术以完成设备100的制造。
图6A至6H描述本文所揭露用于形成FinFET半导体设备的低或实质无缺陷取代鳍部的新颖方法的又其它例示性具体实施例、以及其所产生的新颖设备的各种具体实施例。图6A描述本文所揭露在基底102上形成硅/锗完全应变层140(SiGe0.5)时并且在硅/锗层140之上形成上述图案化掩膜层125后的制造点的设备100的另一个例示性具体实施例。图6B描述透过图案化掩膜层125对硅/锗层140与基底102进行一道或多道蚀刻制程以在基底102中界定多个凹槽105后的设备100。如前所述，凹槽105的形成导致多个基底鳍部104的形成。之后，如图6C所示，以绝缘材料106过量填充凹槽105，并且进行例如CMP制程或回蚀刻制程等平整化制程以平整化绝缘材料层106的上表面与图案化掩膜层125的上表面。
图6D描述进行一道或多道蚀刻制程以将图案化掩膜层125从硅/锗层140之上移除后的设备100。此蚀刻制程形成曝露硅/锗层140以供进一步处理的凹部141。在一个例示性实施例中，凹部141可具有等级大约20至40纳米的深度以及等级大约5:1的深宽比。图6E描述进行另一道蚀刻制程以移除部分，但非全部，硅/锗层140（亦即硅/锗层140余留在基底鳍部104之上的部位140A）后的设备100。此蚀刻制程导致凹部143的形成，其可具有等级大约40至60纳米的深度以及等级大约8:1的深宽比。图6F描述在硅/锗层140的余留部位140A上的凹部143内形成上述取代鳍部114后的设备100。硅/锗层的余留部位140A的存在作用为缓冲件，其可改善取代鳍部材料114的晶体品质。图6G描述进行蚀刻制程以缩减绝缘材料层106的高度后的设备100。后者的蚀刻制程为设备100有效界定取代鳍部114的最终鳍部高度。之后，如图6H所示，在设备100上形成上述栅极结构200。于图6H所示的制造点，可进行传统制造技术以完成设备100的制造。
所属技术领域技术人员在完整阅读本申请书后将了解的是，本文所揭露的方法广泛针对形成FinFET设备的实质无缺陷取代鳍部的各种方法。此无缺陷取代鳍部结构的形成能形成相较于先前技术设备以更高效率操作的设备及电路。
以上所揭示的特殊具体实施例仅属例示性，正如本发明可以所属领域的技术人员所明显知道的不同但均等方式改进并且实践而具有本文的指导效益。例如，前述制程步骤可用不同顺序实施。另外，除了作为权利要求书中所述以外，对于本文所示构造或设计的细节无限制用意。因此，得以证实以上所揭示特殊具体实施例可改变或改进并且所有此等变化皆视为落于本发明的范畴及精神内。因此，本文所谋求的保护如权利要求书中所提出者。

Claims (20)

1.一种设备，包含：
基底鳍部，形成于由具有晶体结构的第一半导体材料所构成的基底中，其中，该基底鳍部的至少一个侧壁实质处于该基底的该晶体结构的<100>结晶方向；
取代鳍部结构，位于该基底鳍部之上，该取代鳍部结构由不同于该第一半导体材料的半导体材料所构成；以及
栅极结构，位于该取代鳍部结构的至少一部分附近。
2.根据权利要求1所述的设备，其特征在于，该基底为(100)基底以及该基底鳍部具有长轴，其中，该基底鳍部的该长轴处于该(100)基底的<100>结晶方向。
3.根据权利要求1所述的设备，其特征在于，该基底为(110)基底以及该基底鳍部具有长轴，其中，该基底鳍部的该长轴处于该(110)基底的该晶体结构的<110>结晶方向。
4.根据权利要求1所述的设备，其特征在于，该基底为(100)硅基底或(110)硅基底的其中一者。
5.根据权利要求1所述的设备，其特征在于，该取代鳍部结构由硅/锗、锗、InP、InAs、GaAs、InGaAs、InSb、InGaSb或III-V族材料的其中一者所构成。
6.根据权利要求5所述的设备，其特征在于，该基底由硅所构成。
7.根据权利要求1所述的设备，其特征在于，该基底由硅所构成，以及该取代鳍部结构由硅/锗所构成。
8.一种设备，包含：
基底鳍部，形成于由硅所构成的(100)基底中，其中，该基底鳍部的长轴处于该(100)基底的该晶体结构的<100>结晶方向；
取代鳍部结构，位于该基底鳍部之上，该取代鳍部结构由不同于该第一半导体材料的半导体材料所构成；以及
栅极结构，位于该取代鳍部结构的至少一部分附近。
9.根据权利要求8所述的设备，其特征在于，该取代鳍部结构由硅/锗、锗、InP、InAs、GaAs、InGaAs、InSb、InGaSb或III-V族材料的其中一者所构成。
10.一种设备，包含：
基底鳍部，形成于由硅构成的(110)基底中，其中，该基底鳍部的长轴处于该(110)基底的该晶体结构的<110>结晶方向；
取代鳍部结构，位于该基底鳍部之上，该取代鳍部结构由不同于该第一半导体材料的半导体材料所构成；以及
栅极结构，位于该取代鳍部结构的至少一部分附近。
11.根据权利要求10所述的设备，其特征在于，该取代鳍部结构由硅/锗、锗、InP、InAs、GaAs、InGaAs、InSb、InGaSb或III-V族材料的其中一者所构成。
12.一种形成FinFET设备的方法，包含：
在基底中形成基底鳍部，使得该基底鳍部的至少一个侧壁实质处于该基底的<100>结晶方向；
在该基底鳍部之上形成取代鳍部；以及
在该取代鳍部的至少一部分附近形成栅极结构。
13.根据权利要求12所述的方法，其特征在于，该基底为(100)基底，以及其中，该基底鳍部经形成，使得该基底鳍部的长轴处于该(100)基底的<100>结晶方向。
14.根据权利要求12所述的方法，其特征在于，该基底为(110)基底，以及其中，该基底鳍部经形成，使得该基底鳍部的长轴处于该(110)基底的<110>结晶方向。
15.根据权利要求12所述的方法，其特征在于，该取代鳍部由硅/锗、锗、InP、InAs、GaAs、InGaAs、InSb、InGaSb或III-V族材料的其中一者所构成。
16.根据权利要求12所述的方法，其特征在于，该基底由硅所构成。
17.一种形成FinFET设备的方法，包含：
取得(100)硅基底；
在该基底中形成基底鳍部，使得该基底鳍部的长轴相对于该(100)硅基底的<010>方向以45度的相对夹角定向；
在该基底鳍部之上形成取代鳍部；以及
在该取代鳍部的至少一部分附近形成栅极结构。
18.根据权利要求17所述的方法，其特征在于，该取代鳍部由硅/锗、锗、InP、InAs、GaAs、InGaAs、InSb、InGaSb或III-V族材料的其中一者所构成。
19.一种形成FinFET设备的方法，包含：
取得(110)硅基底；
在该基底中形成基底鳍部，使得该基底鳍部的长轴相对于该(110)硅基底的<100>方向以90度的相对夹角定向；
在该基底鳍部之上形成取代鳍部；以及
在该取代鳍部的至少一部分附近形成栅极结构。
20.根据权利要求19所述的方法，其特征在于，该取代鳍部由硅/锗、锗、InP、InAs、GaAs、InGaAs、InSb、InGaSb或III-V族材料的其中一者所构成。
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