JP4236236B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電力用ＭＯＳトランジスタや絶縁ゲートバイポーラトランジスタ等の絶縁ゲート制御トランジスタを過電流から保護する装置に関する。
【０００２】
【従来の技術】
上述の絶縁ゲート制御トランジスタはその入力インピーダンスが非常に高く、電力用ＭＯＳトランジスタは高い周波数領域に適用でき, 絶縁ゲートバイポーラトランジスタは出力インピーダンスが非常に低くて大電流用に適する等の利点があるため、主には縦形素子の形でスイッチング電源, モータ制御インバータ等の広範な用途に使用されている。
【０００３】
しかし、電力用トランジスタは負荷側の異常等の原因によって過電流が流れて損傷や破壊を受けやすいのでなんらかの過電流保護を施す必要があり、最近ではこれを関連回路とともに集積回路装置に組み込むことが多いので、これに適する過電流保護として電流検出トランジスタを主トランジスタとともに作り込んで、電流ミラー回路の原理を利用して主トランジスタに流れる過電流を検出した上で保護を施す手段が知られている。例えば D.L.Zaremba Jr.,Electro mini/microNortheast Conf. Rec. E.10.4.1-10.4.4.,1986や米国特許第4,783,690 号公報にその記載がある。図６はかかる従来技術の概要を示すものである。
【０００４】
図６に示す負荷１は負荷電源２からふつう数百Ｖの電圧を給電され、負荷１に流れる電流を制御する主トランジスタ10は電力用ＭＯＳトランジスタであって、そのドレイン端子Ｄが負荷１に接続され、ソース端子Ｓは接地されている。この主トランジスタ10は半導体装置にふつう多数の単位構造を繰り返して作り込んで並列接続した構造をもつので、電流検出トランジスタ20は１〜数個の単位構造を単にそれに振り当てるだけで主トランジスタ10とともに同じ構造で半導体装置に作り込むことができる。この電流検出トランジスタ20は図示のようにドレインとゲートが主トランジスタ10と共通に接続され、駆動回路３から駆動指令Ssを共通ゲートに受ける。なお、この共通ゲートには負荷１に流す電流の操作速度を設定するためふつうはゲート抵抗Rgが図のように接続される。
【０００５】
電流ミラーの原理によって、電流検出トランジスタ20には主トランジスタ10の電流Ｉを基準電流としてその従動電流である例えば数千分の１の小さな電流ｉが流れ、これを検出するためそのソース側に電流検出手段Rdを接続して、その電圧降下を検出信号Vdとして演算増幅器30に与えて基準電圧Vrと比較させる。さらにその比較結果信号Sdをゲート制御回路50に与えて、それに基づいた制御信号Scを両トランジスタ10と20の共通ゲートに出力させる。
【０００６】
主トランジスタ10が過電流状態になると検出信号Vdの値が基準電圧Vrを越えるので、演算増幅器30から比較出力Sdを受ける制御回路40は制御信号Scを主トランジスタ10に発してそれに流れる電流Ｉを制限あるいは遮断させる。この際、駆動回路３から駆動指令Ssのハイ, ローでオンオフが指定される場合、制御信号Scはそのハイを下げあるいはローに落とすように与えられる。
【０００７】
【発明が解決しようとする課題】
上述の従来技術では主トランジスタ10の電流Ｉを電流ミラーの原理を利用して電流検出トランジスタ20の電流ｉから正確に検出して過電流保護を行なうことができるが、主トランジスタ10が大電流容量でゲートの静電容量が大きいと発振が起きやすい問題がある。これは検出信号Vdを受ける演算増幅器30や制御回路40を含む制御上の帰還系が速い即応性と高いゲインをもっているのに対し、主トランジスタ10と電流検出トランジスタ20がもつゲート容量およびゲート抵抗Rgを含む被制御系が制御信号Scに充分に追従できないためである。
【０００８】
かかる発振を防止するには帰還系の即応性やゲインを落とすのが最も簡単ではあるが、過電流の検出感度が不足したり保護動作が間に合わなくなって主トランジスタ10の損傷や破壊を防ぎ切れなくなる。また、かかる問題の解決手段として従来から演算増幅器30に位相補償機能をもたせることが知られている (例えば、相良岩男, OPアンプを使いこなすための回路技術, 日刊工業, P14-15, 1987) 。以下、図７を参照してこの位相補償の要点をごく簡単に説明する。
【０００９】
図７に回路例を示す演算増幅器30は、通例のように検出電圧Vdと基準電圧Vrを２入力として受ける差動入力部31と, その出力を受ける増幅部32と, それにより駆動される比較結果信号Sdの出力部33とからなるが、この内の例えば増幅部32のトランジスタの入力側に図示のように位相補償キャパシタCpを接続する。これによって検出電圧Vdの変化に対する比較結果信号Sdの変化の位相がずらされ、この位相ずれを被制御系の主トランジスタ10のゲート容量に基づく応答遅れにうまく適合させると保護性能をあまり落とさずに発振を防止できる。
【００１０】
しかし、かかる位相補償法を実際に適用した結果では位相補償キャパシタCpの容量を被制御系の特性に合わせるのは容易でなく、とくに負荷１に応じてゲート抵抗Rgの調整が必要な場合に困難である。また、主トランジスタ10の電流容量が大きいとキャパシタCpの容量も大きくなるので、集積回路への組み込みに要するチップ面積が過大になって実用性に乏しくなり、演算増幅器30の動作の即応性が悪化して来るので過電流保護性能も低下を免れなくなって来る。
【００１１】
本発明の目的は上述のような問題点を解決して、過電流に対する検出電流値の比例性を高めて過電流保護の精度を向上させるトランジスタ用過電流保護装置を備えた半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明によれば上記の目的は、絶縁ゲートをもつ主トランジスタ（主トランジスタ１０，１１）と、前記主トランジスタと並列に接続された不純物濃度及び深さが同じ構造の過電流検出トランジスタ（電流検出トランジスタ２０，２１）と、前記過電流検出トランジスタに流れる電流を受けその大きさを電圧により示す検出信号を発する電流検出手段（電流検出手段Ｒｄ）とを備えた半導体装置において、前記主トランジスタおよび前記過電流検出トランジスタが半導体基体の第一の主面側に設けられた第１導電形半導体層（エピタキシャル層６２）の表面側に設けられ、前記主トランジスタと前記過電流検出トランジスタの各々が前記第１導電形半導体層とＰＮ接合を形成する第２導電形半導体領域（ウエル６３，６８）と、前記第２導電形半導体領域により前記第１導電形半導体層から離間された第１導電形半導体領域（ソース層６９）と、前記第１導電形半導体層と前記第１導電形半導体領域とに挟まれた前記第２導電形半導体領域の表面にゲート絶縁膜（ゲート酸化膜６６）を介して設けられたゲート電極（ゲート６７）と、前記主トランジスタ及び前記過電流検出トランジスタの相互間の部分に形成されたゲート絶縁膜より厚いフィールド絶縁膜（絶縁膜６５）と、前記主トランジスタ及び前記過電流検出トランジスタのゲート電極から前記フィールド絶縁膜の上に広がる延在部（延在部６７ a ）とをそれぞれ備え、前記主トランジスタのゲート電極には第１のゲート抵抗（ゲート抵抗Ｒｇ）を介して信号が与えられ、前記過電流検出トランジスタのゲート電極には前記第１のゲート抵抗よりも小さい第２のゲート抵抗（ゲート抵抗ｒｇ）を介して信号が与えられ、前記主トランジスタのゲート電極の延在部と前記過電流検出トランジスタのゲート電極の延在部との間に隙間を有し、前記隙間の下の半導体基体表面部に第２導電形のストッパ層（ストッパ層６４）が設けられ、前記主トランジスタのゲート電極の延在部及び前記過電流検出トランジスタのゲート電極の延在部と前記ストッパ層との間に前記フィールド絶縁膜を設けることにより達成される。
【００１４】
また、上記の構成中の主トランジスタはＭＯＳトランジスタや絶縁ゲートバイポーラトランジスタ等の絶縁ゲートにより制御が可能なトランジスタであって、単位構造を多数回繰り返して構成することが多いのでその内の１個の単位構造を電流検出トランジスタに振り当てるのが望ましい。電流検出手段は通例のように抵抗を用いるのが最も簡単でありかつ充分である。
【００１５】
ゲート制御手段には種々な構成を採用できるが、本発明の有利な実施態様では検出信号の電圧値を所定の基準電圧値と比較してそれを越えたときに比較出力を発する比較回路と, この比較出力に応じて主トランジスタおよび電流検出トランジスタのゲート電位を制御する過電流保護用の制御信号を発する制御回路とからこれを構成する。また、本発明のより簡単で実用的な実施態様では、このゲート制御手段として電流検出信号手段による検出信号を受ける一定の動作しきい値をもつ制御トランジスタを用いて、検出信号の電圧値がその動作しきい値を越えたとき動作, 例えばオン動作させて主トランジスタおよび電流検出トランジスタのゲート電位を制御させる。この後者の態様では制御トランジスタが動作した際に主トランジスタと電流検出トランジスタに対するゲート操作電圧の最低値を設定するため抵抗やツェナーダイオード等の回路要素をゲート制御手段に組み込んでおくのが望ましい。なお、これらいずれの態様でもゲート制御系の回路時定数を電流検出トランジスタに対して主トランジスタに対する値の10分の１以下になるように設定するのが有利である。
【００１６】
前述のように電力用の主トランジスタのゲートの静電容量は非常に大きくかつゲート抵抗も負荷との関連で選定されるので、これら容量値と抵抗値の積であるゲート回路の時定数を短縮して応答性を高めることはできないが、本発明は電流検出トランジスタ側のゲート制御の応答性を高めるだけで発振を防止できる点に着目したものであり、前項の構成にいうように電流検出トランジスタのゲートを主トランジスタのゲートから分離してそのゲート回路の時定数を主トランジスタ側よりも短く, 望ましくは10分の１以下にしておき、電流検出手段とゲート制御手段を含む帰還系の出力である制御信号をこのゲート回路に与えることによって問題の解決に成功したものである。
【００１７】
従来技術をこの本発明の構成と比較すると、従来は主トランジスタと電流検出トランジスタは共通ゲートでゲート回路の時定数が同じであったため、応答性の遅い電流検出結果に基づいて応答性が速くかつゲインが高い帰還系がいわば無用ないし無理なゲート制御を施していたため発振が起きやすかったものといえる。なお、本発明の電流検出トランジスタのゲートは主トランジスタのゲートとそのゲート抵抗を介して接続されて帰還系から同じ制御信号を受け、ゲート抵抗には抵抗値の低いものが用いられるので、電流ミラーの原理による主トランジスタと電流検出トランジスタの電流の比例性はごく限られた過渡状態時は別としてほぼ問題なく保持される。また、本発明ではゲート制御手段用の比較回路として演算増幅器を用いる場合でも前述の位相補償キャパシタをとくに設ける必要はなく、設ける場合でも静電容量がごく小さなものでよい。
【００１８】
【発明の実施の形態】
以下、図を参照しながら本発明の実施例を説明する。図１は主トランジスタがＭＯＳトランジスタの場合の参考例の回路図と応答特性線図を, 図２は主トランジスタが絶縁ゲートバイポーラトランジスタの場合の参考例の回路図を, 図３は図１に対応する異なる参考例の回路図を, 図４は図２に対応する異なる参考例の回路図を, 図５は本発明の実施例の主トランジスタと電流検出トランジスタが作り込まれた半導体装置の要部断面図をそれぞれ示し、いずれにも図６に対応する部分に同じ符号が付されているので重複部分に対する説明は適宜省略することとする。
【００１９】
図１(a) に示す主トランジスタ10と電流検出トランジスタ20はほぼ同じ構造で半導体装置内に作り込まれ、図６と同様にそれらの負荷１側の端子，図の例ではドレイン端子Ｄが共通接続されるが、本発明では両者のゲート電位が図のように互いに分離される点が従来と大きく異なる。電流検出トランジスタ20は主トランジスタ10の電流Ｉの数千分の１程度ないしそれ以下の電流ｉを流し得る小容量のものなので、そのゲートがもつ静電容量は主トランジスタ10の１〜数nFに比べて１pFないしそれ以下とごく僅かである。駆動回路３からの例えばオンオフを指定する駆動指令Ssは、主トランジスタ10には通例のようにゲート抵抗Rgを介して,電流検出トランジスタ20にはこの例では直接にそれぞれ与えられる。
【００２０】
電流検出手段Rdはこの電流検出トランジスタ10の電流ｉを受ける例えば抵抗であり、その電圧降下である電圧値を示す検出信号Vdを発する。この検出信号Vdを受けるゲート制御手段50は一点鎖線で囲んで示すよう比較回路30と制御回路40とからなる。比較回路30は検出信号Vdを所定の基準電圧Vrと比較して比較出力Sdを出力するもので、コンパレータを用いてもよいが図７に示したような構成の演算増幅器を利用するのが望ましい。ただし、図７のような位相補償キャパシタCpは必ずしも必要でなく、組み込む場合でも数〜数十pFのごく小容量のものでよい。制御回路40は図６と同じものでよく、比較出力Sdに基づいて過電流保護用の制御信号Scを主トランジスタ10と電流検出トランジスタ20のゲートに図の例では駆動回路３による駆動指令Ssに重ね合わせるように与える。
【００２１】
このように構成されたこの参考例の過電流保護装置では、主トランジスタ10と電流検出トランジスタ20はゲートが分離されているが低いゲート抵抗Rgを介して相互接続されているので、電流ミラーの原理により両者の電流Ｉとｉの間にほぼ正確な比例関係が成立する。一方、両者のゲート回路の時定数は前述のゲートの静電容量からわかるように電流検出トランジスタ20側で主トランジスタ10側よりずっと短いふつう千分の１以下になる。実際にはゲート自身やゲート配線に等価抵抗があり, 小さなゲート抵抗rgを接続して電流検出の応答性を調整することがあり, 配線にも浮遊容量があるため時定数比が縮小しても数十〜数百分の１以下になる。なお、本発明の効果を充分上げるには電流検出トランジスタ20のゲート回路の時定数を主トランジスタ10側の10分の１以下にすることでよい。
【００２２】
図１(a) の参考例による過電流保護装置の応答特性例を図１(b) に示す。図の横軸は時間ｔであり、縦軸は制御信号Scを急変させた場合の主トランジスタ10の電流Ｉの変化dIであり、応答特性Ａが本発明の場合で, 応答特性Ｂが従来技術の場合である。図からわかるように、電流変化dIが従来の特性Ｂでは発振性ないし振動性の応答を示しているのに対し、本発明の特性Ａには振動は全く現れずごく小さなピーク応答の後に短時間内に静定している。これは、本発明では電流検出トランジスタ20のゲート回路の時定数が短くて電流検出の応答性が速いために、従来のように応答性の遅い電流検出結果に基づく無理なゲート制御を施すようなことがなくなるためと考えられる。
【００２３】
図２の参考例では、主トランジスタ11と電流検出トランジスタ21に絶縁ゲートバイポーラトランジスタが用いられ、両トランジスタ11と21は負荷１側のコレクタ端子Ｃが共通接続され、主トランジスタ11のエミッタ端子Ｅが接地される。この点を除いては図１(a) の構成と変わるところはない。周知のように、絶縁ゲートバイポーラトランジスタは大電流用にとくに適し、主トランジスタ11は電力用のＭＯＳトランジスタと同様に多数の単位構造を繰り返して構成されるので、その内の１〜２個の単位構造を振り当てるだけで電流検出トランジスタ21を主トランジスタ11に付随して容易に組み込むことができる。
【００２４】
次の図３に示す参考例ではゲート制御手段50の構成がこれまでの参考例よりも簡略化される。この図３の態様ではゲート制御手段50に電界効果形の制御トランジスタ51を組み込んで、そのゲートの動作しきい値を電流検出手段Rdによる検出信号Vdの電圧値を比較すべき限界値として利用する。このため、図のように制御トランジスタ51のゲートに検出信号Vdを与えてその電圧値がゲートのしきい値を越えたときに制御トランジスタ51をオン動作させ、図示の例では抵抗52を介して出力トランジスタ10と電流検出トランジスタ20のゲート電位を低下させて過電流から保護する。なお、制御トランジスタ51のゲートしきい値のばらつきは±10％以内に管理できるので、過電流保護のため検出信号Vdの電圧値を比較する限界値として充分利用することができる。また、電流検出手段Rdの抵抗値は制御トランジスタ51のゲートしきい値が通常の1V程度のとき、場合によりもちろん異なるが数Ω〜１ｋΩの範囲内に設定するのがよい。
【００２５】
この図３の参考例のゲート制御手段50内の抵抗52は駆動回路３の駆動指令Ssの極性が負になったときに制御トランジスタ51を介して流れる漏れ電流を制限し、あるいは制御トランジスタ51のゲインが高くなり過ぎないようゲインを調整する役目を果たす。さらに、この参考例では電流検出トランジスタ20に流れる電流の出力トランジスタ10の電流に対する比例性が例えば負荷１の急変時の過渡状態においても極力保持されるよう、電流検出トランジスタ20に若干のゲート抵抗rgを接続してゲート回路の時定数を調整するようになっている。なお、図３では出力トランジスタ10と電流検出トランジスタ20はＭＯＳトランジスタとして示されているが、絶縁ゲートバイポーラトランジスタ等であっても差し支えない。
【００２６】
図４に示す参考例では、出力トランジスタ11と電流検出トランジスタ21は絶縁ゲートバイポーラトランジスタとして示されており、いままでの参考例では出力トランジスタ11が負荷１を介し電源２と接続された例えばローサイドスイッチとして使われていたのに対し、図示のように電源２と直接に接続されたハイサイドスイッチとして使われている。この参考例でも電流検出トランジスタ21にゲート抵抗rgが接続されている。
【００２７】
この図４の参考例でもゲート制御手段50に制御トランジスタ51を組み込むのは図３と同じであるが、抵抗52のかわりにツェナーダイオード53とダイオード54が用いられている。ツェナーダイオード53は制御トランジスタ51がオンしたときの出力トランジスタ11と電流検出トランジスタ21のゲートに対する最低電位を設定することにより、ゲート電位の急変時に生じやすい発振を防止するものであり、抵抗52による前述のゲイン調整に相当する機能を有する。また、ダイオード54は駆動指令Ssの極性が負になったときの前述の漏れ電流, ないしは駆動回路３への逆流を防止する機能を有する。
【００２８】
以上の図３と図４のいずれの参考例でも、電力用の出力トランジスタ10や11のゲートの静電容量がふつう５nF程度であるに対し、小形の電流検出トランジスタ20や21のゲートの静電容量は１pF以下なので容量比は1000〜10000 ：１になる。前者のゲート抵抗Rgを 100Ωに設定して後者のゲート抵抗rgを変化させた実験の結果では、ゲート抵抗rgが１Ω〜10ｋΩの広い範囲内で図１(b) の波形Ａに示すような発振防止性能が安定して得られることが判明している。
【００２９】
なお、図３と図４のゲート制御手段50用の制御トランジスタ51はＭＯＳトランジスタとしたが、このほかにも接合形電界効果トランジスタ，バイポーラトランジスタ等の入力側に一定の動作しきい値をもつトランジスタないしスイッチング素子を適宜利用できる。また、図１〜図４の参考例で出力トランジスタ10や11をＭＯＳトランジスタや絶縁ゲートバイポーラトランジスタとしたが、そのほかにＭＯＳゲート形サイリスタ等の絶縁ゲートを備える電力用半導体装置である場合全般に対して本発明を適用することができる。
【００３０】
最後に、図５を参照して主トランジスタ10と電流検出トランジスタ20がＭＯＳトランジスタの場合について半導体装置への組み込みに適する構造を説明する。図の右側部に主トランジスタ10用の２個の単位構造を, 左側部に電流検出トランジスタ20用の１個の単位構造を示す。半導体基体60はｎ形の半導体基板61の上にｎ形のエピタキシャル層62を成長させてなり、図の上側のその表面からいずれも縦形構造の両トランジスタ10と20が作り込まれる。
【００３１】
まず、エピタキシャル層62の表面から各単位構造用の深いウエル63と両トランジスタ10と20の間のストッパ層64をｐ形の1017〜1018原子／cm3 の不純物濃度で４〜８μｍの深さに同時拡散した後、絶縁膜65として例えば１μｍ程度の膜厚のいわゆるフィールド酸化膜を全面に付け、その両トランジスタ10と20の相互間の部分だけを残してフォトエッチングにより除去し、さらにこの除去部分の表面にごく薄いゲート酸化膜66を付ける。
【００３２】
次にゲート67用に多結晶シリコンを成長させ、かつフォトエッチングを施して図のようにパターンニングする。主トランジスタ10側では単にゲート酸化膜66の上側にゲート67を形成するが、電流検出トランジスタ20側ではゲート67をゲート酸化膜66上からその延在部67ａを絶縁膜65の上側に図のように広げて形成する。さらに、図示の例では主トランジスタ10の端の単位構造からも絶縁膜65の上側にゲート67の延在部67ａが設けられている。このゲート67の配設後に通例のようにそれをマスクとするｐ形とｎ形の不純物のイオン注入と同時熱拡散により、単位構造ごとにｐ形のウエル68と一対のｎ形のソース層69をいわゆる二重拡散構造で作り込む。例えば、前者は1017原子／cm3 の不純物濃度で２〜４μｍの深さに,後者は1019原子／cm3 以上の不純物濃度で浅くそれぞれ拡散される。
【００３３】
これ以降は、通例のように表面を層間絶縁膜70で覆いその要所に窓を開口した上で、アルミの電極膜71を配設して主トランジスタ10のソース端子S1と電流検出トランジスタ20のソース端子S2とする。裏面側にも電極膜71を配設して両トランジスタ10と20に共通のドレイン端子Ｄとし、ゲート67の図の断面以外の個所からトランジスタ10と20のゲート端子G1とG2をもちろん別個に導出して図示の状態とする。なお、図中の電流検出抵抗Rdやゲート抵抗Rgも例えばいわゆる拡散抵抗の形で同じ半導体基体60に作り込まれる。
【００３４】
以上のように作り込まれた主トランジスタ10と電流検出トランジスタ20では、ゲート67の下側のウエル68の表面部にチャネルが形成され、ソース端子S1やS2と接続されたソース層69から多数キャリアである電子がこのチャネルを通ってエピタキシャル層62に流入した後、縦方向に半導体基板61を介してドレイン端子Ｄに流れる。なお、周知のように半導体基板61をｐ形にすると絶縁ゲートバイポーラトランジスタの構造になる。
【００３５】
ところが、両トランジスタ10と20を図のように並べて配列すると相互間のエピタキシャル層62の表面に電荷が誘導されて電流検出トランジスタ20から主トランジスタ10に漏れ電流が流れて電流検出誤差が発生しやすい。しかし、この図５の構造例ではこの電荷誘導が発生しやすいエピタキシャル層62の表面を比較的厚い絶縁膜65で覆い、かつその上にゲート67の延在部67ａを設けることにより表面の電位傾度を軽減して漏れ電流の発生を防止する。
【００３６】
さらに、図５の構造では両トランジスタ10と20のゲート延在部67ａの先端間の隙間付近のエピタキシャル層62の表面にストッパ層64をそれとは逆のｐ形で拡散して漏れ電流をほぼ完全に遮断する。このストッパ層64は浮動させてもよいが、ソース端子S1やS2の電位, とくに後者を与えるのがよい。ストッパ層64は前述の深いウエル63を各単位構造に対してラッチアップ防止用に設ける際に同時に拡散すればよいので、工程をとくに増すことなく作り込める。なお、ストッパ層64やゲート延在部67ａを設けるために主トランジスタ10と電流検出トランジスタ20の配列間隔ｄを主トランジスタ10側の単位構造の配列ピッチp1より広めに設定するのがよい。以上のようにして、図５の構造例では漏れ電流を完全に防止して電流検出トランジスタ20による電流検出の精度を高めることができる。
【００３７】
なお、図１〜図４の参考例では過電流保護装置を１個の主トランジスタ10や11について示したが、電力インバータ用やモータ駆動用の三相ないし二相ブリッジには４〜６個の主トランジスタ10を用いるので、駆動回路３をそれらに共通に,本発明の過電流保護装置を各個にまたはそれらの代表に対して設けるのがよい。最近ではこれらを複数個の主トランジスタ10や11とともに１チップの集積回路に組み込む例が増えているので、図５の構造はかかる場合に対しとくに有利に適用することができる。本発明は出力トランジスタ10や11が耐圧が 600〜2000Ｖで,電流定格が10〜数百Ａの大容量トランジスタの過電流保護に適する。
【００３８】
【発明の効果】
以上説明したとおり本発明では、集積回路装置内に作り込む際に電流検出トランジスタと主トランジスタの相互間の半導体表面を絶縁膜で覆いその上側にゲートを延在させる態様, および両トランジスタの相互間の半導体表面からストッパ層をそれと逆の導電形で拡散する態様では、半導体表面部の電荷誘導に起因する電流検出トランジスタの漏れ電流を防止することにより、過電流に対する検出電流値の比例性を高めて過電流保護の精度を向上させることができる。
【図面の簡単な説明】
【図１】主トランジスタが電力用ＭＯＳトランジスタである場合の本発明の参考例を示し、同図(a) はその回路図, 同図(b) はその応答特性線図である。
【図２】主トランジスタが絶縁ゲートバイポーラトランジスタである場合の本発明の参考例を示す回路図である。
【図３】主トランジスタが電力用ＭＯＳトランジスタである場合の本発明の異なる参考例を示す回路図である。
【図４】主トランジスタが絶縁ゲートバイポーラトランジスタである場合の本発明の異なる参考例を示す回路図である。
【図５】本発明の実施例である主トランジスタおよび電流検出トランジスタが作り込まれた半導体装置の要部断面図である。
【図６】従来の過電流保護装置の回路図である。
【図７】過電流保護装置に用いられる演算増幅器の回路図である。
【符号の説明】
１ 出力トランジスタの負荷
２ 電源
３ 駆動回路
10 主トランジスタとしての電力用ＭＯＳトランジスタ
11 主トランジスタとしての絶縁ゲートバイポーラトランジスタ
20 電流検出トランジスタ
21 電流検出トランジスタ
30 比較回路
40 制御回路
50 ゲート制御手段
51 ゲート制御手段用の制御トランジスタ
52 ゲート制御手段用の直列抵抗
53 ゲート制御手段用のツェナーダイオード
54 ゲート制御手段用のダイオード
60 半導体基体
64 ストッパ層
65 絶縁膜
67 ゲート
67ａ ゲートの延在部
Ａ 本発明装置の場合の応答特性
Ｂ 従来装置の場合の応答特性
Rd 電流検出手段
Rg 主トランジスタのゲート抵抗
rg 電流検出トランジスタのゲート抵抗
Sc ゲート制御手段による制御信号
Sd 比較回路の比較出力
Vd 電流検出手段の検出信号ないしはその電圧値
Vr 比較回路用の基準電圧
【発明の属する技術分野】
本発明は電力用ＭＯＳトランジスタや絶縁ゲートバイポーラトランジスタ等の絶縁ゲート制御トランジスタを過電流から保護する装置に関する。
【０００２】
【従来の技術】
上述の絶縁ゲート制御トランジスタはその入力インピーダンスが非常に高く、電力用ＭＯＳトランジスタは高い周波数領域に適用でき, 絶縁ゲートバイポーラトランジスタは出力インピーダンスが非常に低くて大電流用に適する等の利点があるため、主には縦形素子の形でスイッチング電源, モータ制御インバータ等の広範な用途に使用されている。
【０００３】
しかし、電力用トランジスタは負荷側の異常等の原因によって過電流が流れて損傷や破壊を受けやすいのでなんらかの過電流保護を施す必要があり、最近ではこれを関連回路とともに集積回路装置に組み込むことが多いので、これに適する過電流保護として電流検出トランジスタを主トランジスタとともに作り込んで、電流ミラー回路の原理を利用して主トランジスタに流れる過電流を検出した上で保護を施す手段が知られている。例えば D.L.Zaremba Jr.,Electro mini/microNortheast Conf. Rec. E.10.4.1-10.4.4.,1986や米国特許第4,783,690 号公報にその記載がある。図６はかかる従来技術の概要を示すものである。
【０００４】
図６に示す負荷１は負荷電源２からふつう数百Ｖの電圧を給電され、負荷１に流れる電流を制御する主トランジスタ10は電力用ＭＯＳトランジスタであって、そのドレイン端子Ｄが負荷１に接続され、ソース端子Ｓは接地されている。この主トランジスタ10は半導体装置にふつう多数の単位構造を繰り返して作り込んで並列接続した構造をもつので、電流検出トランジスタ20は１〜数個の単位構造を単にそれに振り当てるだけで主トランジスタ10とともに同じ構造で半導体装置に作り込むことができる。この電流検出トランジスタ20は図示のようにドレインとゲートが主トランジスタ10と共通に接続され、駆動回路３から駆動指令Ssを共通ゲートに受ける。なお、この共通ゲートには負荷１に流す電流の操作速度を設定するためふつうはゲート抵抗Rgが図のように接続される。
【０００５】
電流ミラーの原理によって、電流検出トランジスタ20には主トランジスタ10の電流Ｉを基準電流としてその従動電流である例えば数千分の１の小さな電流ｉが流れ、これを検出するためそのソース側に電流検出手段Rdを接続して、その電圧降下を検出信号Vdとして演算増幅器30に与えて基準電圧Vrと比較させる。さらにその比較結果信号Sdをゲート制御回路50に与えて、それに基づいた制御信号Scを両トランジスタ10と20の共通ゲートに出力させる。
【０００６】
主トランジスタ10が過電流状態になると検出信号Vdの値が基準電圧Vrを越えるので、演算増幅器30から比較出力Sdを受ける制御回路40は制御信号Scを主トランジスタ10に発してそれに流れる電流Ｉを制限あるいは遮断させる。この際、駆動回路３から駆動指令Ssのハイ, ローでオンオフが指定される場合、制御信号Scはそのハイを下げあるいはローに落とすように与えられる。
【０００７】
【発明が解決しようとする課題】
上述の従来技術では主トランジスタ10の電流Ｉを電流ミラーの原理を利用して電流検出トランジスタ20の電流ｉから正確に検出して過電流保護を行なうことができるが、主トランジスタ10が大電流容量でゲートの静電容量が大きいと発振が起きやすい問題がある。これは検出信号Vdを受ける演算増幅器30や制御回路40を含む制御上の帰還系が速い即応性と高いゲインをもっているのに対し、主トランジスタ10と電流検出トランジスタ20がもつゲート容量およびゲート抵抗Rgを含む被制御系が制御信号Scに充分に追従できないためである。
【０００８】
かかる発振を防止するには帰還系の即応性やゲインを落とすのが最も簡単ではあるが、過電流の検出感度が不足したり保護動作が間に合わなくなって主トランジスタ10の損傷や破壊を防ぎ切れなくなる。また、かかる問題の解決手段として従来から演算増幅器30に位相補償機能をもたせることが知られている (例えば、相良岩男, OPアンプを使いこなすための回路技術, 日刊工業, P14-15, 1987) 。以下、図７を参照してこの位相補償の要点をごく簡単に説明する。
【０００９】
図７に回路例を示す演算増幅器30は、通例のように検出電圧Vdと基準電圧Vrを２入力として受ける差動入力部31と, その出力を受ける増幅部32と, それにより駆動される比較結果信号Sdの出力部33とからなるが、この内の例えば増幅部32のトランジスタの入力側に図示のように位相補償キャパシタCpを接続する。これによって検出電圧Vdの変化に対する比較結果信号Sdの変化の位相がずらされ、この位相ずれを被制御系の主トランジスタ10のゲート容量に基づく応答遅れにうまく適合させると保護性能をあまり落とさずに発振を防止できる。
【００１０】
しかし、かかる位相補償法を実際に適用した結果では位相補償キャパシタCpの容量を被制御系の特性に合わせるのは容易でなく、とくに負荷１に応じてゲート抵抗Rgの調整が必要な場合に困難である。また、主トランジスタ10の電流容量が大きいとキャパシタCpの容量も大きくなるので、集積回路への組み込みに要するチップ面積が過大になって実用性に乏しくなり、演算増幅器30の動作の即応性が悪化して来るので過電流保護性能も低下を免れなくなって来る。
【００１１】
本発明の目的は上述のような問題点を解決して、過電流に対する検出電流値の比例性を高めて過電流保護の精度を向上させるトランジスタ用過電流保護装置を備えた半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明によれば上記の目的は、絶縁ゲートをもつ主トランジスタ（主トランジスタ１０，１１）と、前記主トランジスタと並列に接続された不純物濃度及び深さが同じ構造の過電流検出トランジスタ（電流検出トランジスタ２０，２１）と、前記過電流検出トランジスタに流れる電流を受けその大きさを電圧により示す検出信号を発する電流検出手段（電流検出手段Ｒｄ）とを備えた半導体装置において、前記主トランジスタおよび前記過電流検出トランジスタが半導体基体の第一の主面側に設けられた第１導電形半導体層（エピタキシャル層６２）の表面側に設けられ、前記主トランジスタと前記過電流検出トランジスタの各々が前記第１導電形半導体層とＰＮ接合を形成する第２導電形半導体領域（ウエル６３，６８）と、前記第２導電形半導体領域により前記第１導電形半導体層から離間された第１導電形半導体領域（ソース層６９）と、前記第１導電形半導体層と前記第１導電形半導体領域とに挟まれた前記第２導電形半導体領域の表面にゲート絶縁膜（ゲート酸化膜６６）を介して設けられたゲート電極（ゲート６７）と、前記主トランジスタ及び前記過電流検出トランジスタの相互間の部分に形成されたゲート絶縁膜より厚いフィールド絶縁膜（絶縁膜６５）と、前記主トランジスタ及び前記過電流検出トランジスタのゲート電極から前記フィールド絶縁膜の上に広がる延在部（延在部６７ a ）とをそれぞれ備え、前記主トランジスタのゲート電極には第１のゲート抵抗（ゲート抵抗Ｒｇ）を介して信号が与えられ、前記過電流検出トランジスタのゲート電極には前記第１のゲート抵抗よりも小さい第２のゲート抵抗（ゲート抵抗ｒｇ）を介して信号が与えられ、前記主トランジスタのゲート電極の延在部と前記過電流検出トランジスタのゲート電極の延在部との間に隙間を有し、前記隙間の下の半導体基体表面部に第２導電形のストッパ層（ストッパ層６４）が設けられ、前記主トランジスタのゲート電極の延在部及び前記過電流検出トランジスタのゲート電極の延在部と前記ストッパ層との間に前記フィールド絶縁膜を設けることにより達成される。
【００１４】
また、上記の構成中の主トランジスタはＭＯＳトランジスタや絶縁ゲートバイポーラトランジスタ等の絶縁ゲートにより制御が可能なトランジスタであって、単位構造を多数回繰り返して構成することが多いのでその内の１個の単位構造を電流検出トランジスタに振り当てるのが望ましい。電流検出手段は通例のように抵抗を用いるのが最も簡単でありかつ充分である。
【００１５】
ゲート制御手段には種々な構成を採用できるが、本発明の有利な実施態様では検出信号の電圧値を所定の基準電圧値と比較してそれを越えたときに比較出力を発する比較回路と, この比較出力に応じて主トランジスタおよび電流検出トランジスタのゲート電位を制御する過電流保護用の制御信号を発する制御回路とからこれを構成する。また、本発明のより簡単で実用的な実施態様では、このゲート制御手段として電流検出信号手段による検出信号を受ける一定の動作しきい値をもつ制御トランジスタを用いて、検出信号の電圧値がその動作しきい値を越えたとき動作, 例えばオン動作させて主トランジスタおよび電流検出トランジスタのゲート電位を制御させる。この後者の態様では制御トランジスタが動作した際に主トランジスタと電流検出トランジスタに対するゲート操作電圧の最低値を設定するため抵抗やツェナーダイオード等の回路要素をゲート制御手段に組み込んでおくのが望ましい。なお、これらいずれの態様でもゲート制御系の回路時定数を電流検出トランジスタに対して主トランジスタに対する値の10分の１以下になるように設定するのが有利である。
【００１６】
前述のように電力用の主トランジスタのゲートの静電容量は非常に大きくかつゲート抵抗も負荷との関連で選定されるので、これら容量値と抵抗値の積であるゲート回路の時定数を短縮して応答性を高めることはできないが、本発明は電流検出トランジスタ側のゲート制御の応答性を高めるだけで発振を防止できる点に着目したものであり、前項の構成にいうように電流検出トランジスタのゲートを主トランジスタのゲートから分離してそのゲート回路の時定数を主トランジスタ側よりも短く, 望ましくは10分の１以下にしておき、電流検出手段とゲート制御手段を含む帰還系の出力である制御信号をこのゲート回路に与えることによって問題の解決に成功したものである。
【００１７】
従来技術をこの本発明の構成と比較すると、従来は主トランジスタと電流検出トランジスタは共通ゲートでゲート回路の時定数が同じであったため、応答性の遅い電流検出結果に基づいて応答性が速くかつゲインが高い帰還系がいわば無用ないし無理なゲート制御を施していたため発振が起きやすかったものといえる。なお、本発明の電流検出トランジスタのゲートは主トランジスタのゲートとそのゲート抵抗を介して接続されて帰還系から同じ制御信号を受け、ゲート抵抗には抵抗値の低いものが用いられるので、電流ミラーの原理による主トランジスタと電流検出トランジスタの電流の比例性はごく限られた過渡状態時は別としてほぼ問題なく保持される。また、本発明ではゲート制御手段用の比較回路として演算増幅器を用いる場合でも前述の位相補償キャパシタをとくに設ける必要はなく、設ける場合でも静電容量がごく小さなものでよい。
【００１８】
【発明の実施の形態】
以下、図を参照しながら本発明の実施例を説明する。図１は主トランジスタがＭＯＳトランジスタの場合の参考例の回路図と応答特性線図を, 図２は主トランジスタが絶縁ゲートバイポーラトランジスタの場合の参考例の回路図を, 図３は図１に対応する異なる参考例の回路図を, 図４は図２に対応する異なる参考例の回路図を, 図５は本発明の実施例の主トランジスタと電流検出トランジスタが作り込まれた半導体装置の要部断面図をそれぞれ示し、いずれにも図６に対応する部分に同じ符号が付されているので重複部分に対する説明は適宜省略することとする。
【００１９】
図１(a) に示す主トランジスタ10と電流検出トランジスタ20はほぼ同じ構造で半導体装置内に作り込まれ、図６と同様にそれらの負荷１側の端子，図の例ではドレイン端子Ｄが共通接続されるが、本発明では両者のゲート電位が図のように互いに分離される点が従来と大きく異なる。電流検出トランジスタ20は主トランジスタ10の電流Ｉの数千分の１程度ないしそれ以下の電流ｉを流し得る小容量のものなので、そのゲートがもつ静電容量は主トランジスタ10の１〜数nFに比べて１pFないしそれ以下とごく僅かである。駆動回路３からの例えばオンオフを指定する駆動指令Ssは、主トランジスタ10には通例のようにゲート抵抗Rgを介して,電流検出トランジスタ20にはこの例では直接にそれぞれ与えられる。
【００２０】
電流検出手段Rdはこの電流検出トランジスタ10の電流ｉを受ける例えば抵抗であり、その電圧降下である電圧値を示す検出信号Vdを発する。この検出信号Vdを受けるゲート制御手段50は一点鎖線で囲んで示すよう比較回路30と制御回路40とからなる。比較回路30は検出信号Vdを所定の基準電圧Vrと比較して比較出力Sdを出力するもので、コンパレータを用いてもよいが図７に示したような構成の演算増幅器を利用するのが望ましい。ただし、図７のような位相補償キャパシタCpは必ずしも必要でなく、組み込む場合でも数〜数十pFのごく小容量のものでよい。制御回路40は図６と同じものでよく、比較出力Sdに基づいて過電流保護用の制御信号Scを主トランジスタ10と電流検出トランジスタ20のゲートに図の例では駆動回路３による駆動指令Ssに重ね合わせるように与える。
【００２１】
このように構成されたこの参考例の過電流保護装置では、主トランジスタ10と電流検出トランジスタ20はゲートが分離されているが低いゲート抵抗Rgを介して相互接続されているので、電流ミラーの原理により両者の電流Ｉとｉの間にほぼ正確な比例関係が成立する。一方、両者のゲート回路の時定数は前述のゲートの静電容量からわかるように電流検出トランジスタ20側で主トランジスタ10側よりずっと短いふつう千分の１以下になる。実際にはゲート自身やゲート配線に等価抵抗があり, 小さなゲート抵抗rgを接続して電流検出の応答性を調整することがあり, 配線にも浮遊容量があるため時定数比が縮小しても数十〜数百分の１以下になる。なお、本発明の効果を充分上げるには電流検出トランジスタ20のゲート回路の時定数を主トランジスタ10側の10分の１以下にすることでよい。
【００２２】
図１(a) の参考例による過電流保護装置の応答特性例を図１(b) に示す。図の横軸は時間ｔであり、縦軸は制御信号Scを急変させた場合の主トランジスタ10の電流Ｉの変化dIであり、応答特性Ａが本発明の場合で, 応答特性Ｂが従来技術の場合である。図からわかるように、電流変化dIが従来の特性Ｂでは発振性ないし振動性の応答を示しているのに対し、本発明の特性Ａには振動は全く現れずごく小さなピーク応答の後に短時間内に静定している。これは、本発明では電流検出トランジスタ20のゲート回路の時定数が短くて電流検出の応答性が速いために、従来のように応答性の遅い電流検出結果に基づく無理なゲート制御を施すようなことがなくなるためと考えられる。
【００２３】
図２の参考例では、主トランジスタ11と電流検出トランジスタ21に絶縁ゲートバイポーラトランジスタが用いられ、両トランジスタ11と21は負荷１側のコレクタ端子Ｃが共通接続され、主トランジスタ11のエミッタ端子Ｅが接地される。この点を除いては図１(a) の構成と変わるところはない。周知のように、絶縁ゲートバイポーラトランジスタは大電流用にとくに適し、主トランジスタ11は電力用のＭＯＳトランジスタと同様に多数の単位構造を繰り返して構成されるので、その内の１〜２個の単位構造を振り当てるだけで電流検出トランジスタ21を主トランジスタ11に付随して容易に組み込むことができる。
【００２４】
次の図３に示す参考例ではゲート制御手段50の構成がこれまでの参考例よりも簡略化される。この図３の態様ではゲート制御手段50に電界効果形の制御トランジスタ51を組み込んで、そのゲートの動作しきい値を電流検出手段Rdによる検出信号Vdの電圧値を比較すべき限界値として利用する。このため、図のように制御トランジスタ51のゲートに検出信号Vdを与えてその電圧値がゲートのしきい値を越えたときに制御トランジスタ51をオン動作させ、図示の例では抵抗52を介して出力トランジスタ10と電流検出トランジスタ20のゲート電位を低下させて過電流から保護する。なお、制御トランジスタ51のゲートしきい値のばらつきは±10％以内に管理できるので、過電流保護のため検出信号Vdの電圧値を比較する限界値として充分利用することができる。また、電流検出手段Rdの抵抗値は制御トランジスタ51のゲートしきい値が通常の1V程度のとき、場合によりもちろん異なるが数Ω〜１ｋΩの範囲内に設定するのがよい。
【００２５】
この図３の参考例のゲート制御手段50内の抵抗52は駆動回路３の駆動指令Ssの極性が負になったときに制御トランジスタ51を介して流れる漏れ電流を制限し、あるいは制御トランジスタ51のゲインが高くなり過ぎないようゲインを調整する役目を果たす。さらに、この参考例では電流検出トランジスタ20に流れる電流の出力トランジスタ10の電流に対する比例性が例えば負荷１の急変時の過渡状態においても極力保持されるよう、電流検出トランジスタ20に若干のゲート抵抗rgを接続してゲート回路の時定数を調整するようになっている。なお、図３では出力トランジスタ10と電流検出トランジスタ20はＭＯＳトランジスタとして示されているが、絶縁ゲートバイポーラトランジスタ等であっても差し支えない。
【００２６】
図４に示す参考例では、出力トランジスタ11と電流検出トランジスタ21は絶縁ゲートバイポーラトランジスタとして示されており、いままでの参考例では出力トランジスタ11が負荷１を介し電源２と接続された例えばローサイドスイッチとして使われていたのに対し、図示のように電源２と直接に接続されたハイサイドスイッチとして使われている。この参考例でも電流検出トランジスタ21にゲート抵抗rgが接続されている。
【００２７】
この図４の参考例でもゲート制御手段50に制御トランジスタ51を組み込むのは図３と同じであるが、抵抗52のかわりにツェナーダイオード53とダイオード54が用いられている。ツェナーダイオード53は制御トランジスタ51がオンしたときの出力トランジスタ11と電流検出トランジスタ21のゲートに対する最低電位を設定することにより、ゲート電位の急変時に生じやすい発振を防止するものであり、抵抗52による前述のゲイン調整に相当する機能を有する。また、ダイオード54は駆動指令Ssの極性が負になったときの前述の漏れ電流, ないしは駆動回路３への逆流を防止する機能を有する。
【００２８】
以上の図３と図４のいずれの参考例でも、電力用の出力トランジスタ10や11のゲートの静電容量がふつう５nF程度であるに対し、小形の電流検出トランジスタ20や21のゲートの静電容量は１pF以下なので容量比は1000〜10000 ：１になる。前者のゲート抵抗Rgを 100Ωに設定して後者のゲート抵抗rgを変化させた実験の結果では、ゲート抵抗rgが１Ω〜10ｋΩの広い範囲内で図１(b) の波形Ａに示すような発振防止性能が安定して得られることが判明している。
【００２９】
なお、図３と図４のゲート制御手段50用の制御トランジスタ51はＭＯＳトランジスタとしたが、このほかにも接合形電界効果トランジスタ，バイポーラトランジスタ等の入力側に一定の動作しきい値をもつトランジスタないしスイッチング素子を適宜利用できる。また、図１〜図４の参考例で出力トランジスタ10や11をＭＯＳトランジスタや絶縁ゲートバイポーラトランジスタとしたが、そのほかにＭＯＳゲート形サイリスタ等の絶縁ゲートを備える電力用半導体装置である場合全般に対して本発明を適用することができる。
【００３０】
最後に、図５を参照して主トランジスタ10と電流検出トランジスタ20がＭＯＳトランジスタの場合について半導体装置への組み込みに適する構造を説明する。図の右側部に主トランジスタ10用の２個の単位構造を, 左側部に電流検出トランジスタ20用の１個の単位構造を示す。半導体基体60はｎ形の半導体基板61の上にｎ形のエピタキシャル層62を成長させてなり、図の上側のその表面からいずれも縦形構造の両トランジスタ10と20が作り込まれる。
【００３１】
まず、エピタキシャル層62の表面から各単位構造用の深いウエル63と両トランジスタ10と20の間のストッパ層64をｐ形の1017〜1018原子／cm3 の不純物濃度で４〜８μｍの深さに同時拡散した後、絶縁膜65として例えば１μｍ程度の膜厚のいわゆるフィールド酸化膜を全面に付け、その両トランジスタ10と20の相互間の部分だけを残してフォトエッチングにより除去し、さらにこの除去部分の表面にごく薄いゲート酸化膜66を付ける。
【００３２】
次にゲート67用に多結晶シリコンを成長させ、かつフォトエッチングを施して図のようにパターンニングする。主トランジスタ10側では単にゲート酸化膜66の上側にゲート67を形成するが、電流検出トランジスタ20側ではゲート67をゲート酸化膜66上からその延在部67ａを絶縁膜65の上側に図のように広げて形成する。さらに、図示の例では主トランジスタ10の端の単位構造からも絶縁膜65の上側にゲート67の延在部67ａが設けられている。このゲート67の配設後に通例のようにそれをマスクとするｐ形とｎ形の不純物のイオン注入と同時熱拡散により、単位構造ごとにｐ形のウエル68と一対のｎ形のソース層69をいわゆる二重拡散構造で作り込む。例えば、前者は1017原子／cm3 の不純物濃度で２〜４μｍの深さに,後者は1019原子／cm3 以上の不純物濃度で浅くそれぞれ拡散される。
【００３３】
これ以降は、通例のように表面を層間絶縁膜70で覆いその要所に窓を開口した上で、アルミの電極膜71を配設して主トランジスタ10のソース端子S1と電流検出トランジスタ20のソース端子S2とする。裏面側にも電極膜71を配設して両トランジスタ10と20に共通のドレイン端子Ｄとし、ゲート67の図の断面以外の個所からトランジスタ10と20のゲート端子G1とG2をもちろん別個に導出して図示の状態とする。なお、図中の電流検出抵抗Rdやゲート抵抗Rgも例えばいわゆる拡散抵抗の形で同じ半導体基体60に作り込まれる。
【００３４】
以上のように作り込まれた主トランジスタ10と電流検出トランジスタ20では、ゲート67の下側のウエル68の表面部にチャネルが形成され、ソース端子S1やS2と接続されたソース層69から多数キャリアである電子がこのチャネルを通ってエピタキシャル層62に流入した後、縦方向に半導体基板61を介してドレイン端子Ｄに流れる。なお、周知のように半導体基板61をｐ形にすると絶縁ゲートバイポーラトランジスタの構造になる。
【００３５】
ところが、両トランジスタ10と20を図のように並べて配列すると相互間のエピタキシャル層62の表面に電荷が誘導されて電流検出トランジスタ20から主トランジスタ10に漏れ電流が流れて電流検出誤差が発生しやすい。しかし、この図５の構造例ではこの電荷誘導が発生しやすいエピタキシャル層62の表面を比較的厚い絶縁膜65で覆い、かつその上にゲート67の延在部67ａを設けることにより表面の電位傾度を軽減して漏れ電流の発生を防止する。
【００３６】
さらに、図５の構造では両トランジスタ10と20のゲート延在部67ａの先端間の隙間付近のエピタキシャル層62の表面にストッパ層64をそれとは逆のｐ形で拡散して漏れ電流をほぼ完全に遮断する。このストッパ層64は浮動させてもよいが、ソース端子S1やS2の電位, とくに後者を与えるのがよい。ストッパ層64は前述の深いウエル63を各単位構造に対してラッチアップ防止用に設ける際に同時に拡散すればよいので、工程をとくに増すことなく作り込める。なお、ストッパ層64やゲート延在部67ａを設けるために主トランジスタ10と電流検出トランジスタ20の配列間隔ｄを主トランジスタ10側の単位構造の配列ピッチp1より広めに設定するのがよい。以上のようにして、図５の構造例では漏れ電流を完全に防止して電流検出トランジスタ20による電流検出の精度を高めることができる。
【００３７】
なお、図１〜図４の参考例では過電流保護装置を１個の主トランジスタ10や11について示したが、電力インバータ用やモータ駆動用の三相ないし二相ブリッジには４〜６個の主トランジスタ10を用いるので、駆動回路３をそれらに共通に,本発明の過電流保護装置を各個にまたはそれらの代表に対して設けるのがよい。最近ではこれらを複数個の主トランジスタ10や11とともに１チップの集積回路に組み込む例が増えているので、図５の構造はかかる場合に対しとくに有利に適用することができる。本発明は出力トランジスタ10や11が耐圧が 600〜2000Ｖで,電流定格が10〜数百Ａの大容量トランジスタの過電流保護に適する。
【００３８】
【発明の効果】
以上説明したとおり本発明では、集積回路装置内に作り込む際に電流検出トランジスタと主トランジスタの相互間の半導体表面を絶縁膜で覆いその上側にゲートを延在させる態様, および両トランジスタの相互間の半導体表面からストッパ層をそれと逆の導電形で拡散する態様では、半導体表面部の電荷誘導に起因する電流検出トランジスタの漏れ電流を防止することにより、過電流に対する検出電流値の比例性を高めて過電流保護の精度を向上させることができる。
【図面の簡単な説明】
【図１】主トランジスタが電力用ＭＯＳトランジスタである場合の本発明の参考例を示し、同図(a) はその回路図, 同図(b) はその応答特性線図である。
【図２】主トランジスタが絶縁ゲートバイポーラトランジスタである場合の本発明の参考例を示す回路図である。
【図３】主トランジスタが電力用ＭＯＳトランジスタである場合の本発明の異なる参考例を示す回路図である。
【図４】主トランジスタが絶縁ゲートバイポーラトランジスタである場合の本発明の異なる参考例を示す回路図である。
【図５】本発明の実施例である主トランジスタおよび電流検出トランジスタが作り込まれた半導体装置の要部断面図である。
【図６】従来の過電流保護装置の回路図である。
【図７】過電流保護装置に用いられる演算増幅器の回路図である。
【符号の説明】
１ 出力トランジスタの負荷
２ 電源
３ 駆動回路
10 主トランジスタとしての電力用ＭＯＳトランジスタ
11 主トランジスタとしての絶縁ゲートバイポーラトランジスタ
20 電流検出トランジスタ
21 電流検出トランジスタ
30 比較回路
40 制御回路
50 ゲート制御手段
51 ゲート制御手段用の制御トランジスタ
52 ゲート制御手段用の直列抵抗
53 ゲート制御手段用のツェナーダイオード
54 ゲート制御手段用のダイオード
60 半導体基体
64 ストッパ層
65 絶縁膜
67 ゲート
67ａ ゲートの延在部
Ａ 本発明装置の場合の応答特性
Ｂ 従来装置の場合の応答特性
Rd 電流検出手段
Rg 主トランジスタのゲート抵抗
rg 電流検出トランジスタのゲート抵抗
Sc ゲート制御手段による制御信号
Sd 比較回路の比較出力
Vd 電流検出手段の検出信号ないしはその電圧値
Vr 比較回路用の基準電圧
Claims (1)
- 絶縁ゲートをもつ主トランジスタと、前記主トランジスタと並列に接続された不純物濃度及び深さが同じ構造の過電流検出トランジスタと、前記過電流検出トランジスタに流れる電流を受けその大きさを電圧により示す検出信号を発する電流検出手段とを備えた半導体装置において、前記主トランジスタおよび前記過電流検出トランジスタが半導体基体の第一の主面側に設けられた第１導電形半導体層の表面側に設けられ、前記主トランジスタと前記過電流検出トランジスタの各々が前記第１導電形半導体層とＰＮ接合を形成する第２導電形半導体領域と、前記第２導電形半導体領域により前記第１導電形半導体層から離間された第１導電形半導体領域と、前記第１導電形半導体層と前記第１導電形半導体領域とに挟まれた前記第２導電形半導体領域の表面にゲート絶縁膜を介して設けられたゲート電極と、前記主トランジスタ及び前記過電流検出トランジスタの相互間の部分に形成されたゲート絶縁膜より厚いフィールド絶縁膜と、前記主トランジスタ及び前記過電流検出トランジスタのゲート電極から前記フィールド絶縁膜の上に広がる延在部とをそれぞれ備え、前記主トランジスタのゲート電極には第１のゲート抵抗を介して信号が与えられ、前記過電流検出トランジスタのゲート電極には前記第１のゲート抵抗よりも小さい第２のゲート抵抗を介して信号が与えられ、前記主トランジスタのゲート電極の延在部と前記過電流検出トランジスタのゲート電極の延在部との間に隙間を有し、前記隙間の下の半導体基体表面部に第２導電形のストッパ層が設けられ、前記主トランジスタのゲート電極の延在部及び前記過電流検出トランジスタのゲート電極の延在部と前記ストッパ層との間に前記フィールド絶縁膜を設けたことを特徴とする半導体装置。
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