JP2000252467A - 高耐圧横型半導体装置 - Google Patents
高耐圧横型半導体装置Info
- Publication number
- JP2000252467A JP2000252467A JP11057133A JP5713399A JP2000252467A JP 2000252467 A JP2000252467 A JP 2000252467A JP 11057133 A JP11057133 A JP 11057133A JP 5713399 A JP5713399 A JP 5713399A JP 2000252467 A JP2000252467 A JP 2000252467A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- conductivity type
- source
- offset region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】ｐ形オフセット領域１２の全電荷量を低下させ
ることなく、高耐圧化ができる高耐圧ｐチャネルＭＯＳ
ＦＥＴをＳＯＩ基板に形成すること。 【解決手段】ＳＯＩ基板３００のｎ形半導体基板３の表
面層にｎ形ベース領域４とｐ形ソース領域６を形成し、
ｎ形半導体基板３の表面層にｎ形ベース領域４と離して
ｐ形オフセット領域１２を形成し、ｐ形オフセット領域
１２の表面層にフィールド酸化膜１１、ｐ形ドレイン領
域１３を形成する。フィールド酸化膜のソース側の形成
端１１ａ（黒丸で示す）の直下にｐ形オフセット領域の
ソース側の拡散端１２ａ（黒丸で示す）を位置させる。
ｎ形ソース領域６とｐ形オフセット領域１２に挟まれた
ｎ形ベース領域４上およびｎ形半導体基板３上およびｐ
形オフセット領域の一部１２上にゲート酸化膜８を形成
し、このゲート酸化膜８上とフィールド酸化膜１１上に
ゲート電極９を形成する。このように、ゲート電極９を
フィールド酸化膜１１上にＬf だけ延ばすことで、この
ゲート電極９の直下にｐ形オフセット領域１２の一部を
位置させる。
ることなく、高耐圧化ができる高耐圧ｐチャネルＭＯＳ
ＦＥＴをＳＯＩ基板に形成すること。 【解決手段】ＳＯＩ基板３００のｎ形半導体基板３の表
面層にｎ形ベース領域４とｐ形ソース領域６を形成し、
ｎ形半導体基板３の表面層にｎ形ベース領域４と離して
ｐ形オフセット領域１２を形成し、ｐ形オフセット領域
１２の表面層にフィールド酸化膜１１、ｐ形ドレイン領
域１３を形成する。フィールド酸化膜のソース側の形成
端１１ａ（黒丸で示す）の直下にｐ形オフセット領域の
ソース側の拡散端１２ａ（黒丸で示す）を位置させる。
ｎ形ソース領域６とｐ形オフセット領域１２に挟まれた
ｎ形ベース領域４上およびｎ形半導体基板３上およびｐ
形オフセット領域の一部１２上にゲート酸化膜８を形成
し、このゲート酸化膜８上とフィールド酸化膜１１上に
ゲート電極９を形成する。このように、ゲート電極９を
フィールド酸化膜１１上にＬf だけ延ばすことで、この
ゲート電極９の直下にｐ形オフセット領域１２の一部を
位置させる。
Description
【０００１】
【発明の属する技術分野】この発明は、貼り合わせ基板
上に形成された高耐圧横型ｐチャネル型ＭＯＳＦＥＴ
（以下、Ｐｃｈ．ＭＯＳＦＥＴと略す）に関する。
上に形成された高耐圧横型ｐチャネル型ＭＯＳＦＥＴ
（以下、Ｐｃｈ．ＭＯＳＦＥＴと略す）に関する。
【０００２】
【従来の技術】近年、接合分離や誘電体分離などの分離
技術の進歩により、横型のダイオードや横型の絶縁ゲー
ト型バイポーラトランジスタ（以下、ＩＧＢＴと略
す）、横型のＭＯＳＦＥＴなどの高耐圧横型デバイスと
その駆動・制御・保護回路を一つのシリコン基板上に集
積した高耐圧パワーＩＣの開発が盛んに行われている。
特に、貼り合わせ基板（以下、ＳＯＩ基板と略す）とト
レンチ技術を組み合わせた誘電体分離技術の進歩は、複
数の高耐圧バイポーラデバイスの集積を可能とし、パワ
ーＩＣの適用分野を大幅に拡げた。例えば、ＩＧＢＴを
適用したトーテムポール回路の１チップ化や、ディスプ
レイ駆動用ＩＣなどのマルチ出力を持った集積回路へＩ
ＧＢＴが適用されている。
技術の進歩により、横型のダイオードや横型の絶縁ゲー
ト型バイポーラトランジスタ（以下、ＩＧＢＴと略
す）、横型のＭＯＳＦＥＴなどの高耐圧横型デバイスと
その駆動・制御・保護回路を一つのシリコン基板上に集
積した高耐圧パワーＩＣの開発が盛んに行われている。
特に、貼り合わせ基板（以下、ＳＯＩ基板と略す）とト
レンチ技術を組み合わせた誘電体分離技術の進歩は、複
数の高耐圧バイポーラデバイスの集積を可能とし、パワ
ーＩＣの適用分野を大幅に拡げた。例えば、ＩＧＢＴを
適用したトーテムポール回路の１チップ化や、ディスプ
レイ駆動用ＩＣなどのマルチ出力を持った集積回路へＩ
ＧＢＴが適用されている。
【０００３】ＳＯＩ基板を適用した誘電体分離基板上に
高耐圧パワーＩＣを製作する大きなメリットは、先に述
べたごとくバイポーラデバイスをハイサイドスイッチと
して適用できるところにある。しかもこれらを多出力化
できる。
高耐圧パワーＩＣを製作する大きなメリットは、先に述
べたごとくバイポーラデバイスをハイサイドスイッチと
して適用できるところにある。しかもこれらを多出力化
できる。
【０００４】しかしハイサイドスイッチを駆動する場
合、レベルシフタ回路が必要になる。このレベルシフタ
回路には様々な手法があるが、高耐圧のＰｃｈ．ＭＯＳ
ＦＥＴを使うことにより別電源やコンデンサなどを必要
としないシンプルな回路を構成することができる。
合、レベルシフタ回路が必要になる。このレベルシフタ
回路には様々な手法があるが、高耐圧のＰｃｈ．ＭＯＳ
ＦＥＴを使うことにより別電源やコンデンサなどを必要
としないシンプルな回路を構成することができる。
【０００５】図３は高耐圧のＰｃｈ．ＭＯＳＦＥＴを適
用したレベルシフタ回路を用いて駆動されるトーテムポ
ール回路を示す。この回路は２つのＩＧＢＴ（Ｎ１，Ｎ
２）からなるトーテムポール回路を出力回路部ｃとし、
その前段にレベルシフタ回路部ａと上アーム側駆動回路
部ｂが構成されている。この回路では、駆動信号ＶINH
がＮｃｈ．ＭＯＳＦＥＴであるＮ３のゲートに入力され
ると、Ｎ３と高耐圧Ｐｃｈ．ＭＯＳＦＥＴであるＰ１が
オンする。そしてこのＰ１経由の電流により上アーム側
デバイスであるＮ２を駆動するためのゲート信号が発生
する。ここでＰ１は下アーム側デバイスであるＮ１がオ
ンした場合に電源電圧が印加されるため高耐圧デバイス
でなければいけない。
用したレベルシフタ回路を用いて駆動されるトーテムポ
ール回路を示す。この回路は２つのＩＧＢＴ（Ｎ１，Ｎ
２）からなるトーテムポール回路を出力回路部ｃとし、
その前段にレベルシフタ回路部ａと上アーム側駆動回路
部ｂが構成されている。この回路では、駆動信号ＶINH
がＮｃｈ．ＭＯＳＦＥＴであるＮ３のゲートに入力され
ると、Ｎ３と高耐圧Ｐｃｈ．ＭＯＳＦＥＴであるＰ１が
オンする。そしてこのＰ１経由の電流により上アーム側
デバイスであるＮ２を駆動するためのゲート信号が発生
する。ここでＰ１は下アーム側デバイスであるＮ１がオ
ンした場合に電源電圧が印加されるため高耐圧デバイス
でなければいけない。
【０００６】図４は従来の高耐圧横型Ｐｃｈ．ＭＯＳＦ
ＥＴをＳＯＩ基板上に形成した場合のＰｃｈ．ＭＯＳＦ
ＥＴの要部断面図と駆動回路および負荷を示す。この図
ではＰｃｈ．ＭＯＳＦＥＴのゲート電極９とソース電極
１０ａにゲート駆動回路１０２が接続され、ドレイン電
極１４に負荷１０１が接続されているが、以下の説明は
Ｐｃｈ．ＭＯＳＦＥＴを中心に行う。尚、ＳＯＩ基板上
に形成されたＰｃｈ．ＭＯＳＦＥＴを以下の説明ではＳ
ＯＩ−ＰＭＯＳと略す。
ＥＴをＳＯＩ基板上に形成した場合のＰｃｈ．ＭＯＳＦ
ＥＴの要部断面図と駆動回路および負荷を示す。この図
ではＰｃｈ．ＭＯＳＦＥＴのゲート電極９とソース電極
１０ａにゲート駆動回路１０２が接続され、ドレイン電
極１４に負荷１０１が接続されているが、以下の説明は
Ｐｃｈ．ＭＯＳＦＥＴを中心に行う。尚、ＳＯＩ基板上
に形成されたＰｃｈ．ＭＯＳＦＥＴを以下の説明ではＳ
ＯＩ−ＰＭＯＳと略す。
【０００７】パワーＩＣでは高耐圧のｎ形デバイスとｐ
形デバイスを同一基板上に形成するため、ＳＯＩ基板３
００を構成する半導体基板３の導電形と反対の導電形デ
バイスではオフセット領域の形成が不可欠になる。第４
図では半導体基板３はｎ形を想定しているため、ここに
Ｐｃｈ．ＭＯＳＦＥＴを形成する場合にはｐ形拡散領域
であるオフセット領域１２が必要になる。
形デバイスを同一基板上に形成するため、ＳＯＩ基板３
００を構成する半導体基板３の導電形と反対の導電形デ
バイスではオフセット領域の形成が不可欠になる。第４
図では半導体基板３はｎ形を想定しているため、ここに
Ｐｃｈ．ＭＯＳＦＥＴを形成する場合にはｐ形拡散領域
であるオフセット領域１２が必要になる。
【０００８】Ｐｃｈ．ＭＯＳＦＥＴではｐ形ソース領域
６から供給される正孔である少数キャリヤをｐ形オフセ
ット領域１２に伝導させるために、ゲート電極６はｐ形
ソース領域６からｐ形オフセット領域１２を一部覆うよ
うに配置される。このゲート電極６直下の領域にチャネ
ル領域７が形成され、このチャネル領域７を通過して少
数キャリヤはｐ形オフセット領域１２に到達する。そし
てこの少数キャリヤはｐ形ドレイン領域１３を経てドレ
イン電極１４に流れ込む。
６から供給される正孔である少数キャリヤをｐ形オフセ
ット領域１２に伝導させるために、ゲート電極６はｐ形
ソース領域６からｐ形オフセット領域１２を一部覆うよ
うに配置される。このゲート電極６直下の領域にチャネ
ル領域７が形成され、このチャネル領域７を通過して少
数キャリヤはｐ形オフセット領域１２に到達する。そし
てこの少数キャリヤはｐ形ドレイン領域１３を経てドレ
イン電極１４に流れ込む。
【０００９】このｐ形オフセット領域１２の形成は、Ｓ
ＯＩ基板３００でなく接合分離基板を用いて形成された
Ｐｃｈ．ＭＯＳＦＥＴにおいても必要なことであり、ま
た少数キャリヤの伝導方法もＳＯＩ基板３００の場合と
接合分離基板の場合で差異はない。ただし、ＳＯＩ−Ｐ
ＭＯＳと接合分離基板上に形成されたＰｃｈ．ＭＯＳＦ
ＥＴとで差異を示すのは、高電圧印加状態のときであ
る。それはＳＯＩ−ＰＭＯＳでは見かけ上４端子（基板
電極１５に接続する基板端子Ｖｓｕｂとゲート端子Ｇと
ソース端子Ｓおよびドレイン端子Ｄ）に電圧が印加され
ることによる。このことをつぎに説明する。
ＯＩ基板３００でなく接合分離基板を用いて形成された
Ｐｃｈ．ＭＯＳＦＥＴにおいても必要なことであり、ま
た少数キャリヤの伝導方法もＳＯＩ基板３００の場合と
接合分離基板の場合で差異はない。ただし、ＳＯＩ−Ｐ
ＭＯＳと接合分離基板上に形成されたＰｃｈ．ＭＯＳＦ
ＥＴとで差異を示すのは、高電圧印加状態のときであ
る。それはＳＯＩ−ＰＭＯＳでは見かけ上４端子（基板
電極１５に接続する基板端子Ｖｓｕｂとゲート端子Ｇと
ソース端子Ｓおよびドレイン端子Ｄ）に電圧が印加され
ることによる。このことをつぎに説明する。
【００１０】図５はＰｃｈ．ＭＯＳＦＥＴをハイサイド
スイッチに適用した場合の回路例である。この回路では
Ｐ２が高耐圧Ｐｃｈ．ＭＯＳＦＥＴであり、それを駆動
するゲート駆動回路１０２がＰ２のゲート端子と接続さ
れている。
スイッチに適用した場合の回路例である。この回路では
Ｐ２が高耐圧Ｐｃｈ．ＭＯＳＦＥＴであり、それを駆動
するゲート駆動回路１０２がＰ２のゲート端子と接続さ
れている。
【００１１】この図でＰ２の各端子の接続状態を説明す
ると、ソース端子Ｓは電源の高電位端子ＶDHと接続し、
ドレイン端子Ｄは負荷１０１と接続し、ゲート端子Ｇは
ゲート駆動回路１０２と接続する。
ると、ソース端子Ｓは電源の高電位端子ＶDHと接続し、
ドレイン端子Ｄは負荷１０１と接続し、ゲート端子Ｇは
ゲート駆動回路１０２と接続する。
【００１２】前記の図４は図５のＰ２を素子断面図で示
したものである。それぞれの端子は当然図５の接続通り
になるが、ここで注意しなければいけないのは、半導体
支持基板１がグランド電位に固定されていることであ
る。この接続があるためＳＯＩ−ＰＭＯＳでは、印加さ
れた高電圧はソース電極１０／ドレイン電極１４間だけ
でなくソース電極１０／基板電極１５間にも印加される
ことになる。
したものである。それぞれの端子は当然図５の接続通り
になるが、ここで注意しなければいけないのは、半導体
支持基板１がグランド電位に固定されていることであ
る。この接続があるためＳＯＩ−ＰＭＯＳでは、印加さ
れた高電圧はソース電極１０／ドレイン電極１４間だけ
でなくソース電極１０／基板電極１５間にも印加される
ことになる。
【００１３】図４、図５において、高電圧印加状態、す
なわちＳＯＩ−ＰＭＯＳがオフ状態では、ソース端子Ｓ
とゲート端子Ｇが同電位の高電位状態にあり、ドレイン
端子Ｄがグランド電位状態になっている。この場合の素
子耐圧の評価は、ドレイン端子Ｄと基板端子Ｖｓｕｂを
同電位のグランド電位にすることで行うことができる。
なわちＳＯＩ−ＰＭＯＳがオフ状態では、ソース端子Ｓ
とゲート端子Ｇが同電位の高電位状態にあり、ドレイン
端子Ｄがグランド電位状態になっている。この場合の素
子耐圧の評価は、ドレイン端子Ｄと基板端子Ｖｓｕｂを
同電位のグランド電位にすることで行うことができる。
【００１４】図６はドレイン電極と基板電極をグランド
電位にした状態で、ソース電極に高電圧を印加した場合
の素子内部状態をシミュレーションによって求めた図
で、同図（ａ）は電位分布図、同図（ｂ）はアバランシ
ェキャリヤが発生する領域を示す図である。同図（ａ）
において、図４のソース端子Ｓとゲート端子Ｇを高電位
状態とし、ドレイン端子Ｄと基板端子Ｖｓｕｂをグラン
ド電位状態とした場合である。この図から素子内部の等
電位線はソース領域側の中心に変化することがわかる。
電位にした状態で、ソース電極に高電圧を印加した場合
の素子内部状態をシミュレーションによって求めた図
で、同図（ａ）は電位分布図、同図（ｂ）はアバランシ
ェキャリヤが発生する領域を示す図である。同図（ａ）
において、図４のソース端子Ｓとゲート端子Ｇを高電位
状態とし、ドレイン端子Ｄと基板端子Ｖｓｕｂをグラン
ド電位状態とした場合である。この図から素子内部の等
電位線はソース領域側の中心に変化することがわかる。
【００１５】同図（ｂ）にはアバランシェキャリヤの発
生領域を示す。アバランシェキャリヤ発生領域２０１は
ｐ形ソース領域６およびコンタクト領域５直下の酸化膜
２とｎ形半導体基板３の界面およびｐ形オフセット領域
１２のｐ形ソース領域６側の２箇所にあることが観測さ
れる。このように図４のドレイン端子Ｄと基板端子Ｖｓ
ｕｂを接続した状態におけるＳＯＩ−ＰＭＯＳの電界集
中箇所、つまり耐圧制限領域は２箇所に現れる。
生領域を示す。アバランシェキャリヤ発生領域２０１は
ｐ形ソース領域６およびコンタクト領域５直下の酸化膜
２とｎ形半導体基板３の界面およびｐ形オフセット領域
１２のｐ形ソース領域６側の２箇所にあることが観測さ
れる。このように図４のドレイン端子Ｄと基板端子Ｖｓ
ｕｂを接続した状態におけるＳＯＩ−ＰＭＯＳの電界集
中箇所、つまり耐圧制限領域は２箇所に現れる。
【００１６】この２つの耐圧制限領域のうち表面側で決
まる耐圧値はオフセット領域１２の全電荷量に依存す
る。すなわちこのｐ形オフセット領域１２の全電荷量が
大きいと表面での空乏層の伸びが抑えられて、素子耐圧
は低下する。一方、全電荷量が小さくすると表面での空
乏層が伸びるために、電界集中が緩和されて、耐圧低下
が抑えられる。そのため、大きな素子耐圧を確保するた
めには、ｐ形オフセット領域１２の全電荷量を小さくす
ればよい。
まる耐圧値はオフセット領域１２の全電荷量に依存す
る。すなわちこのｐ形オフセット領域１２の全電荷量が
大きいと表面での空乏層の伸びが抑えられて、素子耐圧
は低下する。一方、全電荷量が小さくすると表面での空
乏層が伸びるために、電界集中が緩和されて、耐圧低下
が抑えられる。そのため、大きな素子耐圧を確保するた
めには、ｐ形オフセット領域１２の全電荷量を小さくす
ればよい。
【００１７】
【発明が解決しようとする課題】しかしｐ形オフセット
領域１２の全電荷量の低下は素子のオン抵抗を増加させ
て、その結果素子面積増加を引き起こす。したがって、
ＳＯＩ−ＰＭＯＳの開発においては、ｐ形オフセット領
域１２の全電荷量を低下させることなくいかに高耐圧化
を図るかが大きな課題となる。
領域１２の全電荷量の低下は素子のオン抵抗を増加させ
て、その結果素子面積増加を引き起こす。したがって、
ＳＯＩ−ＰＭＯＳの開発においては、ｐ形オフセット領
域１２の全電荷量を低下させることなくいかに高耐圧化
を図るかが大きな課題となる。
【００１８】この発明の目的は、前記の課題を解決し、
ｐ形オフセット領域１２の全電荷量を低下させることな
く、高耐圧化ができるＳＯＩ−ＰＭＯＳなどの高耐圧横
型半導体装置を提供することにある。
ｐ形オフセット領域１２の全電荷量を低下させることな
く、高耐圧化ができるＳＯＩ−ＰＭＯＳなどの高耐圧横
型半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】前記の目的を達成するた
めに、半導体支持基板と、第１導電形半導体基板とが第
１酸化膜を介して貼り合わされ、第１導電形半導体基板
の表面層に選択的に形成された第１導電形ベース領域
と、該第１導電形ベース領域の表面層に選択的に形成さ
れた高濃度の第１導電形コンタクト領域と、該第１導電
形ベース領域の表面層に前記第１導電形コンタクト領域
に部分的に重なり、且つ、選択的に形成された第２導電
形ソース領域と、該第２導電形ソース領域と前記第１導
電形半導体基板の表面露出部に挟まれた前記第１導電形
ベース領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記第１導電形コンタクト領域上および第２導
電形ソース領域上に形成されたソース電極を有し、前記
第１導電形半導体基板の表面層に前記第１導電形ベース
領域から所定の距離を隔てて選択的に形成される第２導
電形オフセット領域と、該第２導電形オフセット領域の
表面層に選択的に形成された高濃度の第２導電形ドレイ
ン領域と、該第２導電形ドレイン領域上に形成されるド
レイン電極を有するＭＯＳ構造の横型半導体装置におい
て、前記第２導電形オフセット領域表面に、前記ゲート
絶縁膜より厚い絶縁膜が、選択的に形成され、該厚い絶
縁膜上に前記ゲート電極が張り出すように形成される構
成とする。
めに、半導体支持基板と、第１導電形半導体基板とが第
１酸化膜を介して貼り合わされ、第１導電形半導体基板
の表面層に選択的に形成された第１導電形ベース領域
と、該第１導電形ベース領域の表面層に選択的に形成さ
れた高濃度の第１導電形コンタクト領域と、該第１導電
形ベース領域の表面層に前記第１導電形コンタクト領域
に部分的に重なり、且つ、選択的に形成された第２導電
形ソース領域と、該第２導電形ソース領域と前記第１導
電形半導体基板の表面露出部に挟まれた前記第１導電形
ベース領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記第１導電形コンタクト領域上および第２導
電形ソース領域上に形成されたソース電極を有し、前記
第１導電形半導体基板の表面層に前記第１導電形ベース
領域から所定の距離を隔てて選択的に形成される第２導
電形オフセット領域と、該第２導電形オフセット領域の
表面層に選択的に形成された高濃度の第２導電形ドレイ
ン領域と、該第２導電形ドレイン領域上に形成されるド
レイン電極を有するＭＯＳ構造の横型半導体装置におい
て、前記第２導電形オフセット領域表面に、前記ゲート
絶縁膜より厚い絶縁膜が、選択的に形成され、該厚い絶
縁膜上に前記ゲート電極が張り出すように形成される構
成とする。
【００２０】前記厚い絶縁膜のソース側の形成端の直下
に、前記第２導電形オフセット領域のソース側形成端が
位置するとよい。前記ゲート電極が前記の厚い絶縁膜上
に張り出している長さＬf を２μｍ以上にするとよい。
に、前記第２導電形オフセット領域のソース側形成端が
位置するとよい。前記ゲート電極が前記の厚い絶縁膜上
に張り出している長さＬf を２μｍ以上にするとよい。
【００２１】このようにすることで、前記のオフセット
領域中の全電荷量を一定にした場合でも、オフセット領
域に形成される等電位線をドレイン側に拡げることがで
きて、ソース側での電界集中を緩和できる。また、第２
導電形オフセット領域中の全電荷量を一定にできるため
に、素子のオン抵抗の増大は抑制される。
領域中の全電荷量を一定にした場合でも、オフセット領
域に形成される等電位線をドレイン側に拡げることがで
きて、ソース側での電界集中を緩和できる。また、第２
導電形オフセット領域中の全電荷量を一定にできるため
に、素子のオン抵抗の増大は抑制される。
【００２２】
【発明の実施の形態】図１は、この発明の一実施例のＳ
ＯＩ−ＰＭＯＳの要部断面図である。ｎ形もしくはｐ形
の半導体支持基板１上に酸化膜２を介してｎ形半導体基
板３を貼り合わせたＳＯＩ基板３００のｎ形半導体基板
３の表面層にｎ形ベース領域４を形成し、ｎ形ベース領
域の表面層に高濃度のｎ形のコンタクト領域５およびｐ
形ソース領域６を重なるように形成し、ｎ形半導体基板
３の表面層にｎ形ベース領域４と離してｐ形オフセット
領域１２を形成し、ｐ形オフセット領域１２の表面層に
選択的にフィールド酸化膜１１、ｐ形ドレイン領域１３
を形成する。このフィールド酸化膜１１を形成するとき
に使用するフォトマスクのソース側の端が、前記のｐ形
オフセット領域１２を形成するときに使用するフォトマ
スクのソース側の端を一致させるようにする。そのた
め、同図の要部断面図では、フィールド酸化膜のソース
側の形成端１１ａ（黒丸で示す）の直下にｐ形オフセッ
ト領域のソース側の拡散端１２ａ（黒丸で示す）が位置
する。ｎ形ソース領域６とｐ形オフセット領域１２に挟
まれたｎ形ベース領域４上およびｎ形半導体基板３上お
よびｐ形オフセット領域１２上にゲート酸化膜８を形成
し、このゲート酸化膜８上とフィールド酸化膜１１上に
ゲート電極９を形成する。このゲート電極９がフィール
ド酸化膜１１上に張り出している長さＬf （このＬf は
請求項３で記載したＬf と同じ）のソース側の端（図で
は左端）は、図で示すように、前記の１１ａおよび１２
ａとする。このＬｆのソース側の端を、フィールド酸化
膜１１を形成する場合のフォトマスクのソース側の端と
一致させる。このように、ゲート電極９をフィールド酸
化膜１１上に張り出すことで、このゲート電極９の直下
にｐ形オフセット領域１２の一部を位置させる。また、
このゲート電極９の直下のｎ形ベース領域４およびｎ形
半導体基板３の表面層にｐ形のチャネル領域７が形成さ
れる。ｎ形ソース領域６上およびコンタクト領域５上に
ソース電極１０を形成する。ｐ形ドレイン領域１３上に
ドレイン電極１４を形成し、半導体支持基板１上に基板
電極１５を形成する。これらの電極上にはソース端子
Ｓ、ドレイン端子Ｄ、ゲート端子Ｇおよび基板端子Ｖｓ
ｕｂが接続する。尚、前記のゲート電極９は例えば多結
晶シリコンで形成し、ソース電極１０はアルミニウム等
の金属で形成する。つまりゲート電極９とソース電極１
０は異なる金属で形成される。つぎに説明するように、
前記のＬｆはゲート電極９を形成するときのフォトマス
クの寸法を変えることで制御できる。このＬf の部分は
フィールドプレートの働きをして、素子表面での耐圧低
下を防止する。また、フィールド酸化膜１１のソース側
の形成端１１ａの直下に、ｐ形オフセット領域１２のソ
ース側の拡散端１２ａがくるように配置することで、張
り出したゲート電極９の直下にｐ形オフセット領域の曲
率箇所が確実に配置され、フィールドプレートの働きが
効果的にできるようになる。また、フィールド酸化膜１
１を形成するときに使用するフォトマスクのソース側の
端が、前記のｐ形オフセット領域１２を形成するときに
使用するフォトマスクのソース側の端を一致させると、
ｐ形オフセット領域１２の表面でのソース側の端１２ｂ
と、フィールド酸化膜１１の表面でのソース側の端１１
ｂとが確実に離れた場所に位置することになり、ゲート
電極９に負のゲート電圧を印加したときに、ｎ形ベース
領域３のｐ形オフセット領域１１と接する箇所（場所と
しては１２ｂ）にもチャネルが確実に形成されるように
なる。
ＯＩ−ＰＭＯＳの要部断面図である。ｎ形もしくはｐ形
の半導体支持基板１上に酸化膜２を介してｎ形半導体基
板３を貼り合わせたＳＯＩ基板３００のｎ形半導体基板
３の表面層にｎ形ベース領域４を形成し、ｎ形ベース領
域の表面層に高濃度のｎ形のコンタクト領域５およびｐ
形ソース領域６を重なるように形成し、ｎ形半導体基板
３の表面層にｎ形ベース領域４と離してｐ形オフセット
領域１２を形成し、ｐ形オフセット領域１２の表面層に
選択的にフィールド酸化膜１１、ｐ形ドレイン領域１３
を形成する。このフィールド酸化膜１１を形成するとき
に使用するフォトマスクのソース側の端が、前記のｐ形
オフセット領域１２を形成するときに使用するフォトマ
スクのソース側の端を一致させるようにする。そのた
め、同図の要部断面図では、フィールド酸化膜のソース
側の形成端１１ａ（黒丸で示す）の直下にｐ形オフセッ
ト領域のソース側の拡散端１２ａ（黒丸で示す）が位置
する。ｎ形ソース領域６とｐ形オフセット領域１２に挟
まれたｎ形ベース領域４上およびｎ形半導体基板３上お
よびｐ形オフセット領域１２上にゲート酸化膜８を形成
し、このゲート酸化膜８上とフィールド酸化膜１１上に
ゲート電極９を形成する。このゲート電極９がフィール
ド酸化膜１１上に張り出している長さＬf （このＬf は
請求項３で記載したＬf と同じ）のソース側の端（図で
は左端）は、図で示すように、前記の１１ａおよび１２
ａとする。このＬｆのソース側の端を、フィールド酸化
膜１１を形成する場合のフォトマスクのソース側の端と
一致させる。このように、ゲート電極９をフィールド酸
化膜１１上に張り出すことで、このゲート電極９の直下
にｐ形オフセット領域１２の一部を位置させる。また、
このゲート電極９の直下のｎ形ベース領域４およびｎ形
半導体基板３の表面層にｐ形のチャネル領域７が形成さ
れる。ｎ形ソース領域６上およびコンタクト領域５上に
ソース電極１０を形成する。ｐ形ドレイン領域１３上に
ドレイン電極１４を形成し、半導体支持基板１上に基板
電極１５を形成する。これらの電極上にはソース端子
Ｓ、ドレイン端子Ｄ、ゲート端子Ｇおよび基板端子Ｖｓ
ｕｂが接続する。尚、前記のゲート電極９は例えば多結
晶シリコンで形成し、ソース電極１０はアルミニウム等
の金属で形成する。つまりゲート電極９とソース電極１
０は異なる金属で形成される。つぎに説明するように、
前記のＬｆはゲート電極９を形成するときのフォトマス
クの寸法を変えることで制御できる。このＬf の部分は
フィールドプレートの働きをして、素子表面での耐圧低
下を防止する。また、フィールド酸化膜１１のソース側
の形成端１１ａの直下に、ｐ形オフセット領域１２のソ
ース側の拡散端１２ａがくるように配置することで、張
り出したゲート電極９の直下にｐ形オフセット領域の曲
率箇所が確実に配置され、フィールドプレートの働きが
効果的にできるようになる。また、フィールド酸化膜１
１を形成するときに使用するフォトマスクのソース側の
端が、前記のｐ形オフセット領域１２を形成するときに
使用するフォトマスクのソース側の端を一致させると、
ｐ形オフセット領域１２の表面でのソース側の端１２ｂ
と、フィールド酸化膜１１の表面でのソース側の端１１
ｂとが確実に離れた場所に位置することになり、ゲート
電極９に負のゲート電圧を印加したときに、ｎ形ベース
領域３のｐ形オフセット領域１１と接する箇所（場所と
しては１２ｂ）にもチャネルが確実に形成されるように
なる。
【００２３】また、つぎに説明するように、前記のＬｆ
の大きさを２μｍ以上とすることで、素子耐圧の向上を
図ることができる。図２は、Ｌf をパラメータとした場
合の素子耐圧の変化を示めす図である。図１の構造の半
導体装置をつぎに示す条件で製作した。ｎ形半導体基板
３の厚さは１０μｍ、比抵抗は５Ω・ｃｍであり、貼り
合わせ酸化膜の厚みは１μｍである。また、ｐ形オフセ
ット領域１２の表面濃度は８．０×１０15ｃｍ-3で、ゲ
ート酸化膜８の厚さは２５ｎｍである。この製造条件
で、Ｌf が０μｍ、０．５μｍ、２μｍ、４μｍ、６μ
ｍおよび８μｍの供試素子を製作し、素子耐圧を測定し
た。
の大きさを２μｍ以上とすることで、素子耐圧の向上を
図ることができる。図２は、Ｌf をパラメータとした場
合の素子耐圧の変化を示めす図である。図１の構造の半
導体装置をつぎに示す条件で製作した。ｎ形半導体基板
３の厚さは１０μｍ、比抵抗は５Ω・ｃｍであり、貼り
合わせ酸化膜の厚みは１μｍである。また、ｐ形オフセ
ット領域１２の表面濃度は８．０×１０15ｃｍ-3で、ゲ
ート酸化膜８の厚さは２５ｎｍである。この製造条件
で、Ｌf が０μｍ、０．５μｍ、２μｍ、４μｍ、６μ
ｍおよび８μｍの供試素子を製作し、素子耐圧を測定し
た。
【００２４】図２からＬf を２μｍ以上張り出すこと
で、ｐ形オフセット領域１２の全電荷量を固定したまま
で、Ｌf ＝０μｍの場合と比べて素子耐圧が５０Ｖ程度
向上する。また、ｐ形オフセット領域１２の全電荷量を
低下させないために、素子のオン抵抗の増加はなく、素
子の通電駆動能力は低下しない。つまり、この発明によ
り、オン抵抗の増大なしに素子耐圧を向上させることが
できる。
で、ｐ形オフセット領域１２の全電荷量を固定したまま
で、Ｌf ＝０μｍの場合と比べて素子耐圧が５０Ｖ程度
向上する。また、ｐ形オフセット領域１２の全電荷量を
低下させないために、素子のオン抵抗の増加はなく、素
子の通電駆動能力は低下しない。つまり、この発明によ
り、オン抵抗の増大なしに素子耐圧を向上させることが
できる。
【００２５】
【発明の効果】この発明によれば、ＳＯＩ−ＰＭＯＳの
ゲート電極をドレイン側に張り出し、これをフィールド
プレートとして使用することで、素子耐圧の向上を図る
ことができる。
ゲート電極をドレイン側に張り出し、これをフィールド
プレートとして使用することで、素子耐圧の向上を図る
ことができる。
【００２６】また、素子の電流駆動能力を左右するオフ
セット領域中の全電荷量を低下させる必要がないため
に、素子のオン抵抗の増加を抑制できる。
セット領域中の全電荷量を低下させる必要がないため
に、素子のオン抵抗の増加を抑制できる。
【図１】この発明の一実施例のＳＯＩ−ＰＭＯＳの要部
断面図
断面図
【図２】Ｌf をパラメータとした場合の素子耐圧の変化
を示めす図
を示めす図
【図３】高耐圧のＰｃｈ．ＭＯＳＦＥＴを適用したレベ
ルシフタ回路を用いて駆動されるトーテムポール回路図
ルシフタ回路を用いて駆動されるトーテムポール回路図
【図４】従来の高耐圧横型Ｐｃｈ．ＭＯＳＦＥＴをＳＯ
Ｉ基板上に形成した場合のＰｃｈ．ＭＯＳＦＥＴの要部
断面図と駆動回路および負荷を示す図
Ｉ基板上に形成した場合のＰｃｈ．ＭＯＳＦＥＴの要部
断面図と駆動回路および負荷を示す図
【図５】Ｐｃｈ．ＭＯＳＦＥＴをハイサイドスイッチに
適用した場合の回路図
適用した場合の回路図
【図６】ドレイン電極と基板電極をグランド電位にした
状態で、ソース電極に高電圧を印加した場合の素子内部
状態をシュミレーションによって求めた図
状態で、ソース電極に高電圧を印加した場合の素子内部
状態をシュミレーションによって求めた図
１ 半導体支持基板 ２ 酸化膜 ３ ｎ形半導体基板 ４ ｎ形ベース領域 ５ コンタクト領域 ６ ｐ形ソース領域 ７ チャネル領域 ８ ゲート酸化膜 ９ ゲート電極 １０ ソース電極 １１ フィールド酸化膜 １１ａ フィールド酸化膜のソース側の形成端 １１ｂ フィールド酸化膜の表面でのソース側の端 １２ ｐ形オフセット領域 １２ａ ｐ形オフセット領域のソース側の拡散端 １２ｂ ｐ形オフセット領域の表面でのソース側の端 １３ ｐ形ドレイン領域 １４ ドレイン電極 １５ 基板電極 １０１ 負荷 １０２ ゲート駆動回路 ２００ 等電位線 ２０１ アバランシェキャリヤ発生箇所 ３００ ＳＯＩ基板 Ｓ ソース端子 Ｄ ドレイン端子 Ｇ ゲート端子 Ｖｓｕｂ 基板端子 Ｎ１，Ｎ２ ＩＧＢＴ Ｒ１，Ｒ２，Ｒ３ 抵抗 Ｐ１，Ｐ２ ｐチャネル型ＭＯＳＦＥＴ Ｄ１，Ｄ２ ダイオード ＶDH 電源の高電位端子 ＶINH,ＶINL,ＶIN 入力信号端子 Ｖout 出力信号端子 ａ レベルシフタ回路部 ｂ 上アーム側駆動回路部 ｃ 出力回路部
Claims (3)
- 【請求項１】半導体支持基板と、第１導電形半導体基板
とが第１酸化膜を介して貼り合わされ、第１導電形半導
体基板の表面層に選択的に形成された第１導電形ベース
領域と、該第１導電形ベース領域の表面層に選択的に形
成された高濃度の第１導電形のコンタクト領域と、該第
１導電形ベース領域の表面層に前記コンタクト領域に部
分的に重なり、且つ、選択的に形成された第２導電形ソ
ース領域と、該第２導電形ソース領域と前記第１導電形
半導体基板の表面露出部に挟まれた前記第１導電形ベー
ス領域上にゲート絶縁膜を介して形成されたゲート電極
と、前記コンタクト領域上および第２導電形ソース領域
上に形成されたソース電極を有し、前記第１導電形半導
体基板の表面層に前記第１導電形ベース領域から所定の
距離を隔てて選択的に形成される第２導電形オフセット
領域と、該第２導電形オフセット領域の表面層に選択的
に形成された高濃度の第２導電形ドレイン領域と、該第
２導電形ドレイン領域上に形成されるドレイン電極を有
するＭＯＳ構造の横型半導体装置において、前記第２導
電形オフセット領域表面に、前記ゲート絶縁膜より厚い
絶縁膜が選択的に形成され、該厚い絶縁膜上に前記ゲー
ト電極が張り出すように形成されることを特徴とする高
耐圧横型半導体装置。 - 【請求項２】前記厚い絶縁膜のソース側の形成端の直下
に、前記第２導電形オフセット領域のソース側の拡散端
が位置することを特徴とする請求項１に記載の高耐圧横
型半導体装置。 - 【請求項３】前記ゲート電極が前記厚い絶縁膜上に張り
出している長さＬfが２μｍ以上であることを特徴とす
る請求項１記載の高耐圧横型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11057133A JP2000252467A (ja) | 1999-03-04 | 1999-03-04 | 高耐圧横型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11057133A JP2000252467A (ja) | 1999-03-04 | 1999-03-04 | 高耐圧横型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252467A true JP2000252467A (ja) | 2000-09-14 |
Family
ID=13047076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11057133A Pending JP2000252467A (ja) | 1999-03-04 | 1999-03-04 | 高耐圧横型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252467A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261639A (ja) * | 2005-02-16 | 2006-09-28 | Renesas Technology Corp | 半導体装置、ドライバ回路及び半導体装置の製造方法 |
| JP2007080288A (ja) * | 2006-11-14 | 2007-03-29 | Hitachi Ltd | インタフェース装置 |
| KR100877674B1 (ko) | 2007-09-12 | 2009-01-08 | 주식회사 동부하이텍 | Ｌｄｍｏｓ 소자 |
-
1999
- 1999-03-04 JP JP11057133A patent/JP2000252467A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261639A (ja) * | 2005-02-16 | 2006-09-28 | Renesas Technology Corp | 半導体装置、ドライバ回路及び半導体装置の製造方法 |
| JP2007080288A (ja) * | 2006-11-14 | 2007-03-29 | Hitachi Ltd | インタフェース装置 |
| JP4560030B2 (ja) * | 2006-11-14 | 2010-10-13 | 株式会社日立製作所 | インタフェース装置 |
| KR100877674B1 (ko) | 2007-09-12 | 2009-01-08 | 주식회사 동부하이텍 | Ｌｄｍｏｓ 소자 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9960156B2 (en) | Integrated semiconductor device having a level shifter | |
| US5801420A (en) | Lateral semiconductor arrangement for power ICS | |
| CN110071717B (zh) | 半导体器件 | |
| US20020005559A1 (en) | Lateral semiconductor device | |
| US6441432B1 (en) | High voltage lateral semiconductor device | |
| JPH04361571A (ja) | Ｍｏｓ型半導体装置 | |
| US20050179089A1 (en) | Semiconductor device | |
| US9608072B2 (en) | Semiconductor device | |
| TW201824539A (zh) | 高電壓積體電路的高電壓終端結構 | |
| US6914270B2 (en) | IGBT with PN insulation and production method | |
| US20070085148A1 (en) | Trench IGBT for highly capacitive loads | |
| US7816212B2 (en) | Method of high voltage operation of a field effect transistor | |
| US4476479A (en) | Semiconductor device with operating voltage coupling region | |
| US8546889B2 (en) | Semiconductor device and driving circuit | |
| JP3893185B2 (ja) | 半導体装置 | |
| JP2003209185A (ja) | 半導体装置 | |
| JP3249891B2 (ja) | 半導体装置およびその使用方法 | |
| JP2000252467A (ja) | 高耐圧横型半導体装置 | |
| JPH11330451A (ja) | 半導体装置 | |
| JPH10173068A (ja) | 半導体装置 | |
| JPH07142731A (ja) | パワーデバイスおよびそれを形成するための方法 | |
| JPH11145462A (ja) | 高耐圧横型半導体装置 | |
| JP2920061B2 (ja) | 高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置 | |
| JP2008091932A (ja) | 高耐圧ｉｃ | |
| JP3392496B2 (ja) | 電力用半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040528 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041019 |