DE2816271A1

DE2816271A1 - Isolierschicht-feldeffekt-halbleiterelemente, schaltungsanordnungen mit derartigen halbleiterelementen und verfahren zur herstellung dieser halbleiterelemente

Info

Publication number: DE2816271A1
Application number: DE19782816271
Authority: DE
Inventors: Masatomo Furumi; Hidefumi Ito; Minoru Nagata; Shikayuki Ochi; Takeaki Okabe; Gunma Takasaki; Masaru Takeuchi; Isao Yoshida
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1977-04-15
Filing date: 1978-04-14
Publication date: 1978-11-02
Also published as: FR2396412A1; US4599576A; FR2400260A1; FR2400259A1; FR2399126A1; JPS53128281A; DE2816271C2; NL7804028A; JPS6159540B2

Description

Beschreibung

Die Erfindung betrifft ein Isolierschicht-Feldeffekt-Halbleiterbauelement und insbesondere einen Isolierschicht-Feldeffekt-Transistor (der nachfolgend mit IGFET abgekürzt werden soll) für hohe Leistung, sowie eine Schaltungsanordnung, bei der derartige Halbleiterelemente verwendet werden, und' Verfahren zur Herstellung derartiger Halbleiterelemente.

IGFETs, die üblicherweise auch MOS (Metalloxid-Halbleiter )-FETs genannt werden, wurden bis jetzt hauptsächlich in LSI-Schaltkreisen für Tisch- oder Taschenrechner usw. als Schaltelemente für geringe Spannungen unterhalb 10 bis 20 V und für geringe Ströme unterhalb einigen mA verwendet.

Im Zusammenhang mit der vorliegenden Erfindung wurden im weiteren näher beschriebene Untersuchungen durchgeführt, die zeigten, dass derartige IGFETs nicht nur für kleine Spannungen und kleine Ströme wie bisher, sondern auch für grosse Spannungen und grosse Ströme verwendet werden können.

Der Drain-Strom des IGFETs weist in einem Bereich vergleichsweise grosser Stromwerte einen negativen Temperaturkoeffizienten auf und besitzt keinen positiven Temperaturkoeffizienten wie der Kollektorstrom eines' Bipolartransistors. Auch wenn eine Spannungsdifferenz auf einer Halbleitertablette grosser Fläche durch einen zu einer Elektrode fliessenden Strom auftritt, so tritt daher der Effekt einer Stromeinschnürung (Current crowding phenomenon) nicht auf. Derartige Bauelemente werden daher bei einer starken thermischen Belastung bzw. bei einer stark ansteigenden Temperatur nicht zerstört. Der IGFET besitzt eine hohe Eingangsimpedanz und darüberhinaus ist der Drain-Strom proportional dem Quadrat der Gate-Source-Spannung und weist kaum Komponenten höherer Ordnung auf. Ia Vergleich zu dem Bipolartransistor

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besitzt der IGi¹ET daher eine höhere Leistungsverstärkung und wird weniger leicht zerstört.

Bei dem IG-FET weist die Drain strom- Drain spannung s-Kennlinie eine Sättigung auf, oder anders ausgedrückt, diese Kennlinie des IGFETs hat einen sogenannten Pentodenverlauf. Der IGFET besitzt daher bessere Eigenschaften im Hinblick auf Schwankungen der Versorgungsspannung als Vertikal-Feldeffekttransistoren, bei denen der Drain-Strom keinen Verlauf mit

einer Sättigung aufweist. Beim IGFET können die Werte und Bereiche der Gate-Sperrspannung wesentlich freier und in einem grösseren Bereich gewählt werden, als dies bei einem Sperrschicht-Feldeffekttransistor der Fall ist. Weiterhin "\r~~sind Schwankungen oder Änderungen der Gate-Source-Kapazität und der Gate-Drain-Kapazität auf Grund von Schwankungen der Gate-Spannung, der Drain-Spannung usw. bei einem IGFET --· -geringer als beim Sperrschicht-Feldffekt-Tränsistor.

_.:.__. Der Erfindung liegt daher die Aufgabe zugrunde, einen IGFET

zu schaffen, der unter anderem eine hohe Durchbruchsspannung aufweist, einen grossen Strom steuern kann und als Hochleistungs-IGFET zu verwenden ist.

Diese Aufgabe wird erfindungsgemäss durch den in Anspruch 1 angegebenen IGFEE gelöst.

Der in Anspruch 2 angegebene Hochleistungs-IGFET löst ebenfalls die gestellte Aufgabe.

Mit der Kombination aus einem P-Kanal- und einem N-ICanal-IGFET wird ebenfalls die gestellte Aufgabe gelöst.

Der vorliegenden Erfindung liegt weiterhin die Aufgabe zugrunde, Schaltungsanordnungen und Halbleiterbauelemente mit IGFETs zu schaffen, die für hohe Ströme und hohe Spaunungen geeignet sind.

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Diese Aufgabe wird durch die in Anspruch 4 angegebene Schaltungsanordnung gelöst. Eine die gestellte Aufgabe Iösend3 Halbleiterbauelemente-Anordnung ist in Anspruch 5 angegeben. Mit dem. in Anspruch 7 sowie in Anspruch 8 angegebenen Schaltungsaufbau ist ebenfalls die gestellte Aufgabe zu lösen.

Der Erfindung liegt weiterhin die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Halbleiterbauelementes anzugeben, wobei diese Aufgabe durch das in Anspruch 6 angegebene Herstellungsverfahren gelöst wird. ·

Mit der vorliegenden Erfindung wird also ein IGJ¹ET geschaffen, der eine hohe Durchbruchspannung aufweist, einen hohen Strom steuern kann und daher als Ho chi ei st ungs- IGI¹ET einzusetzen ist. Der erfindungsgemässe IGFET besitzt optimale Eigenschaften und Kennwerte und ist insbesondere für eine Niederfrequenz- bzw. Tonfrequenz-Leistungsverstärkerschaltung geeignet. Der erfindungsgemässe IGi¹ET kann auf einen wesentlich kleineren Halbleiterchip hergestellt werden und besitzt die Fähigkeit, einen wesentlichen grösseren Strom zu verkraften. Der erfindungsgemässe IGFET besitzt eine höhere Durchbruchstärke und die Verbindungen bzw. Verdrahtungen eines Halbleiterchips mit einem derartigen IGFET sind wesentlich einfacher. Der erfindungsgemässe IGFET besitzt weiterhin stabile Kennlinien und Kennwerte und arbeitet sehr zuverlässig. Die Drain-Kapazität ist bei den erfindungsgemässen IGFET geringer. Der erfindungsgemässe IGFET ist mit einem geeigneten Schutzelement versehen.

Mit dem erfindungsgemässen Verfahren zur Herstellung eines IGFETs lässt sich eine wesentlich geringere Streuung der Kennwerte und Kennlinien von IGFETs erreichen, und die IGFETs können in einfacherer Weise zu einem Bauelement ausgebildet werden. Es ist mit der Erfindung weiterhin möglich, eine Schaltungsstufe für die Vorspannung des IGFETs wesentlich zu vereinfachen. Erfindungsgemäss ist es weiterhin möglich, IGFETs mit komplementärem Aufbau zu schaffen, die ausgezeich-

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nete Paar-Eigenschaften aufweisen. Insbesondere können N-Kanal- und P-Kanal-IGFETs geschaffen werden, zwischen deren elektrischen Kennlinien und Eigenschaften, beispielsweise zwischen deren Durchbruchspannungen, den zulässigen Strömen und deren Steilheiten praktisch keine Unterschiede auftreten. Die erfindungsgemässen IGJ¹ETs sind insbesondere auch zur Schaffung einer Source-Folger-Schaltung besonders gut geeignet. Es ist weiterhin möglich, eine Hiederfrequenz- bzw. Ton-Verstärkerschaltung mit hoher Ausgangsleistung herzustellen, die sehr gute elektrische Eigenschaften besitzt, und die in ihrem Aufbau vergleichsweise einfach ist. Erfindungsgemäss wird weiterhin ein IGEET bzw. ein Halbleiterbauelement mit einem IGEET geschaffen, der bzw. das für den Einbau in eine Schaltung besonders vorteilhaft ausgebildet

•15 ist.

Der erfindungsgemässe IGPET besitzt also einen Halbleiterkörper eines ersten Leitfähigkeitstyps mit einer Hauptfläche, einer ersten und zweiten Halbleiterzone eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp, wobei diese ersten und zweiten Halbleiterzonen im Halbleiterkörper ausgebildet sind und sich an der Hauptoberfläche erstrecken, eine'neben der zweiten Zone im Halbleiterkörpers ausgebildete dritte Halbleitersone des zweiten Leitfähigkeitstyps, die auf der Hauptoberfläche so angeordnet ist, dass sie die zweite Zone umgibt und eine Fremdatomkonzentration aufweist, die geringer als die Fremdatorakonzentration der ersten und zweiten Zone ist, weiterhin eine-teilweise auf der Hauptfläche zwischen der ersten und zweiten Zone ausgebildete vierte Halbleiterzone des zweiten Leitfähigkeitstyps neben der dx'itten Zone, wobei die vierte Zone eine i'renidatorakons ent ration aufweist, die noch geringer als die dritte Zone ist, und eine geringere Tiefe als die erste und zweite Zone besitzt, einlauf der Haüptflache einschliesslich der Fläche des Körpers zwischen der vierten

und ersten Zone ausgebildetenlsolierschicht, sowie eine Gate-Elektrode, die auf der Isolierschicht ausgebildet ist

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und die Oberfläche des Halbleiterkörpers zwischen der vierten und ersten Zone überdeckt.

Gemäss einer bevorzugten Ausführungsform ist eine zweite, die Oberfläche der Gate-Elektrode bedeckende Isolierschicht, eine Source-Elektrode, die mit der ersten Zone in Verbindung steht und sich über die zweite Isolierschicht erstreckt, so dass sie die Randbereiche der vierten Zone und die Umgebung dieser Randbereiche überdeckt, sowie eine Drain-Elektrode vorhanden, die mit der zweiten Zone verbunden ist.

Vorzugsweise kann sich die Drain-Elektrode über die auf der Oberfläche der dritten Zone ausgebildete Isolierschicht erstrecken, so dass wenigstens ein Teil der Hauptfläche der vierten Zone bedeckt ist.

Der Halbleiterkörper kann weiterhin eine stark dotierte fünfte Halbleiterzone des ersten Leitfähigkeitstyps aufweisen, wobei diese Zone unter der dritten Halbleiterzone liegt. Ein Hochleistungs-Isolierschicht-JFeldef fektransistor umfasst erfindungsgemäss einen Halbleiterkörper eines ersten Leitfähigkeit εtyps mit einer Hauptfläche, eine stark dotierte, erste- Halbleiterzone eines zweiten Leitfähigkeitstyps, die im Körper entlang der Hauptfläche ausgebildet ist und einen Mittelbereich sowie mehrere fingerförmige Bereiche aufweist, die mit dem Mittelbereich in Verbindung stehen, eine geringdotierte zweite Halbleiterzone des zweiten Leitfähigkeitstyps mit einer grösseren Tiefe als die erste im Körper ausgebildete Zone, so dass die erste Zone vollständig umgeben wird , wobei sich die zweite Halbleiterzone in die liahe der ersten Zone auf der Hauptfläche erstreckt, eine weitere gering dotierte dritte Halbleiterzone des zweiten Leitfähigkeits-

JO typs, die weniger tief als ciie erste Zone in der Hauptfläche neben der zweiten Zone mit einem vorgegebenen konstanten Abstand von der Gesamtaussenlinie der zweiten Zone gebildet ist, mehrere stark dotierte vierte Halbleiterzonen des zweiten

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Leitfähigkeitstyps mit im wesentlichen derselben Tiefe wie die erste Zone, wobei diese vierten Zonen im Halbleiterkörper in einem Zwischenraum zwischen den Fingerbereichen und an den Seiten der Kantenfingerbereiche vorgesehen sind, die von der dritten Zone in einem vorgegebenen konstanten Abstand beabstandet sind, eine auf der Hauptfläche des Körpers einschliesslich der Oberfläche zwischen der dritten und vierten Zone ausgebildete Isolierschicht, eine auf der Isolierschicht ausgebildete Elektrode, die die Oberfläche des Körpers zwischen der dritten und vierten Zone überdeckt, eine mit jedem Pingerbereich der ersten Zone verbundene Drain-Elektrode, sowie eine mti: jeder vierten Zone verbundene Source-Elektrode, die sich über die Isolierschicht erstreckt.

Gemäss einer Ausgestaltung des zuletzt angegebenen Hochleistungs-IGFETs ist der Hittelbereich der ersten Zone ringförmig ausgebildet. Im Innern dieses Mittelbereichs liegt die Hauptfläche des Körpers in den ersten Leitfähigkeitstyp frei und ist durch eine Isolierschicht bedeckt. Die Drain-Elektrode erstreckt sich über diese Isolierschicht und bildet eine Kontaktierungsflache zum Kontaktieren eines Leiterdrahtes an der inneren Fläche, die durch die Ringzone und die erste Zone begrenzt ist.

Bei einer Korabination des P-Kanal- IGFETs- und des IT-Kanal-IGFETs, die . im wesentlichen dieselben elektrischen Eigenschäften mit Ausnahme der Polarität aufweisen, weist jeder Transistor eine in einem Halbleiterkörper ausgebildete Source- und Drain-Zone auf. Weiterhin ist eine gering dotierte Offset-Gate-Zone derselben Leitfähigkeit wie die Drain-Zone auf der Hauptoberfläche des Körpers zwischen der Source- und der Drain-Zone in der iJähe der Drain-Zone ausgebildet. Auf der Hauptfläche des Halbleiterkörpers befindet sich eine Isolierschicht, und eine Gate-Elektrode ist auf die Isolierschicht derart aufgebracht, dass sie den Teil der Kauptfläche, der zwischen der Source-Zone und der Offeet-Gate-Zone liegt und

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den Kanalbereich, des Transistors bildet, überdeckt, wobei die Länge der Offset-Gate-Zone und die Kanalbreite des N-Kanal-Transistors jeweils grosser bzw. kleiner als die entsprechenden Werte beim P-Kanal-Transistor sind. Getnäss einer bevorzugten Ausführungsform der zuletzt genannten Kombination von zwei IGFETs entgegengesetzter Polarität weist der N-Kanal-Transistor weiterhin eine Halbleiterzone geringen Widerstandes auf, die unter der Source- und Drain-Zone liegt.

Weiterhin wird erfindungsgemäss eine Schaltung mit einem P-Kanal-IGJB¹ET und einem Η-Kanal- IGiET geschaffen. Jeder Transistor besitzt eine im Halbleiterkörper ausgebildete Source- und Drain-Zone, eine gering dotierte Offset-Gate-Zone desselben Leitfähigkeitstyps wie die Drain-Zone neben der Drain-Zone, eine mit der Source-Zone in Verbindung stehende Source-Elektrode, eine., mit der Drain-Zone in Verbindung stehende Drain-Elektrode, eine auf einer Isolierschicht ausgebildete Gate-Elektrode, die .die den Kanal des Transistors bildende Hauptfläche zwischen der Source-Zone und der Offset-Gate-Zone überdeckt, eine Substrat-Elektroden-Anordnung, Verbindungs-" einrichtungen, die die Source-Elektrode und die Substrat-Elektrode beider Transistoren gemeinsam und direkt mit einem Ausgangsanschluss verbinden, eine Schaltungsstufe, die die Vorspannung steuert bzw. anstellt und mit den Gate-Elektroden der Transistoren in Verbindung steht, sowie Einrichtungen, mit denen ein Eingangssignal an die Gate-Elektroden angelegt wird.

Bei dieser Ausführungsform ist die Offset-Gate-Zone des U-Kanal-Transistors langer und die Kanalbreite des N-Kanal-Transistors schmaler als die entsprechenden Teile des P-Kanal-Transistors.

Ein Niederfrequenz- bzw. Tonfrequenzverstärker weist einen erfindungsgemässen P-Kanal-IGFET und einen erfindungsgemässen N-Kanal-IGFET auf, wobei jeder Transistor eine Source- und eine Drain-Elektrode sowie eine Isolier-Gate-Elektrode besitzt

Die Source-Elektroden beider Transistoren sind mit einer Ausgangsklemme verbunden. Mit den Gate-Elektroden beider Transistoren steht eine Schaltungsstufe zur Einstellung der Vorspannung in Verbindung. Es ist weiterhin eine Einrichtung vorgesehen, die ein Eingangssignal den Gate-Elektroden bereitstellt. Weiterhin ist ein Lautsprecher mit dem Ausgangsanschluss verbunden.

Bei einem derartigen niederfrequenzverstärker hat jeder Transistor vorzugsweise eine Offset-Gate-Zone im Halbleiterbereich, und die Länge der Offset-Gate-Zone ist bei dem N-Kanal-IGPET länger als bei dem P-Kanal-IGFET, wogegen die Kanalbreite beim N-Kanal-IGFET kleiner als beim P-Kanal-IGPET ist. ■ - "

Ein erfindungsgemäss ausgebildeter IGPET umfasst einen HaIbleiterkörper und ein leitendes Halterungsteil, das den Halbleiterkörper trägt. Der Halbleiterkörper besitzt eine Source- und eine Drain-Zone, deren Leitfähigkeitstypen der Leitfähigkeit des Halbleiterkörpers entgegengesetzt sind, sowie eine gering dotierte Offset-Gate-Zone desselben Leitfähigkeitstyps wie die Drain-Zone, v/obei die Offset-Gate-Zone in der Hähe der Drain-Zone ausgebildet ist, eine mit der Source-Zone in Verbindung stehende Source-Elektrode, eine mit der Drain-Zone in Verbindung stehende Drain-Elektrode, eine auf der Isolierschicht ausgebildete Gate-Elektrode, die den Halbleiterkörper zwischen der Source-Zone und der Offset-Gate-Zone überdecke, eine erste Verbindungseinrichtung, die die Source-Elektrode mit dem leitenden Halterungsteil verbindet, eine zv/eite Verbindungseinrichtung" , die die Drain-Elektrode mit einem ersten Leiter verbindet, der am Halterungsteil befestigt und gegenüber diesem elektrisch isoliert ist, sowie eine dritte Verbindungseini-ichtung, die die Gate-Elektrode sit einem zweiten Leiter verbindet, der am Halterungsteil befestigt und gegenüber diesem elektrisch isoliert ist. -■

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Weiterhin wird gemäss einer bevorzugten Ausgestaltung der Erfindung eine Halbleiterbauelementen-Anordnung für einen P-Kanal IGPET und einen Η-Kanal IGFET geschaffen. Dabei ist eine gemeinsame, leitende Unterlage zum Befestigen beider Halbleiterkörper vorgesehen, und Verbindungseinrichtungen dienen der Verbindung der Source-Elektroden der beiden Transistoren gemeinsam mit der leitenden Unterlage.

Vorzugsweise ist weiterhin eine Gate-Schutzeinrichtung für einen Isolierschicht-Feldeffekttransistor vorgesehen, die folgende Teile aufweist: Einen Halbleiterkörper eines ersten Leitfähigkeitstyps mit einer Hauptfläche, mehrere erste Halbleiterzonen eines zweiten Leitfähigkeitstyps, die im Körper an der Hauptoberf-läche ausgebildet sind, eine zweite Halbleiterzone des ersten Leitfähigkeitstyps mit einer höheren Fremdatomkonzentration als der Halbleiterkörper, wobei diese zweite Zone in der Hauptfläche entlang der Grenzen zwischen den ersten Zonen und auf der Fläche des Halbleiterkörpers in der Nähe dieser ersten Zone ausgebildet ist, so dass diese zweite Halbleiterzone im wesentlichen die ersten Halbleiterzonen umgibt, mehrere dritte Halbleiterzonen des ersten Leitfähigkeit styps mit einer im wesentlichen gleichen Fremdatomkonzentration wie die zweite Zone, wobei die dritten Zonen in den Hauptflächen der ersten Zonen ausgebildet sind, eine die Hauptfläche des Halbleiterkörpers überdeckende Isolierschicht, eine Verbindungseinrichtung, die mit den dritten Zonen, welche sich über die Isolierschicht erstrecken, sowie mit einer Gate-Elektrode eines Isolierschicht-Feldeffekttransistors verbunden ist, der sich in einem anderen Bereich der Hauptfläche des Körpers befindet.

Die Erfindung schafft weiterhin ein Verfahren zur Herstellung eines IGFETs mit folgenden Verfahrensschritten: Selektives Ausbilden einer ersten Halbleiterzone in einem Halbleiterkörper mit einer Hauptfläche, überdecken der Hauptfläche des Ilalbleiterkörpers mit einer ersten Isolierschicht, selek-

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tives Entfernen der Isolierschicht von der Oberfläche der ersten Zone und von der Umgebung um die ersten Zone herum, Ausbilden einer zweiten dünnen Isolierschicht auf die freiliegenden Flächen, Aufbringen einer Siliciumschicht auf die c erste und zweite Isolierschicht, Entfernen der Siliciumschicht mit Ausnahme eines Bereichs auf der zweiten Isolierschicht zur Ausbildung einer Gate-Elektrode, Einbringen von Fremdatomen in die Hauptfläche des Halbleiterkörpers durch Ionenimplantation, wobei die verbleibende Siliciumschicht und die verbleibende erste Isolierschicht ausgenützt wird, so dass sich eine Offset-Gate-Zone in der Oberfläche neben der ersten Zone bildet, und danach selektives Einbringen von Fremdatomen in die Oberfläche der ersten Zone und die Oberfläche des Körpers, die nicht von der verbliebenen Siliciumschicht bedeckt ist, so dass sich jeweils eine Drain- und eine Source-Zone ergibt.

Gemäss einer bevorzugten Ausgestaltung können weiterhin zusätzliche Fremdatome in die aufgebrachte Siliciumschicht eingebracht werden, bevor die Siliciunischicht selektiv ent-. fernt wird.

Erfindungsgemäss wird eine Offset-Gate-Struktur bzw. eine Ausbildung mit einer versetzten oder verschobenen Gatezone verwendet, um zu verhindern, dass sich die elektrischen Felder an der Kante einer Gate-Elektrode einschnüren. Durch die erfindungegemässe Massnahme wird eine hohe Durchbruchspanrmng erzielt.

Die Erfindung wird nachstehend anhand der Zeichnungen beispielsweise näher erläutert. Es zeigen:

Fig. 1 bis 3 Querschnitte durch wichtige Bereiche der erfindungsgemässen Haiblexterbautelemente,

Fig. 4- bis 6 Diagramme mit Kurvenverläufen, die der Erläuterung der erfindungsgemässen Halbleiterbauelemente dienen,

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Fig. 7 und 8 im Querschnitt wiedergegebene Modelldarstellungen von Elementen, anhand denen die Funktionsweise der erfindungsgemässen Halbleiterbauelemente erläutert wird,

Fig. 9 ein schematisches, Ersatzschaltbild zur Erläuterung des Zerstörungseffektes bei dem Element,

Fig.10 und 11 Querschnitte durch Modelle von Elementen, anhand denen die elektrische Feldstärkeverteilung in den Halbleiterelementen erläutert wird, Fig.12 bis 14 in Aufsicht Darstellungen, die die jeweiligen Herstellungsschritte eines Halbleiterbauelementes gemäss einer erfindungsgemässen Ausführungsoform wiedergeben,

Fig.15 eine teilweise in weggebrochener Darstellung gezeigte Aufsicht auf das Halbleiterbauelement,dieser Ausführungsform,

Fig.16 bis 19 Querschnitte von wesentlichen Teilen des in Fig. 15 dargestellten Halbleiterbauelementes, sowie Querschnitte entlang der in Fig. 15 eingezeichneten Schnittlinien A-A, B-B, C-G und D-D.

Fig.20 ein Diagramm der Durchbruchspannungs-Verteilungen, um ein Merkmal bei einem Halbleiterelement gemäss einer erfindungsgecässen Ausführungsfora zu erläutern,

Fig.21 und 22 Querschnitte durch wesentliche Bereiche eines Halbleiterbautelementes,

Fig.23 und 24 Feldstärkenverläufe an Halbleiteroberflächen bei den Bauelementen, die denen von Fig. 21 bzw. 22 entsprechen,

Fig.25 wichtige Teile eines Halbleiterbauelementes in Aufsieht, ua einen weiteren erfindungsgemässen Aspekt zu erläutern,

Fig.26 einen Querschnitt entlang der in l'ig. 25 eingezeichneten Schnittlinie E-E,

i'^lig.27 bis 34- Querschnitte durch wichtige Teile eines HaIbleiterbautelementes während der einzelnen Herste!- . lungsschritte, um das erfindungsgemässe Herstellungs-

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verfahren zur Fertigung des Bauelementes zu erläutern,

Pig. 35 eine elektrische Schaltungsanordnung, bei der das erfindungsgemässe Halbleiterbauelement Verwendung findet,
c Fig.36, 37A und 37B Diagramme mit elektrischen Kennlinien,

Fig. 38 eine Montage bzw. Halterungsanordnung für ein HaIbleitereelement,

Fig. 39 und 40 Halbleiterelemente in Aufsicht, Fig. 41 und 42 Querschnitte durch v;ichtige Teile der Bauelemente entlang der in Fig. 39 eingezeichneten Schnittlinie A-A bzw. entlang der in Fig. 40 eingezeichneten Schnittlinie B-B,

Fig. 43 eine Seitenansicht, die einen Halbleiterbauelement in einbaufertigem Zustand wiedergibt, Fig. 44 eine perspektivische Darstellung, die die Montage und den Zusammenbau eines Halbleiterbauelementes wiedergibt,

Fig. 45 wichtige Teile eines Halbleiterelementes in Aufsicht, das der Erläuterung eines erfindungsgemässen Merkmales dient,

Fig. 46 einen Querschnitt entlang der in Fig. 45 eingezeichneten Schnittlinie A-A,

Fig. 47 wichtige Teile eines Halbleiterelementes gemäss einer weiteren erfindungsgeaässen Ausführungsform in Aufsieht und

Fig. 48 einen Querschnitt entlang der in Fig. 47 eingezeichneten Schnittlinie A-A.

Fig. 1 zeigt einen Querschnitt durch einen P-Kaaal-Anreicherungs-IGFET mit einer seitlichen bzw. versetzten Gate-Struktur (im angelsächsischen Sprachgebrauch mit "Offset gate structure" bezeichnet). Fig. 1 zeigt ein n-leiteudes üiliciumsubstrat 1, eine J?-leitende Source-Zone 2, eine p-leitende Brain-Zwischenzone 3■> eine Zone hohen Widerstandes oder die sogenannte üffset-Gate-Zone 4, die rait der Drain-Zwischenzone in Verbindung steht, eine p-leitende Drain-Zone 5 mit hoher Fremdatomkonzentration zua Anschliessen eine Elektrode 9* sowie eine

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Siliciumoxidschicht 6. Auf der Oberfläche des Siliciumsubstrates 1 ist zwischen der Source-und der Drainzone eine Gate-Elektrode, d. h. eine Kanalzone unter einer dünner Gate-Isolierschicht ausgebildet, die beispielsweise aus polykristallinem Silicium besteht. Eine Source-Elektrode 8 steht mit der Source-Zone 2 über ein in der Oxidschicht 6 ausgebildetes Loch in Verbindung und besteht aus einem Metall, beispielsweise Aluminium. Die Drain-Elektrode 9 steht mit der Drain-Zone 5 über ein in der Oxidschicht 6 ausgebildetes Loch in Verbindung. Die Gate-Elektrode 7 erstreckt sich über einen relativ breiten bzw. dicken Bereich der Oxidschicht 6, und eine Aluminium-Elektrode steht mit dem verlängerten Bereich über eine Öffnung in Verbindung, die in der die Gate-Elektrode bedeckenden Oxidschicht ausgebildet ist.

Bei dem in Fig. 1 dargestellten IGFET weist das Siliciumsubstrat 1 einen spezifischen Widerstand von 5 XLcm und die Drain-Zwischenzone 3 eine P-Fremiäatomkonzentration von 5 x 10 /ccrauf. Die Zone 4- mit hohem Widerstand wird beispielsweise durch Ionenimplantation von P-leitenden Fremdatomen gebildet. Die Source-Zone 2 und die Drain-Zone 5 sind beispielsweise durch selektive Diffusion einer Fremdatomart herzustellen.

Die Dicke der Gate-Üilicium-Oxidschicht ist beispielsweise etwa 1300 2. und die Länge der Gate-Elektrode L_c beträgt S um.

jjer IGJET mit diesem Aufbau kann mit hoher Genauigkeit durch eine geringere Zahl an Herstellungsschritten hergestellt werden, als dies für die bekannten IGFETs der Fall ist, die als "V-IiOS"- und "DSAMOS¹¹-Bauelemente bezeichnet werden.

Bei dem in Fig. 1 dargestellten IGFET hat .sich herausgestellt, dass die Source-Drain-Durchbruchspannung sich ziemlich genau in Abhängigkeit von dem Wert bzw. der Mange der Ionen-

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Implantation der Fremdatome ändert, die zur Ausbildung der Zone M- mit hohem Widerstand verwendet wird. Der Zusammenhang zwischen der Menge der Fremdatom-Ionenimplantation N^₂ und der Source-Drain-Durchbruchspannung BV_DS ist durch eine in Fig. 6 dargestellte Kurve A dargestellt. Wie diese Kurve zeigt, besitzt die Drain-Durchbruchspannung einen Spitzenwert bzw. ein Maximum. Das Maximum bzw. das Auftreten einer Spitze ist auf die Tatsache zurückzuführen, dass dann, wenn die Fremdatom-Ionenraenge bei der Implantation klein ist, der Widerstandswert der Zone M- mit hohem Widerstand hoch ist, so dass das elektrische Feld, das den Halbleiter durchsetzt, an einer Kante A der Drain-Zwischenzone 3 in Fig. 1 auftritt, und weiterhin auf die Tatsache zurückzuführen, dass dann, wenn die Implantationsmenge der Fremdatomionen über einen bestimmten Wert ansteigt, der Felddämpfungseffekt in der Zone M- mit hohem Widerstand abnimmt, so dass das durchsetzende Feld an einer Kante der Zone M- mit hohem Widerstand auftritt, was in Fig. 1 durch das Bezugszeichen B angedeutet ist.

Bei dem IGFET mit Offset-Gate-Struktur gemäss Fig. 1 wurde" weiterhin festgestellt, dass der zulässige Drain-Strom pro Einheitsgate-Breite sich in Abhängigkeit von der Menge der Fremdatome in der Halhleiterzone M- mit hohem Widerstand ändert. Eine in Fig. 6 dargestellte Kurve G gibt den Zusammenhang zwischen der Implantationsmenge H^g von Fremdatomionen .und dem zulässigen Drain-Strom I^ wieder.Der zulässige Drain-Ütrom nimmt mit zunehmender Konzentration oder Menge an implantierten Ionen zu. Der zulässige Drain-Strom ist durch den Widerstandswert der Zone M- mit hohem Widerstand begrenzt. Bei Vergrössern der Implantationsmenge an Fremdatomionen erhöht sich also auch der zulässige Drain-Strom, weil der Widerstandswert der Zone M- mit hohem Widerstand ansteigt.

Bei dem in Fig. 1 dargestellten IGFET wurde weiterhin festgestellt, dass sich der zulässige Ürainstrom bei einer vorgegebenen Drain-Durchbruchsspannung recht zuverlässig und

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eindeutig in Abhängigkeit von der Länge L„ __ des Offset-Gates bzw. des versetzten Gates ändert. Die Kurven A bis F in Fig. 4 zeigen die Zusammenhänge zwischen dem zulässigen Drain-Strom hoher Einheits-Gate-Breite I^r und der Offsetc Gate-Länge L_R „„, die erhalten werden, wenn das Offset-Gate (die Zone M- mit hohem Widerstand) durch Ionenimplantation von Bor bei einer Energie von 80 KeV gebildet wird, wobei die Ionenkonzentration bei der Implantation in einem Bereich von 0 bis 10 Atomen/cm verändert wurde. Hier soll die Gate-Breite bei dem in Fig. 1 dargestellten IGFET als die Länge eines Bereiches definiert werden, die der Sourve-Zone 2 und der Zone 4- mit hohem Widerstand gegenüber liegt.

Die Kurven A und B in Fig. 4 zeigen, dass eine Drain-Durchbruchspannung von 50 V bis 100 V auch dann erreicht wird, wenn die Offset-Gate-Länge Ig ^ negativ ist, d. h. wenn die Kante der Drain-Zwischenzone 3 sich unter die Gate-Elektrode 7 erstreckt.

Aus den Kurven A bis 5' in Fig. 4- geht hervor, dass bei dem IGFET mit Offset-Gate-Struktur die zulässigen Drain-Ströme pro Einheits-Gate-Breite ihre grössten Werte bei Änderung der Offset-Gate-Länge ^L^_ejf an den jeweiligen vorgegebenen Drain-Source-Durchbruchspannungen zeigen.

Im Zusammenhang mit den in Fig. 1 dargestellten IGFET wurde weiterhin festgestellt, dass der Bereich der Offset-Gate-Länge L_R „_f entsprechend den Eigenschaften und Charakteristikan, die durch die Kurven A bis F in Fig. 4- gegeben sind, bei jeder Drain-Gate-Durchbruchspannung gewählt werden kann, so dass der zulässige Dr3in-Stron pro Einheits-Gate-Breite in die iiähe des grössten Wertes gelegt werden kann. Dadurch.

JO ist es möglich, die Gate-Breite für einen Drain-Strom, der zu einem bestimmten Zeitpunkt oder in einem bestimmten Fallerforderlich ist, zu iiinimalisieren.

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Um eine benötigte Gate-Breite in einem IGFET zu erhalten, benötigt ein Halbleiterplättchen eine Fläche, die durch die Grenzen oder Einschränkungen bei den Halbleiterverfahren bestimmt ist. Die zuvor beschriebene Minimierung der Gate-Breite zeigt, dass ein IGFET, dessen Drain-Strom und dessen Drain-Durchbruchspannung hoch sind, auf einem Halbleiterplättchen mit kleiner Fläche hergestellt werden kann. Die Eigenschaften und Kennlinien gemäss den Kurven A bis F in Fig. 4- besitzen daher erhebliche Bedeutung.

In den Bereichen der in Fig. 4- gezeigten Equi-Drain-Durchbruchspannungskennlinien, an denen steile Abfälle auftreten, ändert sich der zulässige Drain-Strom pro Einheits-Gatebreite auch dann stark, wenn die Offset-Gate-Länge L_{ß ff} in einem gewissen Masse auf Grund der Herstellungsvorgänge schwankt.

Es ist daher unerwünscht, die Offset-Gate-Länge innerhalb dieser Kurvenbereiche zu wählen. Es ist weiterhin unerwünscht, die Offset-Gate-Länge Ln _ff zu verlängern, v/eil die für das Bauelement erforderliche Breite dadurch grosser wird. Im Hinblick darauf ist es daher bezüglich der Wirtschaftlichkeit bei der Herstellung und der Herstellungsausbeute usw. erforderlich, dass dsr zulässige Drain-Strom des IGFETs in einen Bereich fällt, bei dem der maximal zulässige Drain-Stromwert ^¹DUm x^ ⁱⁿ "^⁵' ^ ^mindestens 90 % dieses Maximalwertes (I_DUmax) χ 0,9) beträgt. Die Offset-Gate-Länge des in Fig. 1 dargestellten IGFETs sollte also für eine Drain-Durchbruchsspannung von 100 V in einem Bereich von 1 bis 13 jam, für 150 V in einem Bereich von 3 bis 14- iam, für 200 V in einem Bereich von 6 bis 18 um, für 250 V in einem Bereich von 12 bis 23 um und für 300 V in einem Bereich von 19 bis 25 Jtim gewählt werden. Für Spannungen, die zwischen den zuvor angegebenen Spannungswerten liegen, kann der zulässige Bereich für die Offset-Gate-Längen zwischen benachbarten Spannungen proportional der dazwischenliegenden Spannung gewählt werden.

Fig. 5 zeigt den in Fig. 4- entsprechenden Kurven, die mit e'inem (nicht dargestellten) Η-Kanal- IGFET erhalten werden, dessen

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Leitfähigkeit der Leitfähigkeit des in Fig. 1 gezeigten P-Kanal IGFETs entgegengesetzt ist, und dessen Widerstandswert des Substrats sowie deren Fremdatomkonzentrationen der Zonen 2, 3 und 5, und deren Abmessungen, beispielsweise deren Dicke einer Gate-Oxidschicht gleich den entsprechenden Werten des in Fig. 1 gezeigten IGFETs sind. Es hat sich dabei herausgestellt, dass der grösste Wert des zulässigen Drain-Stromes pro Einheits-Gate-Breite beim M-Kanal IFGETs etwa 2,4mal grosser als beim P-Kanal IGFET ist.

Wie aus Fig. 5 hervorgeht, muss beim N-Kanal IGFET die optimale Offset-Gate-Länge unter denselben Voraussetzungen wie beim P-Kanal IGFET in einem Bereich von 2 bis 11 um für eine Drain-Durchbruchspannung von 100 V, in einem Bereich von 4· bis 15 um für 150 V, in einem Bereich von 7 bis 14- um für 200 V, in einem Bereich von 10 bis 16 um für 250 V und in einem Bereich von 17 bis 26 um für 280 V gewählt werden.

Es wurden verschiedene Untersuchungen und Experimente mit IGFETs durchgeführt, die dem in Fig. 1 dargestellten IGFET entsprechend bzw. ähnlich sind. Dabei hat sich herausgestellt, dass dann, wenn die Source-Elektrode 8 sich über eine Zone 4 mit hohem Widerstandswert erstreckt, wie dies in Fig. 2 dargestellt ist, sich die Drain-Durchbruchspannungs-Kennlinie, die von der Implantationmenge an Fremdatomionen zur Ausbildung der Zone 4- mit hohem Widerstand abhängt, ändert. Die in Fig. 6 dargestellte Kurve B gibt den Zusammenhang zwischen der Implantationsmenge an Fremdatomen N™, und der Drain-Durchbruchsspannung BV_DS für den in Fig. 2 dargestellten Aufbau des IGFETs wieder. Bei dem in Fig. 2 dargestellten , IGFET verschiebt sich die Drain-Durchbruchspannungskurve in der Richtung, in der der zulässige Drain-Strom ansteigt, wie dies aus den Kurven B und G in. Fig. 6 hervorgeht. Auf Grund der Verschiebung der Drain-Durchbruchspannungskurve verschieben sich die Kennlinienkurven A bis F in Fig. 4- als Ganzes in die Richtung, in der der zulässige Drain-Strom um

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30 % bis 50 % in Abhängigkeit der Lage einer Sourve-Elektrodenkante zunimmt (diese Verschiebung der Kurven ist jedoch nicht dargestellt). Die Kennlinienkurven in Fig. 5 für den li-Kanal IGFET verschieben sich in derselben Weise. Es hat sich also herausgestellt, dass der in Fig. 2 dargestellte IGFET ei ne hohe Spannung und einen hohen Strom auch dann steuern kann, wenn dieser IGFET auf einen Halbleiterplättchen ausgebildet ist, das noch kleiner als das Halbleiterplättchen für den in Fig. 1 dargestellten IGFET ist. Anhand der Fig. 22 und 24 soll nachfolgend noch erläutert werden, dass die Verschiebung der Drain-Durchbruchspannungskurven aufgrund eines Schwächungseffektes des elektrischen Feldes im Bereich 8' der Source-Elektrode 8 von Fig. 2 hervorgerufen wird.

Die Kennlinie, bei der der Drain-Strom über der Drain-Source-Spannung des in Fig. 1 oder 2 dargestellten IGFETs aufgetragen ist, zeigt eine sogenannte negative Widerstandscharakteristik, bei der dann, wenn die Durchbruchspannung überstiegen wird, die Drain-Source-Durchbruchspannung abnimmt und der Drain-Strom zunimmt. Obgleich der negative Widerstandswert auch in einem IGFET für niedere Spannung und niederen Strom festgestellt wurde, kam es jedoch nicht vor, dass der IGFET durch den negativen Widerstandswert zerstört wurde. Im Gegensatz dazu fliesst bei einem IGFET, der speziell für einen hohe Durchbruchspannung ausgebildet ist, dann, wenn dieser IGFET einmal in den negativen Widerstandsbereich übergegangen ist, ein hoher Strom aufgrund der an ihm anliegenden, hohen Spannung, so dass der IGFET zerstört wird.

Der Effekt des negativen Widerstands wird nachfolgend erläutert. Wenn der N-Kanal IGFET beispielsweise betrachtet wird, wird ein parasitärer bipolarer Lateral-npn-Transistor gebildet, der, wie in Fig. 7 gezeigt Ist, eine Source-Sone 2, ein Substrat 1 und Drain-Zonen 3 und 4· besitzt. Wenn eine lawinenartige Vervielfachung bzw. eine Lawinenentwicklung in der Zone 4- mit hohem Widerstand in der Nähe einer Gate-Elektrode y

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auftritt, fliesst (V) ein Defektelektronenstrom zu \2j dem Substrat 1 und erzeugt Cß) eine Spannung über einen im Substrat 1 auftretenden Widerstand ß_sub· Daher wird das Potential des Substrats 1 höher als das Potential der Sourcec Zone 2, und es tritt Γ5) eine Injektion an Elektronen von der Source-Zone 2 her im Substrat 1 auf. Wenn die injizierten Elektronen f/ieder zu der lawinenartigen Vervielfachung in einem hohen elektrischen Feld in der Nähe der Gate-Elektrode 7 führen, bilden die in Fig. 7 gezeigten Vorgänge (2)bis ("θ) einen positiven Rückkoppelkreis, der durch die in Fig. 9 dargestellten Kästchen schematisch wiedergegeben ist. Infolgedessen tritt ein negativer Widerstand auf.

Beim P-Kanal IGFET sind die Ladungsträger, die von der Source-Zone 2 in das Substrat 1 injiziert werden, Defektelektronen, deren Ionisationsrate kleiner als die Ionisationsrate von Elektronen ist, und daher entsteht der positive Rückkoppelkreis nur wesentlich schwieriger.Der negative Widerstand tritt daher im P-Kanal IGFET stärker auf als im Ei-Kanal IGFET.

Eine. Möglichkeit, die Entstehung eines negativen Widerstandes zu verhindern oder einzuschränken, besteht darin, das elektrische Feld zu schwächen, so dass das Auftreten der lawinenartigen Vervielfachung der von der Source-Zone injizierten Ladungsträger verhindert wird.

Fig- 8 zeigt ein modellhaftes Diagramm für den Fall, dass die Zone 4 mit hohem Widerstandswert lang gemacht wird, um die Feldstärke entlang der Halbleiteroberfläche zu verkleinern. In diesem Falle wird die Feldstärke in der Nähe der Gate-Elektrode 7 klein, so dass eine laivinenartige Vervielfachung in diesem Bereich nicht auftritt. Infolgedessen kann ein negativer Widerstand ^ur. mit Schwierigkeiten auftreten.

Die Fig. 10 und 11 zeigen, wie Feldstärkenverteilungen im Halbleiter des in Fig. 2 dargestellten IGFETs, der modellartig

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wiedergegeben ist. In den Figuren sind Iquipotentiallinien 1 bis 5 dargestellt- Das Bezugszeichen M/gibt die Stelle an, an der die Feldstärke am höchsten ist, und das Bezugszeichen Qt\ gibt die Stelle an, an der die Feldstärke am zweithöchsten ist. Fig. 10 entspricht den Fall, bei dem die Zone mit hohem Widerstand kurz ist, wogegen Fig. 11 den Fall wiedergibt, bei dem die Zone mit hohem Widerstand lang ist. Wie sich aus dem Vergleich der Fig. 10 und 11 ergibt, ist bei der kurzen Zone mit hohem Widerstand die Feldstärke in der Nähe der Oberfläche gross, wogegen bei der kurzen Zone mit hohem Widerstand das Feld an der Oberfläche abgeschwächt ist, und das Feld im Innern des Halbleiters grosser ist.

Fig. 3 zeigt ein Ausführungsbeispiel, bei dem sich die Drain-Elektrode 9 über eine Zone 4 mit hohem Widerstand über eine Drain-Zwischenzone 3 mit vergleichsweise geringem Widerstand hinaus erstreckt, wobei zwischen der Drain-Elektrode 9 und der Zone 4- mit hohem Widerstand eine Oxidschicht 6 liegt. Bei diesem Ausführungsbeispiel wird die Feldeinschnürung in der Oberfläche der Drain-Zwischenzone durch den verlängerten Bereich 9' der Drain-Elektrode 9 geschwächt. Daher tritt die Feldeinschnürung nicht an der Übergangsstelle zwischen der Drain-Zwischenzone und der Zone mit hohem Widerstand auf. Infolgedessen wird die Drain-Durchbruchspannung durch den pn-übergang zwischen der Drain-Zone 3 und einem Substrat 1 festgelegt und ist unabhängig von der Feldeinschnürzung in die Halbleiteroberfläche. Auf diese Weise findet die lawinenartige Vervielfachung im Innern des Halbleiters statt und die von der Source-Zone injizierten Ladungsträger stehen nicht mit der lawinenartigen Vervielfachung in Zusammenhang.

Da der in Fig. 3 dargestelltee IGFET ein Siliciumsubstrat besitzt, in dem die Zone 1 mit hohem Widerstandswert auf einem Substrat 1¹ mit niederem Widerstandswert ausgebildet ist,

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ist der Substratwiderstand zwischen der Substratelektrode und der Drain-Zone gering, und ein Anstieg des Substratpotentials aufgrund eines durch das Substrat fliessenden Stromes kann auf kleine Werte begrenzt werden. Infolgedessen ist es schwierig, den PH-Übergang zwischen der Source-Zone und dem Substrat 1 vorzuspannen. Wenn eine Zone 2', die gleichzeitig mit der Zone 4- hohen Widerstandes ausgebildet wird, als Teil der in Fig. 3 dargestellten Source-Zone vorliegt, wird das Herstellungsverfahren vereinfacht. Auch dann, wenn die Gate-Elektrode 7 kurz ist, kann darüberhinaus der IG-FET mit guter Ausbeute und wirtschaftlich hergestellt werden.

Die Fig. 12 bis 15 zeigen einen IGFET in Aufsicht, anhand denen ein IGFET für hohe Durchbruchspannungen und hohe Ströme erläutert wird.

Fig. 12 zeigt das Muster von P-leitenden Source-Zonen 2, P-leitenden Drain-Zonen 3 und Schutzdiodenzonen 11, die auf einem N-leitenden Siliciumsubstrat 1 ausgebildet sind. Mit Ausnahme der Bereiche S, D und G für die Source-, die Drain- und die Gate-Elektrode sind die Sourcezonen 2 und die Drain-Zonen 3 abwechselnd in Streifenform angeordnet. Auf Grund der Tatsache, dass die Source- und Drain-Zonen in der dargestellten Weise streifenförmig sind, können IGFETs -mit grosser Gate-Breite auf einem kleinen Halbleitersubstrat ausgebildet werden.

Während die einzelnen Source-Zonen 2 keine Verbindung untereinander aufweisen, sind die Drain-Zonen 3 jeweils an einem Ende über eine Drain-Zone 31 miteinander verbunden.

Fig. 13 zeigt das Muster der Gate-Elektroden 7₅ die aus polykristallinem Silicium hergestellt sind. Die polykristalline Schicht ist auf einer Siliciumoxidschicht 61 ausgebildet. Das Muster der Gate-Elektroden 7 ist so gewählt, dass die

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Gate-Elektroden 7 den Teil der Oberfläche des Siliciumsubstrats bedecken, der zwischen den Source-Zonen 2 und den Drain-Zonen 3 in Fig· 12 liegt. Ein Ende jeder Gate-Elektrode ist mit einer Gate-Sammelleitung 71 oder 72 verbunden, die aus polykristallinem Silicium besteht. Die Gate-Sammelleitungen 71 und 72 stehen jeweils mit Elektrodenanschiussbereichen 73 und 74- in Verbindung, die aus polykrsitallinem Silicium bestehen.

I¹Xg, 14· zeigt das Muster der Source-Elektroden, der Drain-Elektroden und der Gate-Elektroden, die auf einer Siliciumoxidschicht 62 ausgebildet sind. Diese Elektroden bestehen aus Aluminium. Die Source-Elektroden umfassen mehrere Bereiche 8, die mit den Source-Zonen an Stellen in Berührung stehen, an denen in der Siliciumoxidschicht 62 (nicht dargestellte) Löcher ausgebildet sind, weiterhin aus Source-Sammelleitungsbereichen 81 bis 84, die die Bereiche 8 rniteinande?verbinden, sowie einen Source-Kontaktierungsbereich bzw. eine Source-Kontaktierungsfahne 85· die Drain-Elektroden umfassen Bereiche 9₅ die mit den Drain-Zonen an Stellen in Verbindung stehen, an denen in der Siliciumoxidschicht 62 (nicht dargestellte) Löcher ausgebildet sind, sowie Kontaktierungsbereiche 91₅ die diese Bereiche 9 miteinander verbinden. Die Gate-Elektroden bestehen aus Gate-Sammelleitungen 122 und 124, die Bereiche 120 und 121 aufweisen, welche' mit dem polykristallinem Silicium in Berührung stehen, sowie eine Gate-Sammelleitung 123 und einen Gate-Kontaktierungsbereich 12.

Fig. 15 zeigt eine Aufsicht mit teilweise weggebrochenen Ebenen. Diese Figur zeigt, wie die polykristalline Siliciumschicht und die Aluminium-Verbindungsschicht auf dem P-leitenden Siliciumsubstrat 1 übereinander liegen. Wie zuvor erläutert, steht .die Source-Elektrode 8 über den Durchgang 20 in der Siliciuraoxidschicht 61 und über den Durchgang 21 in der Siliciumoxidschicht 62 mit der Source-Zone 2 in ohm-

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sehen Kontakt. Die Drain-Elektrode 9 steht über den Durchgang 30 in der Siliciumoxidschicht 61 und den Durchgang 31 in der Siliciumoxidschicht 62 mit der Drain-Zone 3 in ohmschem Kontakt.

Bei dem in Fig. 15 dargestellten IGFET sind die Drain-Elektroden, die bezüglich des Siliciumsubstrats 1 auf einem hohen Potential liegen, in der Mitte des Siliciumsubstrats derartig angeordnet, dass sie von den Source-Elektroden umgeben werden. Auch wenn unerwünschte Ionen oder Fremdatome usw. aus dem Randbereich des Siliciumsubstrats 1 hereinwandern, werden sie durch die sich hinsichtlich des Potentials kaum unterscheidenden Source-Elektroden daran gehindert, bei Betrieb des Bauelementes zu wandern. Infolgedessen wird die Siliciumfläche durch die unerwünschten Ionen kaum beeinflusst und zeigt eine vergleichsweise hohe Stabilität.

Fig. 18 zeigt einen Querschnitt durch den in Fig. 15 dargestellten IGFET entlang der in Fig. 15 eingezeichneten Schnittlinie C-C. Fig. 19 zeigt einen Querschnitt entlang der in Fig. 15 eingezeichneten Schnittlinie D-D.

Die Drain-Zone in den Fig. 18 und 19 umfasst - wie bei den in den Fig. 1 bis 3 dargestellten Bauelementen auch, eine P-leitende Zone 5 ait hoher Fremdatomkonezntration, diemit der Drain-Elektrode in Berührung steht, eine P-leitende Drain-^wischenzone 3 mittlerer Fremdatomkonzentration, die die P-leitende Zone 5 mit hoher Fremdatomkonzentration umgibt, sowie eine P-leitende Offset-Gate-Zone 4 mit geringer Fremdatomkonezntration. Die Elektrode 9⁷I für den Drain-Kontaktierungsbereich, der die Drain-Elektroden miteinander verbindet, ist auf der Siliciumoxidschicht 61 ausgebildet, und unter der Elektrode 91 liegt keine Drain-Zone. Um den zulässigen Drain-Strom zu erhöhen, muss die Gate-Breite - wie zuvor erläutert - gross gemacht werden. Bei der vorliegenden Ausführungsform können die Source-Bereiche und die Drain-Bereiche in Fig. 15 sich unter die Elektrode 91 für

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den Drain-Anschlussbereich erstrecken und angeordnet sein. Es sei jedoch bemerkt, dass die Drain-Durchbruchspannung abnimmt, wenn das Bauelement so ausgebildet ist, dass eine mit der Drain-Zone verbundene Elektrode, oder eine Elektrode mit im wesentlichen gleichen Potential wie das Potential der Drain-Zone, quer über der Gate-Elektrode und den aktiven Zonen liegt.

Um das Abnehmen oder Verringern der Durchbruchspannung leichter verständlich werden zu lassen, wird nachfolgend ein IGEET, der in einer teilweisen Aufsicht gemäss Fig. 45 und einem entlang der in Fig. 45 eingezeichneten Schnittlinie A-A dargestellten Querschnitts gemäss Fig. 46 dargestellt ist, im Vergleich zu dem in Fig. 15 dargestellten IGFET beschrieben werden. Bei den in den Fig. 45 und 46 dargestellten IGFETs sind die Drain- und Source-Zonen 3 bzw. in Längs- und Querrichtung schachbrettartig abwechselnd angeordnet, und die Gate-Elektroden' 7 liegen - durch Gate-Oxidschichten davon getrennt - über der Fläche eines SiIiciumsubstrates 1 zwischen den Source- und den Drain-Zonen bzw. 3· Mehrere Source-Elektroden 8 und mehrere Drain-Elektroden 9 erstrecken sich parallel zueinander jeweils ab- \?echselnd auf der Oxidschicht 6 und stehen über Kontaktlöcher 10 bzw. 11, die in der Oxidschicht 6 vorgesehen sind, in Kontakt mit den Source-Zonen 2 und den Drain-Zonen 3'· Da die Gate-Elektroden 7 in den Fig. 45 und 46 eine maschen- bzw. gitterförmige Ausbildung besitzen, wird dieser IGFET als "lateraler Maschen-IGFET" (im angelsächsischer. Sprachgebrauch auch"lat§ral mesh type IFGET" genannt) bezeichnet. Die Elektroden sind bei der in den Fig. 12 bis 15 darge-

30. stellen Ausführungsform dagegen streifenförmig und daher wird ein derartiger IGFET als "lateraler Streifen-IGFET" (im angelsächsischen Sprachgebrauch "lateral stripe type IGFET" genannt) bezeichnet.

Fig. 20 zeigt die Verteilungen der Drain-Source-Durchbruch-

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Spannungen des lateralen Masehen-IGFETs und des lateralen Streifen-IGFETs, die gleichzeitig auf einen einzigen SiIiciumsubstrat ausgebildet sind und Source-Zonen sowie Drain-Zonen mit derselben Fremdatomkonzentration, sowie dieselbe Gate-Breite und dieselbe Offset-Gate-Länge aufweisen. Vie Fig. 20 zeigt, besitzt der laterale Maschen-IGPET Durchbruchspannungen, die nur etwa halb so gross sind wie die Durchbruchspannungen des lateralen Streifen-IGFETs. Der Unterschied zwischen den Eigenschaften dieser beiden Transistortypen wird nachfolgend erläutert.

Bei dem lateralen Maschen-IGFET gemäss den Fig. 4-5 und 4-6 besitzt die Drain-Elektrode 9 einen Bereicht, der sich über die Gate-Elektrode 7 erstreckt. Beim lateralen Streifen-IGFET gemäss den Fig. 12 bis 15 erstreckt sich dagegen die Source-Elektrode 8 über die Zone hohen Widerstands oder die Offset-Gate-Zone über die Gate-Elektrode 7 hinaus.

Die elektrischen Feldstärken entlang der Oberflächen der Halbleitersubstrate wurden bei IGFETs gemäss den Fig. 21 und 22 analysiert, bei denen die Anordnung der Source-Elektroden und der Drain-Elektroden anders sind, und die dabei erhaltenen Ergebnisse sind in den Fig. 23 bzw. 24· dargestellt. Im Zusammenhang mit dem in Fig. 21 dargestellten IGFET, bei dem sich die Drain-Elektrode über die Gate-Elektrode erstreckt, zeigt sich an der in Fig. 23 dargestellten Feldstärkenkurve, dass das Maximum bzw. die Spitze der Feldstärke in der Nähe einer Gate-Llektrodenkante auf der Seite der Offset-Gate-Zone auftritt, und dass die Feldstärke beispielsweise bis zu 4-00 KV/cm bei einer angelegten Spannung von 100 Y wird. Diese Feldstärke liegt in derselben Grössenordnung wie die· kritische Durchbrech- bzw. Überschlagfeldstärke (break-over critical field) von Silicium, die 300 bis 500 KV/cm beträgt. Dagegen zeigt Fig. 24·, dass bei dem in Fig. 22 dargestellten IGFET, bei dem sich die Source-Elektrode über die Offset-Gate-Zone .erstreckt, eine Feldstärke entlang der Halbleiter-

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Oberfläche, die bei einer angelegten Spannung von 100 V nur etwa 220 KV/cm beträgt.

In den Fällen, in denen sich, wie zuvor erläutert, die Source-, die Drain- und die Gate-Zonen unter die Elektrode für den Drain-Kontaktierungsbereich 91 erstrecken, um den zulässigen Drain-Strom zu erhöhen, nimmt die Drain-Durchbruchspannung des verlängerten Bereichs auf Grund der Feldwirkung der Elektrode 91 ab. Da die Verringerung der Durchbruchspannung eines Teils der Drain-Zone dieDurchbruchspannung des fertigen IGFETs festlegt, ist ein mit diesem verlängertem Bereich ausgebildeter IGFET nicht wünschenswert, wenn eine hohe Durchbruchspannung gefordert wird.

Obgleich es möglich ist, die Drain-Zone zur Fläche des Siliciumsubstrats 1 zu erstrecken, die unter der Elektrode für den Drain-Kontaktierungsbereich 91 liegt, so erhöht sich dadurch jedoch die Drain-Übergangskapazität. Bei der Ausbildung gemäss den Fig. 18 und 19, bei der sich keine Drain-Zone unter der Elektrode 91 befindet, wird eine Verringerung· der Drain-Durchbruchspannung und eine Verringerung der Drain-Übergangskapazität verhindert.

Bei den in den Fig. 12 bis 15 und den Fig. 18 und 19 dargestellten IGFETs sind die Drain-Elektroden im Mittelbereich des Siliciumsubstrats 1 und die Gate-Elektroden darum herum angeordnet. Bei dieser Ausbildung könen Verlängerungen oder Ausweitungen der Drain-Elektrode über die Gate-Elektrode oder über den aktiven Bereich in der Nähe der Gate-Elektrode verhindert werden. Daher kann der unerwünschte Feldplatteneffekt, der auf die Drain-Elektrode zurückgeht, ausgeschaltet v/erden. Der in Fig. 12 usw. dargestellte laterale Streifen-IGFET ist im Hinblick auf die Durchbruchspannungseigenschaften vorteilhafter als der laterale Maschen-IGFET.

Wie zuvor anhand von Fig. 13 bereits beschrieben wurde, sind die Gate-Elektroden 7 an den oberen und unteren Enden

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jeweils mit den beiden Sammelleitungen 71 und 72 verbunden, wie dies in der Aufsicht auf das Siliciumsubstrat zu ersehen ist. Venn die Gate-Elektroden - wie dargestellt - aus Silicium bestehen, besitzen sie einen etwas höheren Gate-Widerstand als wenn sie aus einem Metall, beispielsweise Aluminium, bestehen. Durch Verwendung der Gate-Sammelleitungen ist es jedoch möglich, zu vermeiden, die Gate-Elektrode als nur einen der Gate-Breite entsprechenden Stück herzustellen. Die Gate-Elektrode kann vielmehr durch Verwendung der Gate-Sammelleitungen in mehrere Teile oder Bereiche aufgeteilt werden, wie dies dargestellt ist, so dass der Gate-Widerstand im Hinblick auf die geforderten Eigenschaften oder die geforderte Kennlinie praktisch vernachlässigbar wird.

Die aus polykristallinem Silicium hergestellten^Sammelleitungen 71 und 72 sind über die aus Aluminium bestehenden Sammelleitungen 122, 123 und 124 miteinander verbunden. Diese Ausbildung beruht auf der Tatsache, dass Aluminium einen wesentlich geringeren spezifischen Widerstand als polykristallines Silicium aufweist, so dass eine aus Aluminium " hergestellte Sammelleitung schmaler als eine aus Silicium hergestellte Sammelleitung gemacht werden kann. Dies ist insofern vorteilhaft, als die Fläche des Siliciumsubstrats dadurch kleiner gemacht werden kann, als dies für den lall möglich ist, bei dem die Sammelleitungen aus Silicium bestehen. Die Sammelleitungen sind über den gesamten Rand der Hauptfläche eines Siliciumsubstrats angeordnet, und eine Aluminium-Elektrode steht in Kontakt mit den Silicium-Sammelleitungen. Ein Vorteil ergibt sich auch daraus, dass die gegenüberliegenden Flächen zwischen den Aluminium- und Silicium-Sammelleitungen und dem Siliciurasubstrat verkleinert werden können, so dass dadurch die Gate-Eingangskapazität verringert werden kann.

Um die Verbindung zwischen dem Elektroden-Anschlussbereich des polykristallinem Siliciums 73 und der aus Aluminium be-

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stehenden Gate-Sammellinie 122 in Fig. 15 besser verstehen zu können, ist ein Querschnitt entlang der Schnittlinie A-A und ein Querschnitt entlang der Schnittlinie B-B in den Fig. 16 bzw. 17 dargestellt. Es wird das sogenannte polykristalline Siliciumgate-Verfahren dazu verwendet, die Gate-Elektrode 7 und die Source-Elektrode 8 auf den Oxidschichten, die jeweils unterschiedliche Lagen bilden, auszubilden, und die Gate-Sammelleitungen 71, 72, die Gate-Elektroden-Anschlussbereiche 73j 74 sowie die Aluminium-Source-Sammel-Ieitungen81, 82 werden auch auf jeweils unterschiedlichen Schichten ausgebildet. Auf Grund dieser Ausbildung ist die Aluminium-Gate-Sammelleitung 122 am Randbereich der Oberfläche des Siliciumsubstrats mit dem aus polykristallinen Silicium bestehenden Gate-Elektroden-Ansch.lussber.eich verbunden, der eine Fläche unterhalb der Source-Sammelleitung 81 kreuzt.

Auf Grund der Tatsache, dass die Aluminium-Gate-Sammelleitungen 122, 123 und 124 im Randbereich der Siliciumsubstratflache angeordnet sind, ist überhaupt keine Elektrode, auch· keine Source-Elektrode ausserhalb der Gate-Kontaktierungselektrode angeordnet, die mit den Sammelleitungen verbunden ist. Wie im weiteren noch erläutert v/erden wird, verhindert diese Ausbildung einen Kurzschluss zwischen den Elektroden mittels eines Leiters, wenn dieser Leiter mit dem Kontaktierungsbereich verbunden ist.

Bei der zuvor beschriebenen Ausführungsform, bei der die Aluminiumgate-Sammelleitungen durch Verwendung der sogenannten Kreuzverbindungstechnik (cross interconnection technique) ausserhalb der Source-Sammelleitungen angeordnet sind, ist es ohne Schwierigkeiten oder Störungen möglich, die Source-Elektroden und die Source-Sammelleitungen zur Mitte der Fläche des Siliciumsubstrats hin zu erstrecken. Auf Grund dieser Tatsache wird es - wie die Fig. 15, 18 und 19 zeigen möglich, die Source-Elektroden 8 und die Source-Sammelleitungen 81 bis 84 über die Zone 4 hohen Widerstandes hinweg

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anzuordnen, die auf dem gesamten Umfang der Drain-Zonen 3 mit mittlere Fremdatomkonzentration angeordnet sind. Auf Grund dieser Anordnung wirkt der gewünschte Feldplatteneffekt auf Grund der Source-Elektroden und der Source-Sammelleitungen wie anhand der Fig. 22 und 24 beschrieben wurde, so dass der in Fig. 15 dargestellte IGFET eine hohe Drain-Durchbruchspannung besitzt.

Bezüglich der Schutzdioden in Fig. 15 ist in Fig. 25 eine vergrösserte Aufsicht und in Fig. 26 ein Querschnitt entlang der in Fig. 25 eingezeichneten Schnittlinie E-E dargestellt.

Die Schutzdioden bestehen aus mehreren P-leitenden Zonen 12, die in einem_N-leitendem Siliciumsubstrat 1 ausgebildet sind, einer gitterförmigen N-leitenden Zone 13 mit hoher Fremdatomkonzentration, die in der Weise ausgebildet ist, dass sie sich sowohl über die Randflächen der P-leitenden Zonen als auch über die Hauptfläche des Siliciumsubstrates erstreckt, sowie N-leitenden Zonen 11 mit hoher Fremdatomkonzentration, die auf der Fläche der jeweiligen P-leitenden Zonen 12 in einem vorgegebenen Abstand von der N-leitenden Zone 13 angeordnet sind. Aluminium-Elektroden 110, die mit der Gate-Sammelleitung 122 verbunden sind, stehen jeweils über in der Oxidschicht 6 ausgebildeten Durchgänge 111 in Kontakt mit den jeweiligen P-leitenden Zonen 12. Aluminium-Elektroden 86, die mit der Source-Sammelleitung 81 verbunden sind, stehen über in der Oxidschicht 6 ausgebildete Durchgänge 130 mit der gitterförmigen N-leitenden Zone I3 in Kontakt.

Die Schutzdiode besteht aus im wesentlichen zwei Dioden, · die aus dem PH-Übergang zwischen der N-leitenden Zone 13 und der P-leitenden Zone 12 und den PN-Übergang zwischen der P-leitenden Zone 12 und der N-leitenden Zone 11 gebildet werden, und zueinander umgekehrt in Reihe geschaltet sind.

Da die Schutzdiode in der zuvor beschriebenen Weise zwischen der Gate-Elektrode und der Source-Elektrode liegt, wird eine anormal hohe positive oder negative Spannung, die an der Gate-Elektrode auftritt, durch die Durchbruchspannung einer der beiden PH-Übergänge begrenzt. Infolgedessen wird verhindert, dass eine abnormale Spannung an der sehr dünnen Gate-Isolierschicht auftritt, so dass die Gate-Isolierschicht nicht zerstört werden kann.

Um die Gate-Isolierschicht gegen hohe Spannungen ausreichend zu schützen, muss der zulässige Diodenstrom zum Zeitpunkt des Durchbruchs vergrössert werden. Auf Grund des hohen zulässigen Diodenstroms kann die Schutzdiode selbst gegen Zerstörung geschützt werden. Da der Durchbruch im PN-Übergang in der Schutzschicht in der Nähe der SiIiciumflache stattfindet, ist die Strombelastung bzw. -kapazität proportional der effektiven Randlänge des PN-Übergangs. Bei dem in den Fig. 25 und 26 dargestellten Aufbau kann eine grosse effektive Handlange bzw. periphere Länge auf einer kleinen Fläche realisiert werden. Bei den Einheitsschutzdioden dieser Ausbildung ist die N-leitende Zone 11, die in Aufsieht - eine im wesentlichen rechteckige Form aufweist, durch die P-leitende Zone 12 umgeben, und die N-leitende Zone 13 ist parallel geschaltet. Da die Schutzdioden in den Fig. 25 und 26 - wie bereits erwähnt - so ausgebildet sind, dass die Einheitsschutzdioden im wesentlichen unabhängig voneinander sind, können die Geometrien und Fremdatomprofile in den Einheitsschutzdioden gleichförmig gemacht werden, und die Durchschlagkennwerte können ebenfalls einheitlich gemacht werden. Das Bauelement kann daher bei Auftreten von grossen Strömen nicht zerstört werden. Di'e .Schutzdioden können durch Korabinieren der Einheiten gebildet werden. Wenn der zulässige Strom daher geändert wird, kann eine Änderung beispielsweise dadurch vorgenommen werden, dass bestimmte Einheitsdioden nicht verdrahtet werden.

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Wenn eine gewisse Ungleichmässigkeit zugelassen ist, können natürlich mehrere P-leitende Zonen 12 als eine kontinuierliche P-leitende Zone ausgebildet sein. Auch in diesem Fall wird die N-leitende Zone 13 in einer gitterförmigen Ausbildung, c. wie zuvor hergestellt, so dass die effektive Randlänge des PN-Übergangs beim Durchbruch nicht verringert wird.

Die in den Fig. 25 und 26 dargestellten Schutzdioden können auch abgewandelt werden. Eine abgewandelte Ausführungsform ist in Aufsicht in Fig. 47 und ein Querschnitt entlang der in Fig. 47 eingezeichneten Schnittlinie dieser Ausführungsform ist in Fig. 48 dargestellt. Bei diesen Schutzdioden sind die N-leitenden Zonen 13, die mit der Source-Sammelleitung 81 verbunden sind, getrennt vom N-Ieitenden Siliciumsubstrat und in den P-Ieitenden Zonen 12 ausgebildet. Eine gitterförmige N-leitende Zone 14 ist an den Flächenendbereichen der P-leitenden Zonen 12 ausgebildet. Bei diesem Ausführungsbeispiel ist die Source-Sammelleitung 81 nicht über die N-leitenden Zonen mit dem Siliciumsubstrat verbunden. Die Source-Sammelleitung ist bezüglich des Siliciumsubstrats elektrisch nicht auf einen festen Spannungswert festgelegt.

Bei diesem Ausführungsbeispiel bricht der PN-Übergang zwischen" der N-leitenden Zone 13 und der P-leitenden Zone oder der PN-Übergang zwischen der N-leitenden Zone 11 und der P-leitenden Zone durch, wenn über der Gate-Elektrode und der Source-Elektrode eine anormale Spannung angelegt wird. Dagegen bricht der PN-Übergang zwischen der N-leitenden Zone 11 und der P-leitenden Zone 12 oder der PN-Übergang zwischen der N-leitenden Zone 14 und der P-leitenden Zone 12 durch, wenn zwischen der Gate-Elektrode und dem Siliciumsubstrat eine abnormale Spannung auftritt. Bei diesem Ausführungsbeispiel sind die N-leitenden Zonen 11 und 13 parallel angeordnet, und können in derselben Form ausgebildet sein. Daher sind die effektiven Seitenlängen der N-leitenden Zonen einander gleich, und diese Zonen zeigen hinsichtlich der positiven und negativen abnormalen Spannungen, die zwischen der Source-

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Elektrode und der Gate-Elektrode auftreten, zulässige Ströme mit demselben Absolutwert. Natürlich können die in den Fig. 25 und 26, sowie in den Fig. 4-7 und 48 dargestellten Schutzdioden nicht nur für den zuvor beschriebenen IGFET vom Offset-Gate-Typ, sondern auch als Schutzeinrichtungen für die Gate-Eingänge üblicher IGFETs verwendet werden.

Das in Fig. 15 dargestellte Siliciumsubstrat ist an einem Kühlkörper befestigt. Fig. 38 zeigt das mit dem IGFET ausgebildete Siliciumsubstrat 1 an einem ΤΟ-3-Sockel befestigt und in perspektivischer Darstellung. Wie diese Fig. 38 zeigt, ist das Siliciumsubstrat 1 in an sich bekannter Weise durch Hartlöten an einem Metallsockel 201 befestigt. Ein Ende eines Aluminiumdrahtes 206 wird durch ein Ultraschall-Kontaktierungsverfahren mit der Drain-Kontaktierungselektrode verbunden. Das andere Ende des Aluminiumdrahtes 206 wird durch dasselbe Ultraschall-Kontaktierungsverfahren. mit einem flachen Kopfteil eines Leiterdrahts 202 verbunden, der am Sockel 201 mit Glas 203 befestigt ist. Die Gate-Kontaktierungselektrode steht mit einem Ende eines Aluminiumdrahtes 208 in Verbindung, dessen anderes Ende mit dem flachen Kopfteil eines Leiterdrahts 204 verbunden ist, der am Sockel 201 mit Glas 205 befestigt ist. Bei dieser Ausführungsform wird der Sockel 201 als Source-Anschluss für den IGFET verwendet. Wie die Fig. 25 und 26 zeigen, ist die Source-Elektrode in diesem Fall über die N-leitende Zone 13 mit dem N-Ieitenden Siliciumsubstrat 1 verbunden. Da die Source-Elektrode und das Siliciumsubstrat 1 auf dem SiIiciumkörper in dieser Weise kurzgeschlossen sind, besitzen sie dasselbe Potential. Bei dieser Ausführungsform ist die Source-Kontaktierungselektrode jedoch auf Grund der Tatsache mit dem Sockel 201 verbunden, da.ß das Siliciumsubstrat einen spezifischen Widerstand besitzt, der nicht vernachlässigt werden kann, sowie auf Grund der Tatsache, dass ein Strom, der von den Zonen für die Schutzdiode zum Siliciumsubstrat fliessen kann, begrenzt ist. Das heisst, die Source-Kontaktierungselektrode ist mit dem Sockel 201 über ein Aluminium-

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. - 36 -

draht 207 verbunden. Nach der Verdrahtung dieser Aluminiumdrähte wird eine (nicht dargestellte) Metallkappe am Sockel 201 befestigt. Der IGFET ist damit fertiggestellt.

Der in Fig. 15 dargestellte IGFET wird durch das sogenannte Selbstausrichtungsverfahren, im angelsächsischen Sprachgebrauch als Self-alignment technique bezeichnet, wobei ein Siliciumgate genommen wird. Die einzelnen Herstellungsschritte sind anhand von Querschnitten durch das Siliciumsubstrat in den Fig. 27 bis 3^- dargestellt. Nachfolgend soll der Herstellungsvorgang eines P-Kanal IGFETs erläutert werden.

Vie in Fig. 27 dargestellt ist, wird ein N-leitendes SiIiciumsubstrat 1 vorbereitet, dessen spezifischer Widerstand

5 S^- cm und dessen Dicke 300 um ist, und deren Hauptfläche

die (1 0 O)-Fläche ist. Eine 5000 S. dicke Siliciumoxidschicht

6 wird durch das an sich bekannte thermische Oxidationsverfahren auf der Oberfläche des Siliciumsubstrats ausgebildet.

Wie in Fig. 28 dargestellt ist, werden danach durch das Photoätzverfahren Durchgänge durch die Oxidschicht 6 ausgebildet, so dass ein Teil der Oberfläche des Siliciumsubstrats freiliegt. Es wird Bor als P-leitendes Fremdatoa in die freiliegenden Flächenbereiche mit einer Implantationsenergie von 100 keV ionenimplantiert, so dass sich eine Fremdatom-

13 2 konzentration von J χ 10 Atome/cm" ergibt. Das Bor wird der sogenannten Streckdiffusion (stretching diffusion) in einer Oxidationsatraosphäre mit 1200° C ausgesetzt, so dass sich !--leitende Zonen 12 und 3 mit einer Dicke von 7^ um* bilden. Diese P-leitenden Zonen sind Zonen hohen »Widerstands, in denen die Fretndatome bzw. die Fremdatorakonzentration durch das lonenimplantationsverfahren genau spezifiziert bzw. vorgegeben ist. Später dient die P-leitende Zone 12 dann als Zone für die Schutzdiode, und die P-leitende Zone 3 dient

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- 37 dann als Drain-Zwischenzone.

Wie in Fig. 29 dargestellt ist, werden die Teile der Oxidschicht entfernt, die über dem Bereich, an denen die Schutzdiode ausgebildet werden soll, und über den Bereichen liegen, die die Source-Zone, die Drain-Zone bzw. die Kanalzone

bilden sollen, und eine 13OO Ä dicke thermische Oxidationsschicht wird auf der freiliegenden Siliciumfläche durch thermische Oxidation ausgebildet. Danach wird eine 0,5 iam dicke polykristalline Siliciumschicht durch ein chemisches Aufdampfverfahren unter Verwendung von Monosilan ausgebildet.

Danach wird Bor als Fremdatom bei 30 keV und mit einer Fremd-

14 ?

atomkonzentration von 3 χ 10 Atome/cm in die polykristalline Siliciumschicht ionenimplantiert. Die Ionenimplantation von Bor in die polykristalline Siliciumschicht wird deshalb durchgeführt, um eine Fremdatommenge und eine Gleichförmigkeit zu erhalten, da bei dem vorausgegangenen Verfahrensschritten keine Fremdatome in ausreichendem Mass für eine Gleichförmigkeit in die gesarate Fläche der polykristallinen. Siliciumschicht eingebracht wurden. Auf Grund der Ionenimplantation erhält die polykristalline Siliciumschicht einen Widerstand, der klein genug ist, damit diese polykristalline Siliciumschicht später als Gate-Elektrode und als Gate-Sammelleitung dienen kann. Durch das Ionenimplantationsverfahren kann in die Oberflächenteile·, über der gesam- ten Fläche der polykristallinen Siliciumschicht in diese Bor wesentlich gleichförmig eingebracht werden, als dies mit anderen Dotierungsverfahren möglich ist. Infolgedessen treten keine lokalen Änderungen oder Unterschiede bei den Schwellwertspannungen des fertigen IGFETs im selben Siliciumsubstrat auf.

Wie aus Fig. 30 zu entnehmen ist, wird die polycristalline Siliciumschicht mit Ausnahme der Bereiche·, die später die Gate-Elektrode und die Gate-Sammelleitung werden sollen, durch selektives Ätzen entfernt. Dann wird Bot an den Fla-

chenbereichen, an denen das polykristalline Silicium entfernt worden ist, mit 80 keV und einer Fremdatomkonzentration von

12 2
2,5 x 10 Atome/cm ionenimplantiert. Dabei dienen die polykristalline Siliciumschicht und die dicke Oxidschicht bei der Ionenimplantation als Kaske, so dass P-leitende Zonen mit geringer Fremdatomkonzentration in der in Fig. 30 dargestellten Weise im Siliciumsubstrat ausgebildet werden. Die Zone 4, die sich bei der Ausbildung dabei bis zu der Drain-Zwischenzone 3 erstreckt, wird als Offset-Gate-Zone benutzt.

Wie Fig. 31 zeigt, wird eine 0,3 tun dicke Siliciumoxidschicht 61 durch Thermoabscheidung von Tetraäthoxysilan auf der Hauptfläche des Siliciumsubstrats einschliesslich der Fläche der polykristallinen Siliciumschicht ausgebildet. Die SiIieiutnoxidschicht 61 wird als Maske für die selektive Fremdatomdiffusion verwendet, um die Source-Zone und die hochdotierte Drain-Zone zu bilden. Die Siliciumoxidschicht wird zur Ausbildung dieser Maske photogeätzt. Bei dieser Photoätzung wird in der Oxidschicht 61 ein Durchgang für die Source-Zone gebildet, so dass diese an der Gate-Elektrode endet. Danach wird Bor bei einer Temperatur von etwa 1100° G eindiffundiert und die Source-Zone 2 sowie die hochdotierte Drain-Zone 5 gebildet, die eine Tiefe von 0,9/um und einen Flächenwiderstand von 15-Q-/«£7 aufweisen.

Bei dieser Diffusion ist die Source-Zone 2 zur polykristallinen Gate-Schicht 7 selbstausgerichtet.

Wie aus Fig. 32 zu ersehen ist, wird auf der Oberfläche des Siliciumsubstrats eine Siliciumoxidschicht 62 in derselben Dicke ausgebildet, wie unter denselben Herstellungsbedingungen dies bei der Bildung der Siliciumoxidschicht 61 in Fig. 31 geschah. Die Siliciumoxidschicht wird danach photogeätzt und es wird in die freiliegenden Bereiche der Siliciumfläche Phosphor bei einer Temperatur von 1100° C eindiffun-. diert, um rJ⁺-Zonen 11 und 13 mit einer Tiefe von 1,7 P

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und einem Flächenwiderstand von 10 £1/^7 zu schaffen. Die Zonen 11 und 13 werden als Zonen für die Schutzdiode verwendet.

Wie Fig. 33 zeigt, wird eine Phospho-Silikat-Glas -(PSG)-Schicht 63 in einer Dicke von 0,9 um gebildet. Danach werden die PSG-Schicht und die Oxidschicht durch das Fhotoätzverfahren selektiv geätzt, und die Source-Zone, die Drain-Zone, ein (nicht dargestellter) Elektrodenanschlussbereich aus polykristallinem Silicium und die Diodenzone werden freigelegt.

Wie Fig. 34- zeigt, wird Aluminium in einer Dicke von 4- um aufgedampft und photogeätzt, so dass die Source-, Gate- und Drain-Elektroden gebildet werden.

Nach der Ausbildung der Aluminiumelektroden wird eine 1,2 iam dicke Siliciumoxidschicht über die gesamte Oberfläche des Siliciumsubstrats ausgebildet. Dieser Verfahrensschritt ist in der Zeichnung nicht wiedergegeben. Danach wird die Siliciumoxidschicht selektiv photogeätzt, so dass das Aluminium für die Source-, die Gate- und die Drain-Kontaktierungsbereiche freiliegt.

Fig. 35 zeigt eine Schaltungsanordnung für eine Tonverstärkerausgangsstufe als Beispiel einer Schaltung, die unter Verwendung komplementärer Isolierschicht-Feldeffekttransistoren gemäss der vorliegenden Erfindung aufgebaut ist. Ia dieser Figur wird ein sogenannten SEPP-(Single Elided Push-Pull)-Schaltungssystem bzw. ein Gegentakt-Schaltucgssysteüi mit einseitiger bzw. einpoliger Erdung verwendet, bei dem der Innenwiderstand (4 Π oder 8D-) eines Lautsprechern am Ausgang der Ausgangsstufe als Lastwiderstand R^ liegt. Die Bource-Elektrode S und die P-leitende Halbleitersubstratelektrode (die sogenannte zweite Gate-Elektrode) eines IT-Kanal-Anreicherungs-riCSFETs T , sowie die Source-Elektrode ο

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und die N-leitende Halbleitersubstratelektrode (die sogenannte zweite Gate-Elektrode) eines P-Kanal-Anreicherungs-MOSFET T liegen gemeinsam an der Ausgangsklemme P. Die Drain-Elektrode des MOSJ¹ETs T ist mit der Versorgungsquelle +V_DD und die Drain-Elektrode des MOSFETs T ist mit der Versorgungsquelle -V^-η verbunden. Eine Vorspannungs-Einstell- bzw. Steuerstufe , die einen Widerstand R, einen veränderlichen Widerstand E^ (0 bis 50X1) sowie einen Bipolar-Transistor Tg umfasst, ist mit den jeweiligen Gate-Elektroden G_x, und Gp verbunden. Die Versorgungsquellen +Vqq. und -Vqq, die eine höhere Spannung als die Spannung V-q-q bereitstellen, sind mit einem Ende des Widerstands R bzw. mit dem Emitter des Transistors T-g verbunden. An der Basiselektrode des Transistors T^ liegt ein Eingangssignal V. an. In ein"er derartigen Schaltung ist der Zusammenhang zwischen der Ausgangs-Nenn spannung des Verstärkers und der maximalen Nennspannung des Leistungs-MOSFETs durch folgende Gleichung gegeben:

^Vmax = ^t ^DS(sat) ⁺\² ^P0

Hierbei ist V die Maximalspannung, die dem Leistungs-MOSFET bereitgestellt wird, P_Q die liennausgangsleistung des Verstärkers und R^ der Lastwiderstand. Vj)Q(_sat) ^^st ^^e Source-Drain-Sättigungsspannung des MOSFETs bei maximalem Strom und das Verhältnis zwischen der Sättigungsspammng und dem maximalen Spannungsstrom wird als der "Ein,."-Widerstand definiert. Wenn K_x, die Versorgungsspannungs-Einstellung (einschliesslich der Leistungsquellen-Einstellung), und Z₀ die relative Abweichung des Umwandlungs-Verhältnisses eine,s (nicht dargestellten) Spannungs- bzw. Leistungstransformarors ist, so sind die erforderlichen Durchbruchspannungen für den N-Kanal und den P-Kanal-MOSFETs durch folgende Gleichung gegeben:

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- ² <^VDS(sat)

Der Zusammenhang zwischen der Drain-Durchbruch spannung BV-po und der Ausgangsleistung P ergibt sich dann bei einer Annahme, dass K^, K₂ = 0,15 bis 0,2 ist, aus der zuvor angegebenen Gleichung in der Weise, wie dies in Pig. 36 dargestellt ist. Der Zusammenhang zwischen dem Maximalstrom I_n , der maximalen Nennausgangsspannung Pq und dem Lastwiderstand R-j- ist durch folgende Gleichung gegeben:

Dmax

Die Gate-Source-Durchbruchspannungen der MOSI¹ETs T_n und T sind so gewählt, dass sie gleich oder grosser der Gate-Spannung sind, bei denen der maximale Strom auftritt, und die Gate-Drain-Durchbruchspannungen sind so gewählt, dass sie im wesentlichen dieselbe Grosse wie die Source-Drain-

Durchbruchspannungen aufweisen.

Die Ausgangsstufe gemäss Fig. 35? bei der die erfindungsgemässen Leistungs-MOSFETs verwendet werden, kann eine komplementäre Betriebsweise auf der Basis der Vp - I^-Kennlinien und der Lastlinie Q beider MOSFETs durchführen, wie dies in Fig. 37A dargestellt ist. Um in einer solchen Schaltung eine Störung oder Verzerrung eines Ausgangssignals möglichst klein zu halten, ist es wünschenswert, die elektrischen Kennlinien der beiden MOSFETs gleich zu machen. Aus diesem Grunde besitzt der Drain-Strom jeder der MOSFETs einen -hinsichtlich der Wärme negativen Temperaturkoeffizienten in einem vergleichsweise grossen Strombereich. Auch wenn geringe Unterschiede bei dem Herstellungsprozess auftreten, wirken die MOSFETs dennoch in einer Sichtung, in der die Kennlinien gegeneinander im Hinblick auf Unterschiede bei

der in den Bauelementen erzeugten Wärme kompensiert werden können.

Bei der in Fig. 35 dargestellten Schaltungsanordnung besitzt der MOSPET einen positiven Temperaturkoeffizienten in einen Bereich mit kleinen Drain-Strömen, sowie einen negativen Temperaturkoeffizienten in einem Bereich mit relativ grosssn Drain-Strömen, wie dies zuvor beschrieben wurde. Auf Grund dessen kann die Gate-Vorspannung mit einer Schaltungsstufe, deren Temperaturkoeffizient im wesentlichen Null ist, beispielsweise mit einem üblichen Widerstand eingestellt bzw. festgelegt werden, ohne dass eine Schaltungsanordnung mit einem grossen Temperaturkoeffizient, beispielsweise eine Thermistor-, Dioden- ader Transistorschaltung verwendet werden muss. Dabei kann der Ruhestrom automatisch durch Wahl der Vorspannung zwischen den zwei Gate-Elektroden G,, und Gp in einem Bereich festgelegt werden, in dem der Drain-Strom einen positiven Temperaturkoeffizienten aufweist. Da der Drain-Strom in diesem Gate-Elektroden-Vorspannungsbereich einen positiven Temperaturkoeffizienten aufweist, wird der Drain-Strom durch die Wärmeentwicklung der MOSFETs selbst erhöht. Die Erhöhung des Drain-Stromes ändert den Temperaturkoeffizienten von einem positiben Temperaturkoeffizienten in einen negativen Temperaturkoeffizienten. Infolgedessen wird der Ruhestrom automatisch eingestellt. In einem Gate-Vorspannungsbereich, in dem der Drain-Strom dagegen einen negativen Temperaturkoeffizienten aufweist, xvird der Drain-Ruhestrom durch einen Wert festgelegt, der auf Grund des Drain-Stromes durch die Wärmeentwicklung im MOSFET reduziert ist.

Auf Grund der automatischen Einstell- bzw. Verstellwirkung für den Ruhestrom des MOSFETs ist kein Widerstand zwischen der Source-Elektrode und der Last R_x in der in Fig. 35 dargestellten Schaltung erforderlich. Daher ist die Anzahl der erforderlichen Schaltungselemente kleiner. Da die in Fig.

dargestellte Schaltung keinen Widerstand in Driin-Source-

Stromweg besitzt, tritt auch der sonst an einem derartigen Widerstand auftretende Spannungsverlust nicht auf, so dass die Versorgungsspannung voll genutzt werden kann.

Der automatische Einstellvorgang für den Drain-Strom ist im Falle, dass in Reihe mit der Source-Elektrode kein Widerstand verwendet wird, noch intensiver als für den Fall, dass mit der Source-Elektrode ein Widerstand in Reihe liegt. Es hat sich herausgestellt, dass die IGFETs für hohe Leistung, die in der in den verschiedenen Figuren dargestellten Weise hergestellt sind, einen Temperaturkoeffizienten von Null für die Drain-Ströme in einem Bereich von etwa 0,07 bis 0,1 A aufweisen. Das Verfahren zum Einstellen des Ruhestroms durch den automatischen Einstellvorgang kann daher hier angewandt werden.

Auf diese Weise kann bei der in Fig. 35 dargestellten Schaltungsanordnung der Ruhestrom durch eine Schaltungsstufe für die Vorspannung mit vergleichsweise einfachem Aufbau gesteuert werden. Insbesondere bei einem Leistungs-MOSFET mit einer grossen Gate-Breite ist das zweite Gate eines Halbleitersubstrats mit der Source-Zone verbunden. Wenn dies berücksichtigt wird, so hat der MOSFET eine Kapazität von etwa. 1000 pF zwischen der Gate- und der Source-Zone oder zwischen der Gate-Zone und dem Substrat. Bei Verwendung der in Fig. 35 dargestellten Schaltungsanordnung für die Vorspannung kann das Gate von jedem MOSFET ohne Hinzuziehen des veränderlichen Widerstands R_r, und damit in einer kurzen Aufladezeit aufgeladen werden. Schwierigkeiten, die auf Grund der Phasendifferenz zwisehen den Eingangs- und Ausgangssignalen auftreten, und die insbesondere bei der Anwendung und bei Schaltungsanordnungen für eine Tonverstärkung Schwierigkeiten hervorrufen können, können daher vermieden werden.

Fig. 37B zeigt die Eingangs-/Ausgangs-Kennlinien (V^ -Xpg. Kennlinien) beider MOSFETs. Wenn die Werte der Gate-Spannung V~g bei einem bestimmten, vorgegebenen geringen Strom, bei-

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spielsweise bei einem Strom von I™ = 100 mA, als Schwellwert spannungen V^n und V„,„ des P-Kanal-MOSFETs bzw. des N-Kanal-MOSFETs festgelegt werden, ist es wünschenswert, dass die verwendeten MOSFETs so ausgewählt werden, dass sie die c Bedingung V^n - Vm_H = 0 erfüllen. Im Hinblick auf die leichte V^jj-Steuerung, auf Unterschiede in den Kennlinien, auf die Ausbeute usw. bei dem Verfahren zur Herstellung der IT- und P-Kanal-MOSFETs ist es wünschenswert, dass beide MOSFETs Anreicherungs-MOSFETs sind, und dass, was die Vorspannung betrifft, der Ruhestrom I··,-, durch Einstellen des Widerstands Rq. in der in Fig. 35 dargestellten Weise gesteuert wird.

Wie zuvor bereits beschrieben, ist es bei der Verwendung eines N-Kanal-MOSFETs und eines P-Kanal-MOSFETs als Paar, insbesondere bei der in Fig. 35 dargestellten SEPP-Schaltung mit komplementären MOSFETs im Hinblick auf eine Verbesserung der Verzerrung usw. wünschenswert, dass die elektrischen Eigenschaften der beiden MOSFETs beispielsweise die Durchbruchspannung, der Strom (der "Ein"-Widerstand), die gegen-" seitige Leitungsfähigkeit usw. gleich gemacht werden. Es wurden im Zusammenhang mit der vorliegenden Erfindung zahlreiche Untersuchungen durchgeführt, um dieses Erfordernis zu befriedigen. Dabei hat sich herausgestellt, dass die Bauelemente-Parameter der U-Kanal- und P-Kanal-Elemente in der nachfolgend beschriebenen Weise gewählt werden sollen.

(1) Drain-Source-Durchbruchspannungs-Eigenschaften:

Um eine hohe Drain-Source-Durchbruchspannung zu erhalten, muss die Offset-Gate-Zone in der zuvor beschriebenen Weise · angeordnet sein. Es wurden versuchsweise ü-Kanal- und P-Kanal-HOSFETs mit unterschiedlichen Längen L_ß „_f der Offset-Gate-Zonen hergestellt. Dabei hat sich herausgestellt, dass dann, wenn die Längen L_ß „„ gleich sind, der negative Widerstand im N-Kanal-MOSFET in der zuvor beschriebenen Weise ansteigt, und dass die Drain-Source-Durchbruchspannung

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) des N-Kanal-MOSFETs auf Grund des negativen Widerstands kleiner als die Drain-Source-Durchbruchspannung

EV-no,- λ des P-Kanal-MOSFETs ist. Um das Auftreten des DSCp;

negativen Widerstandes zu verhindern, und um die Durchbruch spannung BV^/- ν des N-Kanal-MOSFETs möglichst gleich der Durchbruchspannung BVj.^, ν zu machen, muss die Länge L_R -_ΨΨ(„\ des N-Kanal-MOSFETs grosser gemacht iverden als die Länge ^Lß_effCü) ^des P-^Kanal-^M0S]?ETsT ^s0 dass dadurch die elektrische Feldstärke in der Halbleiterfläche des N-Kanal-MOSFETs kleiner wird. Wenn die Länge Lp -f(_n) insbesondere etwa 1,5 bis 6mal grosser als die Länge Lp -»/- ) gemacht wird, sind die Drain-Source-Durchbruchspannungen BVj>_s beider MOSFETs im wesentlichen einander gleich. Dies ist darauf zurückzuführen, dass die Elektronen und die Defektelektronen unterschiedliche Ionisationsraten α (beispielsweise α = 6 χ α in einem elektrischen Feld von E = 2,9 x 10^ V/cm) im positiven Rückkoppelkreis in der zuvor beschriebenen Weise zeigen, so dass die lawinenartige Vervielfältigung zwischen dem IT-Kanal und dem P-Kanal-MOSFET unterschiedlich ist. Wenn die Länge Ln _ff/· s grosser als die Länge L_H »„ /- \ gemacht wird, kann die mittlere Feldstärke (E = ^VDS^^LReff) ^{in der Offset}-^Ga'^be-^{Zone des} N-Kanal-MOSFETs kleiner gemacht werden als die mittlere Feldstärke in der Offset-Gate-Zone des P-Kanal-MOSFETs, wobei dadurch die lonisationsrate der Elektronen α im selben Masse verringert wird..

Dadurch können die Durchbruchspannungen beider MOSFETs einander gleich gemacht werden.

(2) Steilheit g_m:

Im Zusammenhang mit der vorliegenden Erfindung wurden untersuchungen und Experimente hinsichtlich der Steilheit g durchgeführt, die ein wichtiger Faktor bei der Bestimmung oder Feststellung der Symmetrie von S- und P-Kanal-MOSFETs ist. Um die Steilheit-Kennlinien beider MOSFETs gleich zu machen, hat sich dabei herausgestellt, dass die Kanalbreiten W, die Karinilängen L_n und die Isolierschichtdicken t bei-

W· t ** ■*■"*'

der MOSFETs in der nachfolgend beschriebenen Weise gewählt werden sollten.

") ^: Cp) = _Λ · 1 5 bis

^LG(p)

W/- > und W/- ν sind dabei die Kanalbreiten des S- bzw. P-Kanal-MOSFETs, t , \ und t / \ die" Dicken der Gate-

^ ν und t₀/ ^
. P-K
- bzw. P-Kanal-MOSFETs.

Isolierschichten der IT- bzw. P-Kanal-MOSFETs und L_n,- \ und

Es wurde weiterhin festgestellt, dass im Hinblick auf die Streuung, die Stabilität, die Ausbeute usw. beim Verfahren zur Herstellung der Bauelemente der Wert W/t -Lq des P-Kanal-MOSFETs etwa 1,8 bis 2,8mal dem entsprechenden Wert des N-Kanal-MOSFETs sein sollte.

Die zuvor angegebenen Werte wurden für den Fall genannt, wenn beim Herstellungsverfahren Gate-Isolierschichten aus demselben Material, beispiielsweise aus SiOp für beide KOSFETs verwendet werden. Wenn Gate-IsoIierschichten verwendet werden, deren dielektrische Konstanten S_0x sich voneinander unterscheiden, kann der Wert W· £ Lw* t„ des P-Kanal-. MOSFETs unter Berücksichtigung des Unterschieds zwischen den dielektrischen Konstanten etwa das 1,3- bis 3i5fache des Werts für den N-Kanal-MOSFET, und insbesondere etwa den 1,8- bis 2,8fachen gewählt werden.

Um die Tabletten- oder Chip-Abmessungen für beide MOSFETs so klein wie möglich zu halten, und um die Drain-Ströme I-Qt, bei gleicher Drain-Spannung für beide MOSEETs gleich zu machen, ist es wünschenswert, die Kanalbreite W des P-Kanal-?iOSFETs grosser, beuspielsweise das 1,8- bis 2,5-fache grosser als die Kanal-Breite des N-Kanal-MOSFETs zu machen. Um die Chipgrösse beider MOSFETs so klein wie möglich.

zu machen, und um die "Ein"-Widerstände in der gleichen Grosse auszubilden, ist es wünschenswert, die Kanallänge Lq des üT-Kanal-MOSFETs, grosser, beispielsweise um das 1,1- bis 1,5-fache grosser als die Kanallänge des P-Kanal-MOSFETs zu machen.

(3) Um jsweils gleiche Drain-Source-Durchbruchspannungen BV_DS in beiden MOSFETs zu erreichen, ist es erforderlich, die Fremdatomkonzentrationen der Offset-Gate-Zonen 4 konstant zu machen. Da die Oberfläche des Siliciumsubstrats einschliesslich der Oberfläche der Offset-Gate-Zone mit der Siliciumdioxidschicht bedeckt ist, wird die Fläche der Offset-Gate-Zone direkt unterhalb der Schicht U-leitend gemacht. Unter Berüicksichtigung dieser Tatsache ist es wünschenswert, dass die Fremdatomkonzentration N-r.,-, (oder die Ionenimplantationsmenge von Silicium )in der Offset-Gate-Zone 4· des P-Kanal-MOSFETs höher, beispielsweise um das 1,5- bis 2,2-fache höher als beim N-Kanal-MOSFET gewählt wird.

Wenn die Kennlinien und Eigenschaften der komplementären MOSFETs für hohe Leistung einander gleich gemacht werden sollen, kann diese Gleichförmigkeit durch eines dieser Verfahren (1), (2) und (3), oder durch eine Kombination dieser Verfahren entsprechend den erforderlichem Masse erreicht werden.

Tabelle I zeigt die Bauelementen-Parameter eines ίί-Ivanal-MOSFETs und eine P-Kanal-MOSFETs, die unter Beachtung der zuvor angegebenen Erfordernisse hergestellte werden.

Tabelle I: Baueleraenten-Parameter von N- und P-Kanal-MOSFETs.

Offset-Gate-Länge, L Kanallänge, L_c
Kanalbreite, W

Reff

Fremdatomkonzentration der Offset-Gate-Zone

Dicke der Gate-Isolierschicht, t

Chipgrösse

Abstand einer Drain- und Source-Gruppe, C

Einheit

um jam

cm

-2

N-Kanal-MOSFET

17

18

1,0x10

12

nm 130 mm χ mm 4,5x4,5

um

116

P-Kanal MOSFET

36

1,8x10

130 5,0x5,0

82

Bei diesem konkreten Ausführungsbeispiel beträgt der Wert 15 ^w/^t _0X*^Lc ^des P-Kanal-MOSFETs etwa das 2,3fache des entsprechenden Wertes des F-Kanal-MOSFETs. In Tabelle II sind die erhaltenen elektrischen Kennwerte angegeben.

Tabelle II:

Vergleich zwischen den elektrischen Kennwerten des N- und P-Kanal-MOSFETs.

Kennwerte

Drain-Source-Durchbruchspannung, BV^

Drain-Strom, I^ Steilheit, g_m
"Ein"-Widerstand Eingangskapazität

Einheit	N-Kanal	P-Kanal-
	KOSFET	MOSFET
V	220	200
A	7	7
ir	1,0	1,0
XX	1,2	1,2
oF	600	850

Aus Tabelle II ergibt sich, dass die Kennwerte für düe beiden Ii- und P-Kanal-nOSFETs mit Ausnahme der Gate-Eingangskapazi-30 tat einander im wesentlichen gleich sind. Eine einheitlichere Gate-Eingangskapazität kann auf einfache Weise durch Vergrössern der Länge L_n und der Breite W des N-Kanal-MOSFETs

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in einem Ausmasse erreicht werden, bei dem die anderen Kennwerte sich überhaupt noch nicht ändern.

Die Fig. 39 und 40 zeigen im selben Masstab die Umrisse eines N-Kanal-MOSFETs und eines P-Kanal-MOSFETs in Aufsicht auf einen Chip, wobei die in Tabelle I angegebenen Parameter verwendet werden, um die Kennwerte einander gleich zu machen. In den Pig. 41 und 42 sind zum Vergleich und im selben Masstab Querschnitte durch wesentliche Bereiche der Elemente entlang der in Fig. 39■dargestellten Schnittlinie A-A bzw. entlang der in Fig. 40 dargestellten Schnittlinie B-B dargestellt.

Wie aus diesen Figuren zu ersehen ist, weisen die komplementären MOSFETs für hohe Leistung einander gleiche Kennwerte und Eigenschaften auf, ungeachtet der Tatsache, dass sowohl die Offset-Gate-Länge L_R -„ als auch der Abstand C, der zwischen einer Gruppe aus Source- und Drain-Zone, die in Spiegelbildsymmetrxe angeordnet sind, für den N-Kanal-MOSFET grosser sind als die entsprechenden Werte für den P-Kanal- ' MOSFET. Auf diese Weise kann die Ghipgrösse umgekehrt für den N-Kanal-MOSFET kleiner sein. Wie aus den Fig. 41 und 42 hervorgeht, wird für den N-Kanal-MOSFET ein Halbleitersubstrat verwendet, bei dem die epitaxial aufgewachsene P~-Sili.ciumschicht eines hohen Widerstandes auf einen P⁺- Siliciumsubstrat 1' hoher Leitfähigkeit ausgebildet wird, wogegen bei dem P-Kanal-MOSFET keine derartige epitaxiale Schicht verwendet wird. Bei -Herstellung der komplementären MOSFETs für hohe Leistung mit gleichen Kennlinien und Eigenschaften kann der P-Kanal-MOSFET kostengünstiger und in höherer Ausbeute hergestellt werden, und der Preis für beide Arten von MOSFETs kann insgesamt verringert werden.

Die erfindungsgemassen Massnahmen und das erfindungsgemässe Konzept, gleiche Kennwerte und Eigenschaften sowohl für den P-Kanal-MOSFET als .auch für den N-Kanal-MOSFET zu erhalten, sind nicht nur auf die in den Fig. 1 bis 3 dargestellte

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Ausbildungen von MOSFETs beschränkt, die vorliegende Erfindung kann auch im Zusammenhang mit einem Offset-Gate-MOSFET des Typs verwendet werden, bei dem die dazwischen liegende Fremdatomzone 3 weggelassen wird, und bei dem die Offset-Gate-Zone 4 in direktem Kontakt mit der Drain-Zone 5 steht.

Derartige MOSFET-Paare für hohe Leistung werden jeweils einzeln in der in Fig. 38 dargestellten Weise an einer Halterungseinrichtung angebracht. Danach werden die MOSFETs mit Metallkappen 212 und 213 luftdicht abgeschlossen, wie dies in Fig. 43 gezeigt ist. Der sich ergebende N-Kanal-MOSFET 210 und der P-Kanal-MOSFET 211 werden auf einer Befestigungsplatte 214 mit Schrauben 215 befestigt. Wenn die MOSFETs in einer Schaltung verwendet werden, bei der das Halbleitersubstrat und die Source-Elektroden beider MOSFETs in der gleichen Weise wie in Fig. 35 verdrahtet werden, können die beiden MOSFETs in den in Fig. 38 dargestellten Zustand gebracht werden, bei dem die Source-Elektrode mit dem Metallsockel 201 des Bauelemententeils über den Leitungsdraht 207 verbunden ist. Es ist daher möglich, ein Komplementär-Halbleiter-Bauelement für hohe Leistung zu schaffen, in dem eine einzige Metallplatte mit guter thermischer Leitfähigkeit als Befestigungsplatte 214 verwendet wird und die Anzahl der Komponenten in der in Fig. 43 dargestellten einfachen Weise verringert ist. Die Befestigungsplatte 214 wirkt sowohl als gemeinsamer Kühlkörper als auch als gemeinsamer Ausgangs-Elektrodenanschluss und dient auch dazu, das thermische Gleichgewicht zwischen den beiden MOSFETs aufrechtzuerhalten. Da keine hohe Spannung gleichstrommässig an den Source-Elektroden anliegt, ist es erforderlich, zwischen den Sockel und die Kühlkörperplatte isolierendes Material, beispielsweise Mylor einzusetzen.

Fig. 44 zeigt ein Hochleistungs-MOSFET-Paar, bei dem die Halbleiterchips 216 und 217 des N-Kanal- und des P-Kanal-MOSFETs direkt auf einer gemeinsamen Metallsockelplatte 218 befestigt

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und über Verbindungsdrähe mit externen Anschlüssen 219 und 220 verbunden sind, und bei denen beide Chips gemeinsam in eine isolierende Substanz, beispielsweise in Kunstharz 223 eingeschmolzen oder eingekapselt sind. Bei einer Schaltungsanordnung, bei der die Halbleitersubstrate (die sogenannten zweiten Gate-Elektroden) beider MOSFETs in dieser Art miteinander verbunden sind, wird die Montage und die Verdrahtung der Komponenten vergleichsweise einfach, und es können durch Wärmeentwicklung auftretende Schwierigkeiten recht einfach gelöst werden. Wie zuvor beschrieben, können die komplementären MOSFETs mit gleichen Eigenschaften und Kennwerten zusammengesetzt werden, wobei die Chipgrösse der N-Kanal- und P-Kanal-MOSFETs voneinander unterscheidet. Daher können insbesondere bei der in Fig. 44 dargestellten Baukomponenten-Montageweise die Chips des ΪΓ-Kanal- und des P-Kanal-MOSFETs leicht voneinander unterschieden werden, so dass das Verdrahten und Einsetzen des Bauelementes in eine Schaltung schnell und in einfacher Weise vorgenommen werden kann, und ein automatisches Einsetzen des Bauelementes in eine Schaltung leicht durchzuführen ist.

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Claims

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HITACHI, LTD. 14. April 1978

DA-5586

Isolierschicht-Feldeffekt-Halbleiterelemente, Schaltungsanordnungen mit derartigen Halbleiterelementen und Verfahren zur Herstellung dieser Halbleiterelemente

Patentansprüche

Isolierschicht-Feldeffekt-Halbleiterelement mit einer ersten und einer zweiten Halbleiterzone in einem Halbleiterkörper, sowie einer isolierten Gate-Elektrode,' die wenigstens einen Teil der Hauptfläche des Halbleiterkörpers zwischen der ersten und der zweiten Halbleiterzone überdeckt, dadurch gekennzeichnet , dass eine Offset-Gate-Zone (4) in der Hauptfläche des Halbleiterkörpers (1) neben der zweiten Halbleiterzone (2) ausgebildet ist, und dass die Offset-Gate-Zone (4) eine geringere Fremdatomkonzentration als die zweite Halbleiterzone (2) aufweist.

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2. Hocb-lei st ungs-Isolier schieb. t-Feldeff ekt-Halbleiterelement, gekennzeichnet durch eine im Halbleiterkörper

(1) ausgebildete erste Zone (3, 31) mit einem Mittelbereich (31) und mehrere fingerförmigen Bereichen (3)i die sich an den Mittelbereich (3Ό anschliessen, einer in der Hauptfläche des Halbleiterkörpers (1) am Umfang der ersten Zone (3) ausgebildete Offset-Gate-Zone (4-), mehrere im Halbleiterkörper (1) zwischen den fingerförmigen Bereichen (3) der ersten Zone (3, 31) ausgebildete zweite Halbleiterzone (2), und eine& isolierten Gate-Elektrode (7)i die auf der Hauptfläche zwischen der Offset-Gate-Zone (4·) und der zweiten Halbleiterzone

(2) liegt.
3. Eine Kombination aus einem P-Kanal-Isolierschicht-Feldeffekttransistor und einem N-Kanal-Isolierschicht-Feldeffekttransistor, dadurch gekennzeichnet, dass jeder Transistor eine Off set-Gate-Zone (4·) in der Hauptfläche des Halbleiterkörpers (1) aufweist, und dass die Offset-Gate-Zone (4-) des N-Kanal-Transistors länger als die Offset-Gate-Zone (4·) des P-Kanal-Transistors, sowie die Kanalbreite des N-Kanal-Transistors kleiner als die Kanalbreite des P-Kanal-Transistors ist.
4-. Schaltungsanordnung mit einem P-Kanal-Feldeffekttransistor und einem N-Kanal-Feldeffekttransistor, dadurch gekennzeichnet, dass die Source-Zonen (2; 5) des Halbleiterkörpers (1) beider Transistoren (T , T) gemeinsam mit einem Ausgangsanschluss verbunden sind, und dass eine die Vorspannung einstellende Schaltungsstufe (R, R_G,T„) mit den Gate-Elektroden (G-, G^) verbunden ist.
5· Halbleiterbauelement-Anordnung, dadurch gekennzeichnet, dass ein Halbleiterkörper (1) mit einer ersten Zone (3), einer zweiten Zone (2) und wenigstens einer Elektroden-^ einrichtung auf einem leitenden Teil (201) befestigt

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ist, und dass die erste oder die zweite Zone (3, 2) mit der Oberfläche des leitenden Teils (201) elektrisch verbunden ist.
6. Verfahren zur Herstellung eines Halbleiterbautelementes, dadurch gekennzeichnet, dass eine erste Ealbleiterzone selektiv in einem Halbleiterkörper ausgebildet wird, dass eine Isolierschicht auf der Hauptfläche des Halbleiterkörper s ausgebildet wi^-d, dass eine Siliciumschicht selektiv auf der Isolierschicht ausgebildet wird, und dass eine zweite Halbleiterschicht auf der Hauptfläche neben der ersten Zone unter Benutzung der Siliciumschicht als Maske durch Ionenimplantation gebildet wird..
7· Schutzeinrichtung, die ein Schaltungsbauelement gegen Durchschlag schützt, dadurch gekennzeichnet, dass eine erste Halbleiterzone (12) in einem Halbleiterkörper (1) ausgebildet ist und durch einen PN-Übergang begrenzt ist, dass eine zweite Halbleiterzone (15) im Halbleiterkörper (1) entlang dem Ende des PN-Übergangs ausgebildet ist, dass eine dritte Halbleitersone (11) in der zweiten Halbleiterzone (12) vorgesehen ist, und dass eine Leitereinrichtung (110) mit der Oberfläche der dritten HaIblaitersone (11) verbunden ist.
8. Niederfrequenz-Leistungsverstärker, dadurch gekennzeichnet, dass die Source-Slektroden des P- und des IT-lianal-ieldeffekttransistors gemeinsam mit einem Ausgang verbunden sind und ein Lautsprecher mit dem Ausgang in Verbindung steht.

BAD ORlQi,. 8 O 9 8 h L I O 7 U §