JPH05283360A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JPH05283360A JPH05283360A JP4077081A JP7708192A JPH05283360A JP H05283360 A JPH05283360 A JP H05283360A JP 4077081 A JP4077081 A JP 4077081A JP 7708192 A JP7708192 A JP 7708192A JP H05283360 A JPH05283360 A JP H05283360A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- semiconductor
- electrode
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 半導体領域と電極用金属配線膜とのあいだに
抵抗層を形成して、ＡＳＯを改善し、破壊耐圧が向上し
た半導体装置を提供する。 【構成】 半導体基板１に不純物を導入してｎ型領域お
よび／またはｐ型領域の半導体領域２、３を形成し、そ
の表面に形成した保護膜４にコンタクト孔５、６を形成
し、該コンタクト孔により露出した半導体領域上にポリ
シリコン電極膜10、11を形成し、熱処理により半導体領
域の不純物を前記ポリシリコン膜に拡散させたのち、該
ポリシリコン電極膜上に電極用金属配線膜７、８を形成
する。
抵抗層を形成して、ＡＳＯを改善し、破壊耐圧が向上し
た半導体装置を提供する。 【構成】 半導体基板１に不純物を導入してｎ型領域お
よび／またはｐ型領域の半導体領域２、３を形成し、そ
の表面に形成した保護膜４にコンタクト孔５、６を形成
し、該コンタクト孔により露出した半導体領域上にポリ
シリコン電極膜10、11を形成し、熱処理により半導体領
域の不純物を前記ポリシリコン膜に拡散させたのち、該
ポリシリコン電極膜上に電極用金属配線膜７、８を形成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製法に関す
る。さらに詳しくは、電極コンタクトの抵抗値を調整し
て安全動作領域を拡大するため、半導体領域と電極用金
属配線膜とのあいだにポリシリコン膜を介在させた半導
体装置の製法に関する。
る。さらに詳しくは、電極コンタクトの抵抗値を調整し
て安全動作領域を拡大するため、半導体領域と電極用金
属配線膜とのあいだにポリシリコン膜を介在させた半導
体装置の製法に関する。
【０００２】
【従来の技術】半導体基板にｎ型領域および／またはｐ
型領域が形成され、半導体回路が形成されると共に、そ
のｎ型またはｐ型の各領域で外部から電気的接続の必要
がある半導体領域に電極用金属材料が付着されて各電極
が形成され、半導体装置が構成されている。
型領域が形成され、半導体回路が形成されると共に、そ
のｎ型またはｐ型の各領域で外部から電気的接続の必要
がある半導体領域に電極用金属材料が付着されて各電極
が形成され、半導体装置が構成されている。
【０００３】たとえば、ｎｐｎバイポーラトランジスタ
の断面説明図を図６に示す。図６において、ｎ型のシリ
コン半導体基板１にボロンなどの不純物が拡散されてｐ
型領域が形成されベース領域２とし、さらにベース領域
２にリンなどの不純物が拡散されてｎ型領域のエミッタ
領域３が形成されている。さらに半導体基板１の表面保
護膜４である、たとえば二酸化ケイ素膜が全面に形成さ
れ、ベース領域２およびエミッタ領域３の電極形成場所
の保護膜４が目抜かれて、コンタクト孔５、６が形成さ
れ、アルミニウムなどの電極材料がスパッタ法などで全
面に形成され、エッチングにより配線パターンが保護膜
４上に形成され、コンタクト孔５、６の部分はそれぞれ
ベース領域２およびエミッタ領域３に直接アルミニウム
が被着されてベース電極７、エミッタ電極８が形成され
ている。また半導体基板１のｎ型半導体結晶層はコレク
タ領域として動作し、半導体基板１の裏面に金などの金
属材料が被着されてコレクタ電極９が形成されている。
の断面説明図を図６に示す。図６において、ｎ型のシリ
コン半導体基板１にボロンなどの不純物が拡散されてｐ
型領域が形成されベース領域２とし、さらにベース領域
２にリンなどの不純物が拡散されてｎ型領域のエミッタ
領域３が形成されている。さらに半導体基板１の表面保
護膜４である、たとえば二酸化ケイ素膜が全面に形成さ
れ、ベース領域２およびエミッタ領域３の電極形成場所
の保護膜４が目抜かれて、コンタクト孔５、６が形成さ
れ、アルミニウムなどの電極材料がスパッタ法などで全
面に形成され、エッチングにより配線パターンが保護膜
４上に形成され、コンタクト孔５、６の部分はそれぞれ
ベース領域２およびエミッタ領域３に直接アルミニウム
が被着されてベース電極７、エミッタ電極８が形成され
ている。また半導体基板１のｎ型半導体結晶層はコレク
タ領域として動作し、半導体基板１の裏面に金などの金
属材料が被着されてコレクタ電極９が形成されている。
【０００４】また、ＩＣなどでは、電極材料であるアル
ミニウムが直接半導体領域に形成されると、材料の相異
による接触の不完全さのため接触抵抗が増え、特性劣化
の原因になり、接触抵抗を減らすため、電極形成場所の
半導体領域を部分的に高濃度領域に形成する方法が一般
にとられている。
ミニウムが直接半導体領域に形成されると、材料の相異
による接触の不完全さのため接触抵抗が増え、特性劣化
の原因になり、接触抵抗を減らすため、電極形成場所の
半導体領域を部分的に高濃度領域に形成する方法が一般
にとられている。
【０００５】
【発明が解決しようとする課題】しかし一方、バイポー
ラＩＣのような半導体装置においては、一般に拡散深さ
が浅いため、ベース抵抗、エミッタ抵抗が小さく、バラ
スト抵抗として働く部分がないので、大電流時に電流が
集中しやすくなり、安全動作領域（以下、ＡＳＯとい
う）が狭い、ひいては破壊耐量が弱いという問題があ
る。
ラＩＣのような半導体装置においては、一般に拡散深さ
が浅いため、ベース抵抗、エミッタ抵抗が小さく、バラ
スト抵抗として働く部分がないので、大電流時に電流が
集中しやすくなり、安全動作領域（以下、ＡＳＯとい
う）が狭い、ひいては破壊耐量が弱いという問題があ
る。
【０００６】このＡＳＯを広くして破壊耐量を向上させ
るため、半導体領域と電極用金属配線膜とのあいだにポ
リシリコン膜を介在させて、ポリシリコン膜への不純物
導入によりバラスト抵抗として機能させる半導体装置が
本発明者により別途提案されている。しかしこの電極コ
ンタクトの形成場所は、たとえばトランジスタのベース
領域とエミッタ領域のように異なった導電型（ｎ型領域
とｐ型領域）の両方に形成するばあいが多い。このばあ
い、異なった不純物を導入しなければならないため、相
互に反対側をマスキングして拡散またはイオン注入をし
なければならず、製造工数が増加してコストアップにな
るという問題がある。
るため、半導体領域と電極用金属配線膜とのあいだにポ
リシリコン膜を介在させて、ポリシリコン膜への不純物
導入によりバラスト抵抗として機能させる半導体装置が
本発明者により別途提案されている。しかしこの電極コ
ンタクトの形成場所は、たとえばトランジスタのベース
領域とエミッタ領域のように異なった導電型（ｎ型領域
とｐ型領域）の両方に形成するばあいが多い。このばあ
い、異なった不純物を導入しなければならないため、相
互に反対側をマスキングして拡散またはイオン注入をし
なければならず、製造工数が増加してコストアップにな
るという問題がある。
【０００７】本発明は製造コストを余り増加させない
で、半導体領域と電極用金属配線膜とのあいだにバラス
ト抵抗として機能するポリシリコン膜が介在されること
により、ＡＳＯが改善され、破壊耐量が向上した半導体
装置の製法を提供することを目的とする。
で、半導体領域と電極用金属配線膜とのあいだにバラス
ト抵抗として機能するポリシリコン膜が介在されること
により、ＡＳＯが改善され、破壊耐量が向上した半導体
装置の製法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による半導体装置
の製法は、半導体基板に不純物を導入してｎ型領域およ
び／またはｐ型領域の半導体領域を形成する工程、前記
半導体基板の表面に形成した保護膜にコンタクト孔を形
成する工程、該コンタクト孔により露出した前記半導体
領域上にポリシリコン電極膜を形成する工程、熱処理に
より前記半導体領域の不純物を前記ポリシリコン電極膜
に拡散する工程、および前記ポリシリコン電極膜上に電
極用金属配線膜を形成する工程からなることを特徴とす
るものである。
の製法は、半導体基板に不純物を導入してｎ型領域およ
び／またはｐ型領域の半導体領域を形成する工程、前記
半導体基板の表面に形成した保護膜にコンタクト孔を形
成する工程、該コンタクト孔により露出した前記半導体
領域上にポリシリコン電極膜を形成する工程、熱処理に
より前記半導体領域の不純物を前記ポリシリコン電極膜
に拡散する工程、および前記ポリシリコン電極膜上に電
極用金属配線膜を形成する工程からなることを特徴とす
るものである。
【０００９】
【作用】本発明によれば、半導体領域に導入した不純物
を不純物源として該半導体領域上に形成したポリシリコ
ン電極膜に逆に拡散しているため、ｐ型領域とｎ型領域
が混在しているところにそれぞれの電極を形成するばあ
いでも一工程でポリシリコン電極膜が形成され、一度の
熱処理で全部の電極のポリシリコン電極膜に不純物を拡
散でき、半導体領域の不純物濃度と熱処理の時間の調整
により、任意の抵抗値のポリシリコン電極膜を形成でき
る。
を不純物源として該半導体領域上に形成したポリシリコ
ン電極膜に逆に拡散しているため、ｐ型領域とｎ型領域
が混在しているところにそれぞれの電極を形成するばあ
いでも一工程でポリシリコン電極膜が形成され、一度の
熱処理で全部の電極のポリシリコン電極膜に不純物を拡
散でき、半導体領域の不純物濃度と熱処理の時間の調整
により、任意の抵抗値のポリシリコン電極膜を形成でき
る。
【００１０】また、通常半導体領域の不純物濃度を1018
／cm3 より薄く形成することは難かしいが、本発明の方
法によれば、半導体領域の不純物がポリシリコン膜に逆
拡散されるため、半導体領域の不純物濃度は薄くなり、
ＡＳＯを改善できる。
／cm3 より薄く形成することは難かしいが、本発明の方
法によれば、半導体領域の不純物がポリシリコン膜に逆
拡散されるため、半導体領域の不純物濃度は薄くなり、
ＡＳＯを改善できる。
【００１１】
【実施例】つぎに図面を参照しながら本発明について詳
細に説明する。図１〜５は本発明の一実施例であるバイ
ポーラｎｐｎトランジスタの各製造工程の断面構造を示
す説明図である。
細に説明する。図１〜５は本発明の一実施例であるバイ
ポーラｎｐｎトランジスタの各製造工程の断面構造を示
す説明図である。
【００１２】まず、図１に示すように、半導体基板１に
ｎ型、ｐ型の各半導体領域を形成する。すなわち、ｎ型
のコレクタ領域とすべきシリコン半導体基板１にボロン
などの不純物を拡散してベース領域２となるｐ型領域を
形成する。さらにそのｐ型領域にリンなどの不純物を拡
散してｎ型領域とし、エミッタ領域３を形成する。
ｎ型、ｐ型の各半導体領域を形成する。すなわち、ｎ型
のコレクタ領域とすべきシリコン半導体基板１にボロン
などの不純物を拡散してベース領域２となるｐ型領域を
形成する。さらにそのｐ型領域にリンなどの不純物を拡
散してｎ型領域とし、エミッタ領域３を形成する。
【００１３】具体例としては、半導体基板１の表面に酸
化ケイ素膜などの保護膜12を形成し、ベース領域２の形
成場所の保護膜12を目抜き、３塩化ボロン（ＢＣｌ3 ）
ガスの雰囲気のもとで、約1100℃の熱処理を約120 分間
行ってボロンを拡散させ、ベース領域２とすべきｐ型領
域を形成する。さらに表面に保護膜を形成してエミッタ
領域形成場所の保護膜を目抜き、オキシ塩化リン（ＰＯ
Ｃｌ3 ）のガス雰囲気のもとで、約1000℃の熱処理を約
40分間行ってリンを拡散させ、エミッタ領域３とすべき
ｎ型領域を形成した。
化ケイ素膜などの保護膜12を形成し、ベース領域２の形
成場所の保護膜12を目抜き、３塩化ボロン（ＢＣｌ3 ）
ガスの雰囲気のもとで、約1100℃の熱処理を約120 分間
行ってボロンを拡散させ、ベース領域２とすべきｐ型領
域を形成する。さらに表面に保護膜を形成してエミッタ
領域形成場所の保護膜を目抜き、オキシ塩化リン（ＰＯ
Ｃｌ3 ）のガス雰囲気のもとで、約1000℃の熱処理を約
40分間行ってリンを拡散させ、エミッタ領域３とすべき
ｎ型領域を形成した。
【００１４】つぎに、図２に示すように、電極膜形成場
所にコンタクト孔５、６を形成する。具体例としては、
半導体基板１の表面に酸化ケイ素膜などの保護膜４を形
成し直してホトレジストによりマスクをし、ホトリソグ
ラフィ工程によりエッチングすることによりコンタクト
孔５、６を形成した。
所にコンタクト孔５、６を形成する。具体例としては、
半導体基板１の表面に酸化ケイ素膜などの保護膜４を形
成し直してホトレジストによりマスクをし、ホトリソグ
ラフィ工程によりエッチングすることによりコンタクト
孔５、６を形成した。
【００１５】つぎに、半導体基板１の表面全面にポリシ
リコン膜を形成し、パターニングによりポリシリコン電
極膜10、11を形成する。具体例としては、モノシラン
（ＳｉＨ4 ）、チッ素ガスのもとで、約700 ℃で約30分
間の熱処理をすることにより約１μｍ厚のポリシリコン
膜が半導体基板１の表面全面に堆積された。このポリシ
リコン膜をホトレジストによりマスクをしてエッチング
し、電極形成場所のみにポリシリコン膜を残し、他の不
要部分を除去し、図３に示すようなポリシリコン電極膜
10、11を形成した。
リコン膜を形成し、パターニングによりポリシリコン電
極膜10、11を形成する。具体例としては、モノシラン
（ＳｉＨ4 ）、チッ素ガスのもとで、約700 ℃で約30分
間の熱処理をすることにより約１μｍ厚のポリシリコン
膜が半導体基板１の表面全面に堆積された。このポリシ
リコン膜をホトレジストによりマスクをしてエッチング
し、電極形成場所のみにポリシリコン膜を残し、他の不
要部分を除去し、図３に示すようなポリシリコン電極膜
10、11を形成した。
【００１６】つぎに、この半導体基板１を熱処理して、
ポリシリコン電極膜10、11に下面の半導体領域から不純
物を拡散させる。具体例として、約1000℃で約30分間の
熱処理を行うことにより、図４に示すようにベース領域
２から不純物のボロンがポリシリコン電極膜10に、また
エミッタ領域３から不純物のリンがポリシリコン電極膜
11に逆拡散した。その結果ポリシリコン電極膜10にはボ
ロンのｐ型不純物が濃度1018／cm3 くらいに拡散し、比
抵抗として0.1 Ω・cmになり、一方、ポリシリコン電極
膜11にはリンのｎ型不純物が濃度1020／cm3 くらいに拡
散し、比抵抗として10-3Ω・cm位になる。
ポリシリコン電極膜10、11に下面の半導体領域から不純
物を拡散させる。具体例として、約1000℃で約30分間の
熱処理を行うことにより、図４に示すようにベース領域
２から不純物のボロンがポリシリコン電極膜10に、また
エミッタ領域３から不純物のリンがポリシリコン電極膜
11に逆拡散した。その結果ポリシリコン電極膜10にはボ
ロンのｐ型不純物が濃度1018／cm3 くらいに拡散し、比
抵抗として0.1 Ω・cmになり、一方、ポリシリコン電極
膜11にはリンのｎ型不純物が濃度1020／cm3 くらいに拡
散し、比抵抗として10-3Ω・cm位になる。
【００１７】つぎに、電極用金属配線膜をポリシリコン
電極膜10、11上に形成する。具体例としては、スパッタ
法によりアルミニウムを半導体基板１の表面全面に堆積
し、マスキングしてエッチングし、配線膜として必要な
部分だけを残しベース電極７、エミッタ電極８を形成し
た。同様に半導体基板１の裏面にアルミニウム金属膜を
形成してコレクタ電極９を形成した。
電極膜10、11上に形成する。具体例としては、スパッタ
法によりアルミニウムを半導体基板１の表面全面に堆積
し、マスキングしてエッチングし、配線膜として必要な
部分だけを残しベース電極７、エミッタ電極８を形成し
た。同様に半導体基板１の裏面にアルミニウム金属膜を
形成してコレクタ電極９を形成した。
【００１８】前述の半導体領域の不純物をポリシリコン
電極膜に逆拡散させるばあい、半導体領域の不純物濃度
と拡散温度および拡散時間によりポリシリコン膜の濃度
を調整でき、抵抗値を調整できる。すなわち、比抵抗が
0.1 Ω・cm位のｐ型ポリシリコン膜を１μｍの厚さで形
成するためには、半導体領域の不純物濃度を５×1018／
cm3 位に形成し、約1000℃で約30分間の熱処理をするこ
とによりえられ、また、比抵抗が10-3Ω・cm位のｎ型ポ
リシリコン膜を１μｍの厚さ形成するためには、半導体
領域の不純物濃度を1021／cm3 位に形成し、約1000℃で
約30分間の熱処理をすることによりえられる。
電極膜に逆拡散させるばあい、半導体領域の不純物濃度
と拡散温度および拡散時間によりポリシリコン膜の濃度
を調整でき、抵抗値を調整できる。すなわち、比抵抗が
0.1 Ω・cm位のｐ型ポリシリコン膜を１μｍの厚さで形
成するためには、半導体領域の不純物濃度を５×1018／
cm3 位に形成し、約1000℃で約30分間の熱処理をするこ
とによりえられ、また、比抵抗が10-3Ω・cm位のｎ型ポ
リシリコン膜を１μｍの厚さ形成するためには、半導体
領域の不純物濃度を1021／cm3 位に形成し、約1000℃で
約30分間の熱処理をすることによりえられる。
【００１９】また、前述の実施例では、ｎｐｎトランジ
スタの例で説明したが、ｐｎｐトランジスタでも同じで
あり、また、前述の実施例では、エミッタ電極およびベ
ース電極の両方にポリシリコン電極膜が形成される例で
説明したが、エミッタまたはベースのいずれか一方だけ
にポリシリコン電極膜が形成されるばあいでも効果があ
る。さらに、トランジスタのみでなくダイオードや半導
体集積回路の各電極の一部においても同様に適用でき
る。また半導体領域への不純物導入を拡散の例で説明し
たが、イオン注入法で行っても同様にできることはいう
迄もない。
スタの例で説明したが、ｐｎｐトランジスタでも同じで
あり、また、前述の実施例では、エミッタ電極およびベ
ース電極の両方にポリシリコン電極膜が形成される例で
説明したが、エミッタまたはベースのいずれか一方だけ
にポリシリコン電極膜が形成されるばあいでも効果があ
る。さらに、トランジスタのみでなくダイオードや半導
体集積回路の各電極の一部においても同様に適用でき
る。また半導体領域への不純物導入を拡散の例で説明し
たが、イオン注入法で行っても同様にできることはいう
迄もない。
【００２０】
【発明の効果】本発明によれば、半導体領域と電極用金
属のあいだにポリシリコン電極膜が介在されており、ポ
リシリコン膜の不純物を半導体領域からの逆拡散により
導入し、抵抗値が調整できるようにされているため、少
ない工程で簡単に安価に形成でき、低コストで電極部の
抵抗値を調整した半導体装置を形成できる。
属のあいだにポリシリコン電極膜が介在されており、ポ
リシリコン膜の不純物を半導体領域からの逆拡散により
導入し、抵抗値が調整できるようにされているため、少
ない工程で簡単に安価に形成でき、低コストで電極部の
抵抗値を調整した半導体装置を形成できる。
【００２１】その結果、ポリシリコン電極膜がバラスト
抵抗として機能し、ＡＳＯが広くなり、破壊に強い高性
能の半導体装置がえられる。
抵抗として機能し、ＡＳＯが広くなり、破壊に強い高性
能の半導体装置がえられる。
【図１】本発明の一実施例である半導体装置のｎｐｎト
ランジスタ部分の製造工程を示す断面説明図である。
ランジスタ部分の製造工程を示す断面説明図である。
【図２】本発明の一実施例である半導体装置のｎｐｎト
ランジスタ部分の製造工程を示す断面説明図である。
ランジスタ部分の製造工程を示す断面説明図である。
【図３】本発明の一実施例である半導体装置のｎｐｎト
ランジスタ部分の製造工程を示す断面説明図である。
ランジスタ部分の製造工程を示す断面説明図である。
【図４】本発明の一実施例である半導体装置のｎｐｎト
ランジスタ部分の製造工程を示す断面説明図である。
ランジスタ部分の製造工程を示す断面説明図である。
【図５】本発明の一実施例である半導体装置のｎｐｎト
ランジスタ部分の最終の製造工程を示す断面説明図であ
る。
ランジスタ部分の最終の製造工程を示す断面説明図であ
る。
【図６】従来のｎｐｎトランジスタ部分の断面説明図で
ある。
ある。
【符号の説明】 １ 半導体基板 ２ ベース領域（ｐ型領域） ３ エミッタ領域（ｎ型領域） ４ 保護膜 ５、６ コンタクト孔 ７ ベース電極 ８ エミッタ電極 10、11 ポリシリコン電極膜
Claims (1)
- 【請求項１】 半導体基板に不純物を導入してｎ型領域
および／またはｐ型領域の半導体領域を形成する工程、 前記半導体基板の表面に形成した保護膜にコンタクト孔
を形成する工程、 該コンタクト孔により露出した前記半導体領域上にポリ
シリコン電極膜を形成する工程、 熱処理により前記半導体領域の不純物を前記ポリシリコ
ン電極膜に拡散する工程、および前記ポリシリコン電極
膜上に電極用金属配線膜を形成する工程からなる半導体
装置の製法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07708192A JP3312040B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製法 |
| DE4309898A DE4309898B4 (de) | 1992-03-30 | 1993-03-26 | Verfahren zur Herstellung eines Bipolartransistors mit einer Polysiliziumschicht zwischen einem Halbleiterbereich und einem Oberflächenelektrodenmetall |
| US08/170,896 US5407857A (en) | 1992-03-30 | 1993-12-21 | Method for producing a semiconductor device with a doped polysilicon layer by updiffusion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07708192A JP3312040B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283360A true JPH05283360A (ja) | 1993-10-29 |
| JP3312040B2 JP3312040B2 (ja) | 2002-08-05 |
Family
ID=13623833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07708192A Expired - Fee Related JP3312040B2 (ja) | 1992-03-30 | 1992-03-31 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3312040B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012114321A (ja) * | 2010-11-26 | 2012-06-14 | Mitsubishi Electric Corp | 半導体装置 |
-
1992
- 1992-03-31 JP JP07708192A patent/JP3312040B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012114321A (ja) * | 2010-11-26 | 2012-06-14 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3312040B2 (ja) | 2002-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4609568A (en) | Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| US3432920A (en) | Semiconductor devices and methods of making them | |
| JPS588139B2 (ja) | 半導体装置の製造方法 | |
| US4740482A (en) | Method of manufacturing bipolar transistor | |
| JPH0758121A (ja) | 半導体装置及びその製造方法 | |
| US4155778A (en) | Forming semiconductor devices having ion implanted and diffused regions | |
| JP3312040B2 (ja) | 半導体装置の製法 | |
| US5407857A (en) | Method for producing a semiconductor device with a doped polysilicon layer by updiffusion | |
| JPH05275619A (ja) | 半導体装置の製造方法 | |
| JPH05275681A (ja) | 半導体装置 | |
| JP2501317B2 (ja) | 半導体装置の製造方法 | |
| US4012763A (en) | Semiconductor device having insulator film with different prescribed thickness portions | |
| JP2615707B2 (ja) | 半導体装置の製造方法 | |
| JP2594697B2 (ja) | 半導体装置の製造方法 | |
| JP2000232111A (ja) | 半導体装置の製造方法 | |
| JPH05218306A (ja) | 半導体集積回路およびその製造方法 | |
| JPS6145392B2 (ja) | ||
| JPS61150274A (ja) | 半導体装置の製造方法 | |
| JPH04168764A (ja) | 半導体装置の製造方法 | |
| JPS5850411B2 (ja) | 不純物拡散法 | |
| JPH0567623A (ja) | 半導体装置の製造方法 | |
| JPH0343779B2 (ja) | ||
| JPH02189964A (ja) | 半導体装置の製造方法 | |
| JPS61158174A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |