JP2003152183A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 負荷短絡状態でもゲート電圧の高周波発振の
発生を低減でき、またゲート電圧が発振する場合でも、
ラッチアップ破壊を防止できる半導体装置を得る。 【解決手段】 半導体装置として働くＩＧＢＴチップ１
では、多数のユニットセル６が形成されている。このユ
ニットセル６は、ゲートパッド３の近傍に形成されるユ
ニットセル６Ｂと、それ以外の箇所に形成されるユニッ
トセル６Ａとを含む。ユニットセル６Ｂは、ユニットセ
ル６Ａに類似する構成を有しているが、ｐベース領域１
５ｂの不純物濃度が、ユニットセル６Ａのｐベース領域
１５より高くなっている。これにより、ユニットセル６
Ｂでは、ユニットセル６Ａに対して閾値電圧が高くなる
ため、ユニットセル６Ａと同一のゲート電圧を印加して
も、ユニットセル６Ｂでは飽和電流が流れにくくなる。
その結果、負荷短絡状態でもゲートパッド３近傍のゲー
ト発振が低減され、ラッチアップ破壊を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ストライプ型の
複数のユニットセルが並列して接続される半導体装置に
関する。

【０００２】

【従来の技術】近年、電力用スイッチング素子(半導体
装置)として、絶縁ゲート型バイポーラトランジスタ(以
下、単に「ＩＧＢＴ」という。)と呼ばれる素子が普及
している。

【０００３】このＩＧＢＴチップでは、その基本構成と
なるユニットセルが、１つの基板上に多数並列接続され
ている。

【０００４】図８は、従来例に係るＩＧＢＴチップ１０
１の要部構成を示す平面図である。また、図９は、図８
のIX−IX位置から見た断面図である。

【０００５】ＩＧＢＴチップ１０１では、ゲート電極１
１１がユニットセル１０６の終端で金属のゲート配線１
０２と接続され、このゲート配線１０２は金属のゲート
パッド１０３に接続している。

【０００６】以下、このＩＴＢＴチップ１０１に関する
動作を簡単に説明する。

【０００７】エミッタ電極１０４をグランドにとり、ゲ
ートパッド１０３およびコレクタ電極１０５に正の電圧
を印加すると、ゲート絶縁膜１１２直下のｐベース層１
１５の表面部が反転してｎ形のチャネルが形成される。
このチャネル領域では電子が流れ、ＩＧＢＴがオン状態
となる。この時、コレクタ電極１０５側のｐコレクタ層
１１３からｎ^-層１１４に対するホールの注入による伝
導度変調の効果により、ｎ^-層１１４の領域の抵抗が低
くなるため、低いオン抵抗の提供が可能となる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
ＩＧＢＴチップでは、寄生サイリスタ構造を含んでいる
ため、ラッチアップしやすく、これによりスイッチング
素子が破壊されるという欠点がある。

【０００９】図１０は、ＩＧＢＴ１０１のラッチアップ
動作を説明するための図である。この図１０では、ユニ
ットセル１０６の等価回路を概念的に示している。

【００１０】上述したようにＩＧＢＴがオンした状態で
は、コレクタ電極１０５側のｐコレクタ層１１３からｎ
^-層１１４にホールが注入される。このホールの一部
は、ｎ⁺エミッタ領域１１６よりチャネルを通ってｎ^-層
１１４に注入される電子と再結合して消滅するが、一部
はｐベース層１１５のピンチ抵抗Ｐｂを通り、エミッタ
電極１０４の方に移動する。この際、通常はｐベース層
１１５とｎ⁺エミッタ層１１６との間に生じているビル
トイン電圧のため、ホールはｎ⁺エミッタ層１１６の中
に注入されない。よって、後述の寄生サイリスタＳＲが
オンすることはないため、ラッチアップは生じないこと
となる。

【００１１】しかし、このようなホール電流Ｊｈが、ｐ
ベース層１１５内のピンチ抵抗Ｐｂを流れると、このＪ
ｈとＰｂとの積で表される電圧がｐベース層１１５とｎ
⁺エミッタ層１１６との間に生じる。この電圧が上記の
ビルトイン電圧よりも大きくなると、ホールがｎ⁺エミ
ッタ層１１６に注入され、これに伴ってｎ⁺エミッタ層
１１６からは電子が注入されることとなる。これによ
り、ｎｐｎトランジスタＴＲ１が導通するため、このｎ
ｐｎトランジスタＴＲ１を流れる電子電流がｐｎｐトラ
ジジスタＴＲ２のベース電流として機能し、ｐｎｐトラ
ジジスタＴＲ２が導通する。その結果、ｎ⁺エミッタ層
１１６、ｐベース層１１５、ｎ^-層１１４、ｐコレクタ
層１１３で構成されて寄生的に存在するｎｐｎｐサイリ
スタＳＲが導通するというラッチアップが生じ、電流制
御が不可能となって破壊に至る。なお、この破壊を防ぐ
ためには、ピンチ抵抗Ｐｂまたはホール電流Ｊｈを小さ
くすることが効果的である。

【００１２】上記のラッチアップによってＩＧＢＴチッ
プ１０１が負荷短絡の状態となる場合には、ゲート電圧
が高周波で発振し、ＩＧＢＴチップ１０１のゲートパッ
ド１０３の近傍が破壊する現象が起きる。このゲート発
振は、いかなる構造のＩＧＢＴチップにおいても、ある
一定の条件を満たせば発生することが確認されている。

【００１３】すなわち、負荷短絡時に流れるコレクタ電
流Ｉｃが大きければ大きいほどゲート発振が発生しやす
く、またコレクタ電流Ｉｃが流れている状態で、コレク
タ−エミッタ間に印加する電圧を変化させ、コレクタ・
エミッタ間の容量がある一定値になると発振すると考え
られる。

【００１４】また、ゲート発振は、非常に高周波である
ため、周囲に伝達しにくい。よって、電流が集中するゲ
ートパッド１０３の近傍のユニットセル１０６が最も大
きな振幅で発振するが、ゲートパッド１０３から距離が
離れているユニットセルでは、ほとんど発振しないとい
う性質がある。

【００１５】従って、このゲート発振の影響を強く受け
るゲートパッド１０３近傍のユニットセル１０６でゲー
ト発振に伴いコレクタ電流Ｉｃも発振し、高周波でオン
・オフを繰り返すこととなる。このオフのタイミング
で、ＩＧＢＴチップ１０１における各ユニットセル１０
６の間で電流アンバランスが発生すると、一部のユニッ
トセル１０６で部分的に電流が集中し、ラッチアップ破
壊に至ると考えられる。以上により、ゲートパッド１０
３近傍のユニットセルが破壊される確率が高くなり、こ
れを防止する必要がある。

【００１６】この発明は上記問題点を解決するためにな
されたもので、負荷短絡状態で発生するゲート電圧の高
周波発振を低減でき、ゲート電圧が発振する場合でもラ
ッチアップ破壊を防止できる半導体装置を得ることを目
的とする。

【００１７】

【課題を解決するための手段】上記の課題を解決するた
め、請求項１の発明は、ストライプ型である複数のユニ
ットセルが並列して接続される半導体装置であって、前
記複数のユニットセルそれぞれのゲート電極と電気的に
接続するゲートパッド、を備えるとともに、前記複数の
ユニットセルそれぞれは、第１導電形の半導体層と、前
記第１導電形の半導体層の下主面とコレクタ電極との間
に設けられる第２導電形のコレクタ層と、前記第１導電
形の半導体層の上主面に選択的に形成される第２導電形
のベース領域と、前記第２導電形のベース領域内に選択
的に形成される第１導電形のエミッタ領域と、前記第１
導電形の半導体層と前記第１導電形のエミッタ領域とに
挟まれる前記第２導電形のベース領域に対向して配置さ
れる前記ゲート電極と、前記ゲート電極と前記第２導電
形のベース領域との間に介挿されるゲート絶縁膜と、前
記第２導電形のベース領域と前記第１導電形のエミッタ
領域とに接続するエミッタ電極と、を有し、前記複数の
ユニットセルのうち前記ゲートパッドの近傍のユニット
セルでは、前記第２導電形のベース領域の不純物濃度
が、前記ゲートパッドの近傍以外のユニットセルより高
い。

【００１８】また、請求項２の発明は、ストライプ型で
ある複数のユニットセルが並列して接続される半導体装
置であって、前記複数のユニットセルそれぞれのゲート
電極と電気的に接続するゲートパッド、を備えるととも
に、前記複数のユニットセルそれぞれは、第１導電形の
半導体層と、前記第１導電形の半導体層の下主面とコレ
クタ電極との間に設けられる第２導電形のコレクタ層
と、前記第１導電形の半導体層の上主面に選択的に形成
される第２導電形のベース領域と、前記第２導電形のベ
ース領域内に選択的に形成される第１導電形のエミッタ
領域と、前記第１導電形の半導体層と前記第１導電形の
エミッタ領域とに挟まれる前記第２導電形のベース領域
に対向して配置される前記ゲート電極と、前記ゲート電
極と前記第２導電形のベース領域との間に介挿されるゲ
ート絶縁膜と、前記第２導電形のベース領域と前記第１
導電形のエミッタ領域とに接続するエミッタ電極と、を
有し、前記複数のユニットセルのうち前記ゲートパッド
の近傍のユニットセルでは、前記第１導電形のエミッタ
領域の不純物濃度が、前記ゲートパッドの近傍以外のユ
ニットセルより低い。

【００１９】また、請求項３の発明は、ストライプ型で
ある複数のユニットセルが並列して接続される半導体装
置であって、前記複数のユニットセルそれぞれのゲート
電極と電気的に接続するゲートパッド、を備えるととも
に、前記複数のユニットセルそれぞれは、第１導電形の
半導体層と、前記第１導電形の半導体層の下主面とコレ
クタ電極との間に設けられる第２導電形のコレクタ層
と、前記第１導電形の半導体層の上主面に選択的に形成
される第２導電形のベース領域と、前記第２導電形のベ
ース領域内に選択的に形成される第１導電形のエミッタ
領域と、前記第１導電形の半導体層と前記第１導電形の
エミッタ領域とに挟まれる前記第２導電形のベース領域
に対向して配置される前記ゲート電極と、前記ゲート電
極と前記第２導電形のベース領域との間に介挿されるゲ
ート絶縁膜と、前記第２導電形のベース領域と前記第１
導電形のエミッタ領域とに接続するエミッタ電極と、を
有し、前記複数のユニットセルのうち前記ゲートパッド
の近傍のユニットセルでは、前記ゲート絶縁膜が、前記
ゲートパッドの近傍以外のユニットセルより厚い。

【００２０】また、請求項４の発明は、ストライプ型で
ある複数のユニットセルが並列して接続される半導体装
置であって、前記複数のユニットセルそれぞれのゲート
電極と電気的に接続するゲートパッド、を備えるととも
に、前記複数のユニットセルそれぞれは、第１導電形の
半導体層と、前記第１導電形の半導体層の下主面とコレ
クタ電極との間に設けられる第２導電形のコレクタ層
と、前記第１導電形の半導体層の上主面に選択的に形成
される第２導電形のベース領域と、前記第２導電形のベ
ース領域内に選択的に形成される第１導電形のエミッタ
領域と、前記第１導電形の半導体層と前記第１導電形の
エミッタ領域とに挟まれる前記第２導電形のベース領域
に対向して配置される前記ゲート電極と、前記ゲート電
極と前記第２導電形のベース領域との間に介挿されるゲ
ート絶縁膜と、前記第２導電形のベース領域と前記第１
導電形のエミッタ領域とに接続するエミッタ電極と、を
有し、各前記ユニットセルにおいて、前記第１導電形の
エミッタ領域は、複数の桟を有する梯子状の平面形状を
有しており、前記複数のユニットセルのうち前記ゲート
パッドの近傍のユニットセルでは、前記第１導電形のエ
ミッタ領域の隣接する桟の間隔が、前記ゲートパッドの
近傍以外のユニットセルより大きい。

【００２１】また、請求項５の発明は、ストライプ型で
ある複数のユニットセルが並列して接続される半導体装
置であって、前記複数のユニットセルそれぞれのゲート
電極と電気的に接続するゲートパッド、を備えるととも
に、前記複数のユニットセルそれぞれは、第１導電形の
半導体層と、前記第１導電形の半導体層の下主面とコレ
クタ電極との間に設けられる第２導電形のコレクタ層
と、前記第１導電形の半導体層の上主面に選択的に形成
される第２導電形のベース領域と、前記第２導電形のベ
ース領域内に選択的に形成される第１導電形のエミッタ
領域と、前記第１導電形の半導体層と前記第１導電形の
エミッタ領域とに挟まれる前記第２導電形のベース領域
に対向して配置される前記ゲート電極と、前記ゲート電
極と前記第２導電形のベース領域との間に介挿されるゲ
ート絶縁膜と、前記第２導電形のベース領域と前記第１
導電形のエミッタ領域とに接続するエミッタ電極と、を
有し、前記複数のユニットセルのうち前記ゲートパッド
の近傍のユニットセルでは、前記ゲート電極のシート抵
抗が、前記ゲートパッドの近傍以外のユニットセルより
大きい。

【００２２】また、請求項６の発明は、請求項５の発明
に係る半導体装置において、前記ゲート電極は、多結晶
シリコンで形成されおり、前記複数のユニットセルのう
ち前記ゲートパッドの近傍のユニットセルでは、前記ゲ
ート電極に対する不純物の注入量が、前記ゲートパッド
の近傍以外のユニットセルより少ない。

【００２３】また、請求項７の発明は、ストライプ型で
ある複数のユニットセルが並列して接続される半導体装
置であって、前記複数のユニットセルそれぞれのゲート
電極と電気的に接続する複数のゲートパッド、を備え、
前記複数のゲートパッドそれぞれは、金属ワイヤを介し
てゲート信号源に接続されるとともに、前記複数のユニ
ットセルそれぞれは、第１導電形の半導体層と、前記第
１導電形の半導体層の下主面とコレクタ電極との間に設
けられる第２導電形のコレクタ層と、前記第１導電形の
半導体層の上主面に選択的に形成される第２導電形のベ
ース領域と、前記第２導電形のベース領域内に選択的に
形成される第１導電形のエミッタ領域と、前記第１導電
形の半導体層と前記第１導電形のエミッタ領域とに挟ま
れる前記第２導電形のベース領域に対向して配置される
前記ゲート電極と、前記ゲート電極と前記第２導電形の
ベース領域との間に介挿されるゲート絶縁膜と、前記第
２導電形のベース領域と前記第１導電形のエミッタ領域
とに接続するエミッタ電極と、を有する。

【００２４】また、請求項８の発明は、ストライプ型で
ある複数のユニットセルが並列して接続される半導体装
置であって、前記複数のユニットセルそれぞれのゲート
電極とゲート配線を介して電気的に接続するゲートパッ
ド、を備えるとともに、前記複数のユニットセルそれぞ
れは、第１導電形の半導体層と、前記第１導電形の半導
体層の下主面とコレクタ電極との間に設けられる第２導
電形のコレクタ層と、前記第１導電形の半導体層の上主
面に選択的に形成される第２導電形のベース領域と、前
記第２導電形のベース領域内に選択的に形成される第１
導電形のエミッタ領域と、前記第１導電形の半導体層と
前記第１導電形のエミッタ領域とに挟まれる前記第２導
電形のベース領域に対向して配置される前記ゲート電極
と、前記ゲート電極と前記第２導電形のベース領域との
間に介挿されるゲート絶縁膜と、前記第２導電形のベー
ス領域と前記第１導電形のエミッタ領域とに接続するエ
ミッタ電極と、を有し、前記ゲート配線は、前記ゲート
パッドから伸びる直線状の配線と、前記ゲートパッドか
ら伸び、前記直線状の配線を内包するとともに前記複数
のユニットセルを略包囲する環状の配線とで構成される
とともに、前記エミッタ電極は、前記直線状の配線の先
端と前記環状の配線とに挟まれる領域を含み、前記直線
状の配線部分を除く前記環状の配線の内部に形成され、
前記領域の幅は、１００μｍ以上である。

【００２５】また、請求項９の発明は、ストライプ型で
ある複数のユニットセルが並列して接続される半導体装
置であって、前記複数のユニットセルそれぞれのゲート
電極とゲート配線を介して電気的に接続するゲートパッ
ド、を備えるとともに、前記複数のユニットセルそれぞ
れは、第１導電形の半導体層と、前記第１導電形の半導
体層の下主面とコレクタ電極との間に設けられる第２導
電形のコレクタ層と、前記第１導電形の半導体層の上主
面に選択的に形成される第２導電形のベース領域と、前
記第２導電形のベース領域内に選択的に形成される第１
導電形のエミッタ領域と、前記第１導電形の半導体層と
前記第１導電形のエミッタ領域とに挟まれる前記第２導
電形のベース領域に対向して配置される前記ゲート電極
と、前記ゲート電極と前記第２導電形のベース領域との
間に介挿されるゲート絶縁膜と、前記第２導電形のベー
ス領域と前記第１導電形のエミッタ領域とに接続するエ
ミッタ電極と、を有し、前記ゲート配線は、前記ゲート
パッドから伸びる直線状の配線と、前記ゲートパッドか
ら伸び、前記直線状の配線を内包するとともに前記複数
のユニットセルを略包囲する環状の配線とで構成される
とともに、前記エミッタ電極は、前記直線状の配線の先
端と前記環状の配線とに挟まれる領域を含み、前記直線
状の配線部分を除く前記環状の配線の内部に形成され、
前記エミッタ電極では、前記直線状の配線を境に隔てら
れる第１電極部と第２電極部とが金属ワイヤで接続され
る。

【００２６】

【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１であるＩＧＢＴチップ１の要部構成を示
す平面図である。また、図２は、図１のII−II位置から
見た縦断面図である。

【００２７】ＩＧＢＴチップ１は、スイッング素子(半
導体装置)として機能するが、その基本単位となる多数
のユニットセル６が１つの基板上で並列接続されてい
る。

【００２８】ＩＧＢＴチップ１は、図１に示すように方
形状の外形を有しており、その縁部に沿って矩形の環状
の金属のゲート配線２ａが設けられている。このＩＧＢ
Ｔチップ１は、ゲート配線２ａに接続するゲートパッド
３と、ゲートパッド３からＩＧＢＴチップ１の中央部を
通って伸びる直線状のゲート配線２ｂとを有するととも
に、環状のゲート配線２ａの内部にエミッタ電極４が設
けられている。このゲートパッド１０３は、スイッチン
グ素子を収容するパッケージの金属端子とワイヤを介し
て接続するためのエリアである。また、コレクタ電極５
は、ＩＧＢＴチップ１の裏面側すなわちエミッタ電極４
と反対側に設けられている。

【００２９】ＩＧＢＴチップ１では、図２に示すよう
に、ストライプ電極構造を有するストライプ状の多数の
ユニットセル６が形成されている。このユニットセル６
については、ゲートパッド３の近傍に形成されるユニッ
トセル６Ｂと、それ以外の箇所に形成されるユニットセ
ル６Ａとに分類することとする。

【００３０】ユニットセル６Ａの構成、動作について、
以下で説明する。なお、ユニットセル６Ｂについても、
後述する点を除いて同様である。

【００３１】また、例えば多結晶シリコンで形成され、
ゲート配線２に電気的に接続するゲート電極１１と、ゲ
ート電極１１の下面に介挿されるゲート絶縁膜(酸化膜)
１２とを有している。

【００３２】さらに、第１導電形の半導体層であるｎ^-
層１４と、ｎ^-層１４の下主面とコレクタ電極５との間
に設けられ、第２導電形の半導体層であるｐコレクタ層
１３と、ｎ^-層１４の上主面に選択的に形成される第２
導電形の半導体領域であるｐベース領域１５とを有して
いる。

【００３３】また、ユニットセル６Ａは、ｐベース領域
１５内に選択的に形成される第１導電形の半導体領域で
あるｎ⁺エミッタ領域１６と、ｐベース領域１５とｎ⁺エ
ミッタ領域１５との露出面に接続するとともに絶縁層間
膜１２ｓと接触するエミッタ電極４とを有している。

【００３４】ユニットセル６Ａでは、ゲート電極１１
が、ｐベース領域１５とｎ⁺エミッタ領域１６との上
方、すなわちｎ^-層１４とｎ⁺エミッタ領域１６とに挟ま
れ露出するｐベース領域１５に対向して設けられてお
り、例えばエミッタ電極４をグランドにとってこのゲー
ト電極１１に正の電圧を印加すると、ｐベース層１５に
ｎ形のチャネルが形成されて、ＩＧＢＴがオン状態に移
行する。

【００３５】ここで、ＩＧＢＴチップ１の破壊を発生し
にくくする、すなわちゲート電圧の発振を抑制するため
には、ユニットセル６に関してコレクタ・エミッタ間の
飽和電流を小さくするようにすれば良い。そこで、ゲー
ト電圧の発振が生じやすいゲートパッド３近傍のユニッ
トセル６Ｂについて飽和電流を抑制する方策を以下のよ
うに講じることとする。

【００３６】ユニットセル６Ｂは、ユニットセル６Ａに
類似する構成を有しているが、ｐベース領域１５ｂが異
なっている。すなわち、ユニットセル６Ｂのｐベース領
域１５ｂでは、ユニットセル６Ａのｐベース領域１５よ
り、不純物の濃度が高くなっている。

【００３７】これにより、ユニットセル６Ｂでは、ユニ
ットセル６Ａに対して閾値電圧が高くなるため、ユニッ
トセル６Ａと同一のゲート電圧を印加しても、ユニット
セル６Ｂでは飽和電流が流れにくくなる。その結果、本
来ゲート発振が起こり易いゲートパッド３近傍のユニッ
トセル６Ｂにおいてゲート発振が抑制され、ラッチアッ
プ破壊を防止できることとなる。また、ゲートパッド３
の近傍に配置されるユニットセル６Ｂのみ飽和電流を抑
える対策を講じることで、ＩＧＢＴチップ１全体の性能
低下を最小限に抑えることができる。

【００３８】なお、ゲートパッド３近傍のユニットセル
とは、上記のユニットセル６Ｂを含み、例えば図１に示
す近傍領域(仮想線内)ＮＵに係るユニットセルが該当す
ることとなる。

【００３９】実施の形態２．この発明の実施の形態２で
あるＩＧＢＴチップについては、実施の形態１のＩＧＢ
Ｔチップ１に類似する構成を有しているが、ゲートパッ
ド３近傍のユニットセル６Ｂにおけるｎ⁺エミッタ領域
１６ｂ(図２)の不純物濃度がユニットセル６Ａより高く
なっている。

【００４０】これにより、ユニットセル６Ｂでは、実施
の形態１と同様に、ゲートパッド３近傍以外のユニット
セル６Ａに対して閾値電圧が高くなるため、ユニットセ
ル６Ａと同一のゲート電圧を印加しても、ユニットセル
６Ｂでは飽和電流が流れにくくなる。その結果、本来ゲ
ート発振が起こり易いゲートパッド３近傍のユニットセ
ル６Ｂにおいてゲート発振が抑制され、ラッチアップ破
壊を防止できることとなる。また、ゲートパッド３の近
傍に配置されるユニットセル６Ｂのみ飽和電流を抑える
対策を講じることで、ＩＧＢＴチップ１全体の性能低下
を最小限に抑えることができる。

【００４１】実施の形態３．図３は、この発明の実施の
形態３であるＩＧＢＴチップ１Ａの要部構成を示す図で
ある。この図３は、図１のII−II位置から見た縦断面図
に対応している。

【００４２】ゲートパッド３の近傍のユニットセル６Ｃ
は、実施の形態１に係るユニットセル６Ａに類似する構
成を有しているが、ゲート電極１１とｐベース領域１５
及びｎ⁺エミッタ領域１６との間に設けられるゲート絶
縁膜１２ｃの厚さＴＨが、他のユニットセル６Ａよりも
厚くなっている。

【００４３】これにより、ユニットセル６Ｃでは、実施
の形態１と同様に、ゲートパッド３近傍以外のユニット
セル６Ａに対して閾値電圧が高くなるため、ユニットセ
ル６Ａと同一のゲート電圧を印加しても、ユニットセル
６Ｂでは飽和電流が流れにくくなる。その結果、同前ゲ
ートパッド３近傍の同前ゲート発振が抑制され、ラッチ
アップ破壊を防止できることとなる。また、ゲートパッ
ド３の近傍に配置されるユニットセル６Ｃのみ飽和電流
を抑える対策を講じることで、ＩＧＢＴチップ全体の性
能低下を最小限に抑えることができる。

【００４４】実施の形態４．図４は、この発明の実施の
形態４であるＩＧＢＴチップ１Ｂの要部構成を示す図で
ある。この図４(ａ)は、ＩＧＢＴチップ１を上方から見
た時のエミッタ領域１６、１６ｄのパターンを説明する
ための図であり、図４(ｂ)および図４(ｃ)は、図４(ａ)
のＰ−Ｐ位置およびＱ−Ｑ位置から見た縦断面図であ
る。

【００４５】ユニットセル６Ａについては、実施の形態
１と同一の構造を有している。そして、ユニットセル６
Ａでは、エミッタ領域１６が、図４(ａ)に示すように梯
子状の平面形状を有して形成されている。すなわち、相
互に平行に配置される２本の棒状のエミッタ領域１６ｔ
は、複数の桟１６ｓで結合されることとなる。

【００４６】一方、ユニットセル６Ｄは、ユニットセル
６Ａに類似する構成を有しているが、エミッタ領域１６
ｄの構成が異なっている。すなわち、エミッタ領域１６
ｄの隣接する桟１６ｓの間隔Ｌ２が、ユニットセル６Ａ
での間隔Ｌ１よりも大きくなっている。

【００４７】ユニットセルでは、桟１６ｓから離れるほ
どエミッタバラスト抵抗が大きくなるため、桟１６ｓか
ら離れる箇所ほど電子の供給が抑えられ、飽和電流が小
さくなる。従って、ユニットセル６Ａに対して桟１６ｓ
から離れる箇所が多くなるユニットセル６Ｄでは、ユニ
ットセル６Ａと同一のゲート電圧を印加しても飽和電流
が流れにくくなる。これにより、同前ゲートパッド３近
傍の同前ゲート発振が抑制され、ラッチアップ破壊を防
止できることとなる。また、ゲートパッド３の近傍に配
置されるユニットセル６Ｄのみ飽和電流を抑える対策を
講じることで、ＩＧＢＴチップ全体の性能低下を最小限
に抑えることができる。

【００４８】実施の形態５．この発明の実施の形態５で
あるＩＧＢＴチップについては、実施の形態１のＩＧＢ
Ｔチップ１に類似する構成を有しているが、ゲートパッ
ド３近傍のユニットセル６Ｂにおけるゲート電極１１ｂ
(図２)が異なっている。このゲート電極１１ｂについて
以下で説明する。

【００４９】ゲート電極は、上述したように多結晶シリ
コンで形成されているが、これに例えば砒素(Ａｓ)など
の不純物を注入する量をコントロールすることでゲート
電極のシート抵抗の調整が可能である。また、ゲート発
振は、ゲート抵抗が大きい程起こりにくいという性質が
ある。

【００５０】そこで、ゲートパッド３とコンタクトホー
ルＣＨ(図２)を介して電気的に接続されるユニットセル
６Ｂのゲート電極１１ｂのシート抵抗を、ユニットセル
６Ａより大きくすることとする。なお、ユニットセル６
Ｂについては、コンタクトホールＣＨに接続する方のゲ
ート電極の抵抗を大きくしている。このことは、ゲート
パッド３の近傍領域ＮＵ(図１参照)を、ユニットセル６
Ｂを全て包含するエリアと考える場合に限らず、ユニッ
トセル６Ｂの半分、すなわち一部を包含するエリアと考
えても良いことを意味する。

【００５１】シート抵抗を大きくする方法としては、ユ
ニットセル６Ｂのゲート電極１１ｂに対する不純物の注
入量を、ユニットセル６Ａより少なくする。これによ
り、ＩＧＢＴチップ１全体についてゲート電極１１のシ
ート抵抗をほとんど変えずにゲートパッド３近傍のゲー
ト電極１１ｂのシート抵抗のみを容易に高くできること
となる。なお、ゲートパッド３近傍に加えて、ゲート配
線２のコンタクトホール近傍におけるゲート電極１１の
シート抵抗を他の領域より大きくしても良い。

【００５２】このようにコンタクトホールＣＨ近傍、つ
まりゲートパッド３の近傍のゲート電極１１ｂのシート
抵抗を他より大きくすることにより、ゲートパッド３近
傍のゲート発振が抑制され、ラッチアップ破壊を防止で
きることとなる。

【００５３】ＩＧＢＴチップ内部のゲート抵抗について
は、ＩＧＢＴチップ内部に並列接続されたユニットセル
間のアンバランス動作を防止するためには小さい方が好
ましいが、本実施の形態のような構成により、ユニット
セル間のアンバランス動作を引き起こすことなく、ゲー
ト発振による破壊を防止することが可能となる。

【００５４】実施の形態６．図５は、この発明の実施の
形態６であるＩＧＢＴチップ１Ｃの要部構成を示す図で
ある。

【００５５】ＩＧＢＴチップ１Ｃは、実施の形態１のユ
ニッセル１に類似の構成となっているが、２つのゲート
パッド３ａ、３ｂを有する点が異なっている。そして、
ゲートパッド３ａ、３ｂの上にボンディングされた例え
ばＡｌなどの金属ワイヤ３ｗを介して外部電源、すなわ
ちゲート信号源Ｇと接続している。

【００５６】上述したように、ゲート電圧発振は、ゲー
トパッド３の近傍が最も激しい。このゲート発振に伴
い、ゲートパッド近傍のユニットセル部分のコレクタ電
流も発振し、高周波でオン・オフを繰り返すが、オフの
タイミングでセル間の電流のアンバランスが発生する
と、一部のユニットセルに電流が集中してラッチアップ
破壊が発生する。

【００５７】そこで、ＩＧＢＴチップ１Ｃのように、ゲ
ート配線２と電気的に接続されたゲートパッド３ａ、３
ｂを複数設けて、それぞれに金属ワイヤ３ｗを接続して
外部電源からゲート信号を入力することにより、ゲート
パッド近傍でコレクタ電流が発振するユニットセルを分
散(拡散)させる。これにより、１ユニットセル当たりの
発振電流を低減できるため、ラッチアップ破壊を抑制す
ることが可能となる。

【００５８】実施の形態７．図６は、この発明の実施の
形態７であるＩＧＢＴチップ１Ｄの要部構成をす図であ
る。

【００５９】ＩＧＢＴチップ１Ｄでは、従来のＩＧＢＴ
チップ１０１(図８参照)に対して、ゲートパッド３から
伸びる直線状のゲート配線２ｃが短くなっている点が相
違する。

【００６０】従来のＩＧＢＴチップ１０１では、エミッ
タ電極１０４が、ＩＧＢＴチップ１０１を分割するよう
に伸びた直線状のゲート配線１０２ｂによって、ほぼ分
割される構造となっている。そして、ゲートパッド１０
３から伸び、直線状のゲート配線１０２ｂを内包すると
ともにユニットセル１０６を包囲するように形成された
環状のゲート配線１０２ｂと直線状のゲート配線１０２
ｂの先端との間には数十μｍの隙間ＧＰがあり、ここに
はエミッタ電極１０４が形成されている。この幅数十μ
ｍ、厚さ数μｍの隙間ＧＰに形成されるエミッタ電極１
０４は高抵抗な領域となっており、この領域を介して、
ＩＧＢＴチップ１０１上のエミッタ電極１０４は、全て
電気的に接続された状態となる。従って、この高抵抗の
領域を介して電気的に結合するエミッタ電極を有するＩ
ＧＢＴチップ１０１では、アンバランス動作を生じ易
い。

【００６１】そこで、ＩＧＢＴチップ１Ｄでは、直線状
のゲート配線２ｃを短くすることで、上記の隙間ＧＰを
大きくしている。また、この隙間ＧＰの幅Ｌｇについて
は、従来よりも大きい１００μｍ以上が好適である。

【００６２】以上の構成のＩＧＢＴチップ１Ｄにより、
エミッタ電極４全体の抵抗が減少するため、ＩＧＢＴチ
ップ１Ｄにおいて各ユニットセル間のアンバランス動作
を抑えることができる。ゲート電圧の発振については、
セル間のアンバランスを小さくすると発振の振幅を小さ
くできることが確認されている。よって、ＩＧＢＴチッ
プ１Ｄでは、ゲート電圧が発振する場合でもラッチアッ
プ破壊の防止に有効となる。

【００６３】なお、上記のＩＧＢＴチップ１Ｄのように
ゲート配線２ａ、２ｃの隙間ＧＰを広くする代わりに、
図７に示すＩＧＢＴチップ１Ｅのように、直線状のゲー
ト配線２ｂを境に隔てられる第１電極部４ａと第２電極
部４ｂとを例えばＡｌなどの金属ワイヤ４ｗで接続する
ようにする。この場合にも、エミッタ電極４全体の抵抗
が減少するため、ＩＧＢＴチップ１Ｅにおいて各ユニッ
トセル間のアンバランス動作を抑えることができ、ゲー
ト電圧が発振する場合でもラッチアップ破壊の防止に有
効となる。

【００６４】

【発明の効果】以上説明したように、請求項１の発明に
よれば、複数のユニットセルのうちゲートパッドの近傍
のユニットセルでは、第２導電形のベース領域の不純物
濃度がゲートパッドの近傍以外のユニットセルより高
い。その結果、ゲートパッドの近傍のユニットセルでは
飽和電流が小さくなるため、負荷短絡状態で発生するゲ
ート電圧の高周波発振を低減でき、ゲート電圧が発振す
る場合でもラッチアップ破壊を防止できる。

【００６５】また、請求項２の発明によれば、複数のユ
ニットセルのうちゲートパッドの近傍のユニットセルで
は、第１導電形のエミッタ領域の不純物濃度がゲートパ
ッドの近傍以外のユニットセルより低い。その結果、ゲ
ートパッドの近傍のユニットセルでは飽和電流が小さく
なるため、負荷短絡状態で発生するゲート電圧の高周波
発振を低減でき、ゲート電圧が発振する場合でもラッチ
アップ破壊を防止できる。

【００６６】また、請求項３の発明によれば、複数のユ
ニットセルのうちゲートパッドの近傍のユニットセルで
は、ゲート絶縁膜がゲートパッドの近傍以外のユニット
セルより厚い。その結果、ゲートパッドの近傍のユニッ
トセルでは飽和電流が小さくなるため、負荷短絡状態で
発生するゲート電圧の高周波発振を低減でき、ゲート電
圧が発振する場合でもラッチアップ破壊を防止できる。

【００６７】また、請求項４の発明によれば、複数のユ
ニットセルのうちゲートパッドの近傍のユニットセルで
は、第１導電形のエミッタ領域で隣接する桟の間隔がゲ
ートパッドの近傍以外のユニットセルより大きい。その
結果、ゲートパッドの近傍のユニットセルでは飽和電流
が小さくなるため、負荷短絡状態で発生するゲート電圧
の高周波発振を低減でき、ゲート電圧が発振する場合で
もラッチアップ破壊を防止できる。

【００６８】また、請求項５および請求項６の発明によ
れば、複数のユニットセルのうちゲートパッドの近傍の
ユニットセルでは、ゲート電極のシート抵抗がゲートパ
ッドの近傍以外のユニットセルより大きい。その結果、
ゲートパッドの近傍のユニットセルでは飽和電流が小さ
くなるため、負荷短絡状態で発生するゲート電圧の高周
波発振を低減でき、ゲート電圧が発振する場合でもラッ
チアップ破壊を防止できる。

【００６９】特に、請求項６の発明においては、ゲート
電極が多結晶シリコンで形成されおり、複数のユニット
セルのうちゲートパッドの近傍のユニットセルでは、ゲ
ート電極に対する不純物の注入量がゲートパッドの近傍
以外のユニットセルより少ないため、ゲートパッド近傍
のゲート電極のシート抵抗を、他よりも容易に大きくで
きる。

【００７０】また、請求項７の発明によれば、複数のユ
ニットセルそれぞれのゲート電極とゲート配線を介して
電気的に接続する複数のゲートパッドを備え、複数のゲ
ートパッドそれぞれには金属ワイヤを介してゲート信号
が入力される。その結果、電流が集中する箇所を分散で
きるため、各ユニットセル間のアンバランス動作を抑え
ることができ、ゲート電圧が発振する場合でもラッチア
ップ破壊の防止に有効となる。

【００７１】また、請求項８の発明によれば、エミッタ
電極は、直線状の配線の先端と環状の配線とに挟まれる
領域を含み、直線状の配線部分を除く環状の配線の内部
に形成され、この領域の幅が１００μｍ以上である。そ
の結果、エミッタ電極全体の抵抗が減少するため、各ユ
ニットセル間のアンバランス動作を抑えることができ、
ゲート電圧が発振する場合でもラッチアップ破壊の防止
に有効となる。

【００７２】また、請求項９の発明によれば、エミッタ
電極は、直線状の配線の先端と環状の配線とに挟まれる
領域を含み、直線状の配線部分を除く環状の配線の内部
に形成され、エミッタ電極では、直線状の配線を境に隔
てられる第１電極部と第２電極部とが金属ワイヤで接続
される。その結果、エミッタ電極全体の抵抗が減少する
ため、各ユニットセル間のアンバランス動作を抑えるこ
とができ、ゲート電圧が発振する場合でもラッチアップ
破壊の防止に有効となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１であるＩＧＢＴチッ
プ１の要部構成を示す平面図である。

【図２】 図１のII−II位置から見た縦断面図である。

【図３】 この発明の実施の形態３であるＩＧＢＴチッ
プ１Ａの要部構成を示す図である。

【図４】 この発明の実施の形態４であるＩＧＢＴチッ
プ１Ｂの要部構成を示す図である。

【図５】 この発明の実施の形態６であるＩＧＢＴチッ
プ１Ｃの要部構成を示す図である。

【図６】 この発明の実施の形態７であるＩＧＢＴチッ
プ１Ｄの要部構成を示す図である。

【図７】 ＩＧＢＴチップ１Ｅの要部構成を示す図であ
る。

【図８】 従来例であるＩＧＢＴチップ１０１の要部構
成を示す平面図である。

【図９】 図８のIX−IX位置から見た断面図である。

【図１０】 ＩＧＢＴ１０１のラッチアップ動作を説明
するための図である。

【符号の説明】

１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１０１ ＩＧＢＴ
チップ、２，２ａ，２ｂ，２ｃ ゲート配線、３，３
ａ，３ｂ ゲートパッド、４ エミッタ電極、６，６
Ａ，６Ｂ，６Ｃ，６Ｄ ユニットセル、１１，１１ｂ
ゲート電極、１２，１２ｃ ゲート絶縁膜、１３ ｐコ
レクタ層、１４ ｎ^-半導体層、１５，１５ｂ ｐベー
ス領域、１６，１６ｂ ｎ⁺エミッタ領域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ａ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ストライプ型である複数のユニットセル
   が並列して接続される半導体装置であって、 前記複数のユニットセルそれぞれのゲート電極と電気的
   に接続するゲートパッド、を備えるとともに、 前記複数のユニットセルそれぞれは、 第１導電形の半導体層と、 前記第１導電形の半導体層の下主面とコレクタ電極との
   間に設けられる第２導電形のコレクタ層と、 前記第１導電形の半導体層の上主面に選択的に形成され
   る第２導電形のベース領域と、 前記第２導電形のベース領域内に選択的に形成される第
   １導電形のエミッタ領域と、 前記第１導電形の半導体層と前記第１導電形のエミッタ
   領域とに挟まれる前記第２導電形のベース領域に対向し
   て配置される前記ゲート電極と、前記ゲート電極と前記
   第２導電形のベース領域との間に介挿されるゲート絶縁
   膜と、 前記第２導電形のベース領域と前記第１導電形のエミッ
   タ領域とに接続するエミッタ電極と、を有し、 前記複数のユニットセルのうち前記ゲートパッドの近傍
   のユニットセルでは、前記第２導電形のベース領域の不
   純物濃度が、前記ゲートパッドの近傍以外のユニットセ
   ルより高いことを特徴とする半導体装置。
2. 【請求項２】 ストライプ型である複数のユニットセル
   が並列して接続される半導体装置であって、 前記複数のユニットセルそれぞれのゲート電極と電気的
   に接続するゲートパッド、を備えるとともに、 前記複数のユニットセルそれぞれは、 第１導電形の半導体層と、 前記第１導電形の半導体層の下主面とコレクタ電極との
   間に設けられる第２導電形のコレクタ層と、 前記第１導電形の半導体層の上主面に選択的に形成され
   る第２導電形のベース領域と、 前記第２導電形のベース領域内に選択的に形成される第
   １導電形のエミッタ領域と、 前記第１導電形の半導体層と前記第１導電形のエミッタ
   領域とに挟まれる前記第２導電形のベース領域に対向し
   て配置される前記ゲート電極と、前記ゲート電極と前記
   第２導電形のベース領域との間に介挿されるゲート絶縁
   膜と、 前記第２導電形のベース領域と前記第１導電形のエミッ
   タ領域とに接続するエミッタ電極と、を有し、 前記複数のユニットセルのうち前記ゲートパッドの近傍
   のユニットセルでは、前記第１導電形のエミッタ領域の
   不純物濃度が、前記ゲートパッドの近傍以外のユニット
   セルより低いことを特徴とする半導体装置。
3. 【請求項３】 ストライプ型である複数のユニットセル
   が並列して接続される半導体装置であって、 前記複数のユニットセルそれぞれのゲート電極と電気的
   に接続するゲートパッド、を備えるとともに、 前記複数のユニットセルそれぞれは、 第１導電形の半導体層と、 前記第１導電形の半導体層の下主面とコレクタ電極との
   間に設けられる第２導電形のコレクタ層と、 前記第１導電形の半導体層の上主面に選択的に形成され
   る第２導電形のベース領域と、 前記第２導電形のベース領域内に選択的に形成される第
   １導電形のエミッタ領域と、 前記第１導電形の半導体層と前記第１導電形のエミッタ
   領域とに挟まれる前記第２導電形のベース領域に対向し
   て配置される前記ゲート電極と、前記ゲート電極と前記
   第２導電形のベース領域との間に介挿されるゲート絶縁
   膜と、 前記第２導電形のベース領域と前記第１導電形のエミッ
   タ領域とに接続するエミッタ電極と、を有し、 前記複数のユニットセルのうち前記ゲートパッドの近傍
   のユニットセルでは、前記ゲート絶縁膜が、前記ゲート
   パッドの近傍以外のユニットセルより厚いことを特徴と
   する半導体装置。
4. 【請求項４】 ストライプ型である複数のユニットセル
   が並列して接続される半導体装置であって、 前記複数のユニットセルそれぞれのゲート電極と電気的
   に接続するゲートパッド、を備えるとともに、 前記複数のユニットセルそれぞれは、 第１導電形の半導体層と、 前記第１導電形の半導体層の下主面とコレクタ電極との
   間に設けられる第２導電形のコレクタ層と、 前記第１導電形の半導体層の上主面に選択的に形成され
   る第２導電形のベース領域と、 前記第２導電形のベース領域内に選択的に形成される第
   １導電形のエミッタ領域と、 前記第１導電形の半導体層と前記第１導電形のエミッタ
   領域とに挟まれる前記第２導電形のベース領域に対向し
   て配置される前記ゲート電極と、前記ゲート電極と前記
   第２導電形のベース領域との間に介挿されるゲート絶縁
   膜と、 前記第２導電形のベース領域と前記第１導電形のエミッ
   タ領域とに接続するエミッタ電極と、を有し、 各前記ユニットセルにおいて、前記第１導電形のエミッ
   タ領域は、複数の桟を有する梯子状の平面形状を有して
   おり、 前記複数のユニットセルのうち前記ゲートパッドの近傍
   のユニットセルでは、前記第１導電形のエミッタ領域の
   隣接する桟の間隔が、前記ゲートパッドの近傍以外のユ
   ニットセルより大きいことを特徴とする半導体装置。
5. 【請求項５】 ストライプ型である複数のユニットセル
   が並列して接続される半導体装置であって、 前記複数のユニットセルそれぞれのゲート電極と電気的
   に接続するゲートパッド、を備えるとともに、 前記複数のユニットセルそれぞれは、 第１導電形の半導体層と、 前記第１導電形の半導体層の下主面とコレクタ電極との
   間に設けられる第２導電形のコレクタ層と、 前記第１導電形の半導体層の上主面に選択的に形成され
   る第２導電形のベース領域と、 前記第２導電形のベース領域内に選択的に形成される第
   １導電形のエミッタ領域と、 前記第１導電形の半導体層と前記第１導電形のエミッタ
   領域とに挟まれる前記第２導電形のベース領域に対向し
   て配置される前記ゲート電極と、前記ゲート電極と前記
   第２導電形のベース領域との間に介挿されるゲート絶縁
   膜と、 前記第２導電形のベース領域と前記第１導電形のエミッ
   タ領域とに接続するエミッタ電極と、を有し、 前記複数のユニットセルのうち前記ゲートパッドの近傍
   のユニットセルでは、前記ゲート電極のシート抵抗が、
   前記ゲートパッドの近傍以外のユニットセルより大きい
   ことを特徴とする半導体装置。
6. 【請求項６】 請求項５に記載の半導体装置において、 前記ゲート電極は、多結晶シリコンで形成されおり、 前記複数のユニットセルのうち前記ゲートパッドの近傍
   のユニットセルでは、前記ゲート電極に対する不純物の
   注入量が、前記ゲートパッドの近傍以外のユニットセル
   より少ないことを特徴とする半導体装置。
7. 【請求項７】 ストライプ型である複数のユニットセル
   が並列して接続される半導体装置であって、 前記複数のユニットセルそれぞれのゲート電極と電気的
   に接続する複数のゲートパッド、を備え、 前記複数のゲートパッドそれぞれは、金属ワイヤを介し
   てゲート信号源に接続されるとともに、 前記複数のユニットセルそれぞれは、 第１導電形の半導体層と、 前記第１導電形の半導体層の下主面とコレクタ電極との
   間に設けられる第２導電形のコレクタ層と、 前記第１導電形の半導体層の上主面に選択的に形成され
   る第２導電形のベース領域と、 前記第２導電形のベース領域内に選択的に形成される第
   １導電形のエミッタ領域と、 前記第１導電形の半導体層と前記第１導電形のエミッタ
   領域とに挟まれる前記第２導電形のベース領域に対向し
   て配置される前記ゲート電極と、前記ゲート電極と前記
   第２導電形のベース領域との間に介挿されるゲート絶縁
   膜と、 前記第２導電形のベース領域と前記第１導電形のエミッ
   タ領域とに接続するエミッタ電極と、を有することを特
   徴とする半導体装置。
8. 【請求項８】 ストライプ型である複数のユニットセル
   が並列して接続される半導体装置であって、 前記複数のユニットセルそれぞれのゲート電極とゲート
   配線を介して電気的に接続するゲートパッド、を備える
   とともに、 前記複数のユニットセルそれぞれは、 第１導電形の半導体層と、 前記第１導電形の半導体層の下主面とコレクタ電極との
   間に設けられる第２導電形のコレクタ層と、 前記第１導電形の半導体層の上主面に選択的に形成され
   る第２導電形のベース領域と、 前記第２導電形のベース領域内に選択的に形成される第
   １導電形のエミッタ領域と、 前記第１導電形の半導体層と前記第１導電形のエミッタ
   領域とに挟まれる前記第２導電形のベース領域に対向し
   て配置される前記ゲート電極と、前記ゲート電極と前記
   第２導電形のベース領域との間に介挿されるゲート絶縁
   膜と、 前記第２導電形のベース領域と前記第１導電形のエミッ
   タ領域とに接続するエミッタ電極と、を有し、 前記ゲート配線は、前記ゲートパッドから伸びる直線状
   の配線と、前記ゲートパッドから伸び、前記直線状の配
   線を内包するとともに前記複数のユニットセルを略包囲
   する環状の配線とで構成されるとともに、 前記エミッタ電極は、前記直線状の配線の先端と前記環
   状の配線とに挟まれる領域を含み、前記直線状の配線部
   分を除く前記環状の配線の内部に形成され、 前記領域の幅は、１００μｍ以上であることを特徴とす
   る半導体装置。
9. 【請求項９】 ストライプ型である複数のユニットセル
   が並列して接続される半導体装置であって、 前記複数のユニットセルそれぞれのゲート電極とゲート
   配線を介して電気的に接続するゲートパッド、を備える
   とともに、 前記複数のユニットセルそれぞれは、 第１導電形の半導体層と、 前記第１導電形の半導体層の下主面とコレクタ電極との
   間に設けられる第２導電形のコレクタ層と、 前記第１導電形の半導体層の上主面に選択的に形成され
   る第２導電形のベース領域と、 前記第２導電形のベース領域内に選択的に形成される第
   １導電形のエミッタ領域と、 前記第１導電形の半導体層と前記第１導電形のエミッタ
   領域とに挟まれる前記第２導電形のベース領域に対向し
   て配置される前記ゲート電極と、前記ゲート電極と前記
   第２導電形のベース領域との間に介挿されるゲート絶縁
   膜と、 前記第２導電形のベース領域と前記第１導電形のエミッ
   タ領域とに接続するエミッタ電極と、を有し、 前記ゲート配線は、前記ゲートパッドから伸びる直線状
   の配線と、前記ゲートパッドから伸び、前記直線状の配
   線を内包するとともに前記複数のユニットセルを略包囲
   する環状の配線とで構成されるとともに、 前記エミッタ電極は、前記直線状の配線の先端と前記環
   状の配線とに挟まれる領域を含み、前記直線状の配線部
   分を除く前記環状の配線の内部に形成され、 前記エミッタ電極では、前記直線状の配線を境に隔てら
   れる第１電極部と第２電極部とが金属ワイヤで接続され
   ることを特徴とする半導体装置。