WO2019216085A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
WO2019216085A1
WO2019216085A1 PCT/JP2019/015367 JP2019015367W WO2019216085A1 WO 2019216085 A1 WO2019216085 A1 WO 2019216085A1 JP 2019015367 W JP2019015367 W JP 2019015367W WO 2019216085 A1 WO2019216085 A1 WO 2019216085A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor wafer
protective film
type
semiconductor device
Prior art date
Application number
PCT/JP2019/015367
Other languages
English (en)
French (fr)
Inventor
奈緒子 兒玉
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to CN201980005229.5A priority Critical patent/CN111247628B/zh
Priority to JP2020518199A priority patent/JP6958732B2/ja
Publication of WO2019216085A1 publication Critical patent/WO2019216085A1/ja
Priority to US16/859,637 priority patent/US20200258998A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02016—Backside treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3223—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering using cavities formed by hydrogen or noble gas ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • FIG. 8 and 9 are cross-sectional views showing the structure of a conventional RC-IGBT.
  • a defect 115 due to helium irradiation is formed near the interface between the n ⁇ -type drift region 101 and the p-type base region 102.
  • the defect 115 is formed not only in the FWD region 122 but also in the IGBT region 121.
  • the IGBT region 121 is a region where the IGBT is disposed.
  • the FWD area 122 is an area where the FWD is arranged.
  • FIG. 9 in order to reduce leakage current and loss in the IGBT region 121, an RC-IGBT in which a defect 115 is formed only in the FWD region 122 has been proposed.
  • the defect 115 is formed by performing high-acceleration and deep ion implantation, for example, helium (He irradiation).
  • the defect 115 is also introduced into the IGBT region 121 as shown in FIG. 8, the defect 115 is introduced into the entire surface from the back surface (p + -type collector region 113, n + -type cathode region 114 side) of the semiconductor wafer 110. Is done.
  • the defect 115 is introduced only into the FWD region 122 as shown in FIG. 9, the defect 115 is formed as shown in FIG.
  • FIG. 10 is a cross-sectional view schematically showing a state of an ion implantation process using a metal mask as a mask.
  • the metal mask 131 is used as a shielding film for impurity ion implantation
  • the semiconductor wafer 110 and the metal mask 131 are aligned with reference to an alignment mark (alignment mark) formed in advance on the semiconductor wafer 110.
  • an alignment mark (alignment mark) formed in advance on the semiconductor wafer 110.
  • irradiation 132 with impurities for example, He ions
  • FIG. 11 is a top view showing alignment marks in a conventional RC-IGBT manufacturing method.
  • a resist 119 is applied to the entire back surface of the semiconductor wafer 110, and the resist 119 is left only around the alignment mark 118 so that the position of the alignment mark 118 becomes clear.
  • a protective film is formed to protect the surface.
  • a resist film, a tape, or the like is used as the protective film.
  • no protective film is provided on the back surface of the semiconductor wafer 110.
  • the process of attaching the hard mask 131 to the back surface of the semiconductor wafer 110 may be performed in an environment that is not at the level of a semiconductor clean room, for example, in an environment that has a low class (a large amount of dust) even in a clean room.
  • foreign matter may adhere between the hard mask 131 and the back surface of the semiconductor wafer 110.
  • the double-sided cleaning by the single wafer processing of the semiconductor wafer 110 is performed, and then the foreign matter can be removed by performing the double-sided cleaning by the batch type cleaning tank. There are many cases.
  • FIG. 12 is a cross-sectional view schematically showing an annealing furnace in a conventional RC-IGBT manufacturing method. If there is a foreign matter that cannot be removed by the cleaning process, it will burn and cause a defect, or as shown in FIG.
  • the foreign matter 140 will fall on the semiconductor wafer 110 directly below, and the surface of the semiconductor wafer 110 directly below There arises a problem that defects occur on the top. Further, there is a problem that the annealing furnace is contaminated by the foreign material 140 and the other semiconductor wafer 110 is contaminated.
  • the absorber is disposed between the metal mask and the semiconductor wafer, if the process of mounting the absorber and the metal mask on the semiconductor wafer is not performed in a semiconductor clean room environment, the absorber becomes a source of contamination, and the absorber and Foreign matter may adhere to the backside of the semiconductor wafer. For this reason, if there is foreign matter that cannot be removed by the cleaning process, the same problem as in the case where there is no absorber occurs.
  • the present invention provides a method for manufacturing a semiconductor device capable of preventing foreign matter from adhering to a semiconductor wafer when ion implantation is performed at a high acceleration and a deep range in order to solve the above-described problems caused by the prior art. For the purpose.
  • a semiconductor device manufacturing method has the following characteristics. First, a first step of forming a front surface element structure of a semiconductor element on one main surface side of a first conductivity type semiconductor substrate is performed. Next, a second step of forming a first protective film on the other main surface side of the semiconductor substrate is performed. Next, a third step of implanting ions into the semiconductor substrate from the main surface side on which the first protective film is formed is performed. Next, a fourth step of removing the first protective film is performed.
  • a second protective film is formed on one main surface side of the semiconductor substrate after the first step and before the third step. 5th process is included, It is characterized by the above-mentioned.
  • the first protective film and the second protective film are formed of the same material.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-described invention, in the second step, the first protective film is not formed on an end portion of the semiconductor substrate.
  • the semiconductor device manufacturing method according to the present invention is characterized in that, in the above-described invention, an alignment mark is formed on the first protective film in the second step.
  • the semiconductor device manufacturing method according to the present invention is characterized in that, in the above-described invention, an alignment mark is formed on the second protective film in the fifth step.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-described invention, in the first step, an alignment mark is formed on the one main surface side of the semiconductor substrate.
  • the method for manufacturing a semiconductor device according to the present invention further includes a step of grinding the other main surface of the semiconductor substrate between the first step and the second step in the above-described invention. To do.
  • the protective film (first protective film) is formed on the back surface (irradiated surface) of the semiconductor wafer (first conductive type semiconductor substrate).
  • the semiconductor device manufacturing method according to the present invention has an effect that it is possible to prevent foreign matter from adhering to the semiconductor wafer when ion implantation with a high acceleration and a deep range is performed.
  • FIG. 1 is a flowchart showing an outline of a part of the steps of the semiconductor device manufacturing method according to the embodiment.
  • FIG. 2 is a cross-sectional view schematically showing a state in the process of manufacturing the semiconductor device in a part of the steps of the method for manufacturing the semiconductor device according to the embodiment (part 1).
  • FIG. 3 is sectional drawing which shows typically the state in the middle of manufacture of the semiconductor device in the one part process of the manufacturing method of the semiconductor device concerning Embodiment (the 2).
  • FIG. 4 is a sectional view schematically showing a state in the middle of manufacturing the semiconductor device in a part of the steps of the method for manufacturing the semiconductor device according to the embodiment (No. 3).
  • FIG. 3 is sectional drawing which shows typically the state in the middle of manufacture of the semiconductor device in the one part process of the manufacturing method of the semiconductor device concerning Embodiment (the 2).
  • FIG. 4 is a sectional view schematically showing a state in the middle of manufacturing the semiconductor device in a part of the steps of the method
  • FIG. 5 is a top view showing alignment marks in the method of manufacturing a semiconductor device according to the embodiment.
  • FIG. 6 is a perspective view illustrating the installation of the metal mask in the method of manufacturing a semiconductor device according to the embodiment.
  • FIG. 7 is a cross-sectional view showing an end portion of the semiconductor wafer in the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 8 is a cross-sectional view showing the structure of a conventional RC-IGBT.
  • FIG. 9 is a cross-sectional view showing the structure of a conventional RC-IGBT.
  • FIG. 10 is a cross-sectional view schematically showing a state of an ion implantation process using a metal mask as a mask.
  • FIG. 11 is a top view showing alignment marks in a conventional RC-IGBT manufacturing method.
  • FIG. 12 is a cross-sectional view schematically showing an annealing furnace in a conventional RC-IGBT manufacturing method.
  • FIG. 1 is a flowchart showing an outline of a part of the steps of the semiconductor device manufacturing method according to the embodiment.
  • 2 to 4 are cross-sectional views schematically showing a state in the middle of manufacturing the semiconductor device in a part of the steps of the method for manufacturing the semiconductor device according to the embodiment.
  • the RC-IGBT is formed by integrating, for example, an IGBT having a trench gate structure and an FWD connected in reverse parallel to the IGBT on the same semiconductor substrate (semiconductor chip). Specifically, an IGBT region 21 serving as an IGBT operation region and an FWD region 22 serving as an FWD operation region are provided in parallel in an active region on the same semiconductor substrate (see FIG. 2).
  • the active region is a region through which current flows in the on state.
  • a withstand voltage structure such as a guard ring or a field plate may be provided in an edge termination region (not shown) surrounding the active region.
  • an element structure is formed on the front surface of the semiconductor device (step S1: first step).
  • an n ⁇ type semiconductor wafer (first conductivity type semiconductor substrate) 10 to be the n ⁇ type drift region 1 is prepared.
  • the material of the semiconductor wafer 10 may be silicon (Si) or silicon carbide (SiC).
  • SiC silicon carbide
  • the impurity concentration of the semiconductor wafer 10 may be in a range where the specific resistance is about 20 ⁇ cm or more and 90 ⁇ cm or less, for example.
  • the front surface 10a of the semiconductor wafer 10 may be, for example, a (001) surface.
  • the thickness of the semiconductor wafer 10 may be 725 ⁇ m, for example.
  • the front surface element structure is formed.
  • the process of photolithography and ion implantation as one set is repeated under different conditions, and the IGBT p-type base region 2, n + -type emitter region 3 and p + -type are formed on the front surface 10a side of the semiconductor wafer 10.
  • Contact region 4 is formed.
  • the p-type base region 2 is formed over the entire active region from the IGBT region 21 to the FWD region 22.
  • the p-type base region 2 also serves as a p-type anode region in the FWD region 22.
  • the n + -type emitter region 3 and the p + -type contact region 4 are selectively formed inside the p-type base region 2 in the IGBT region 21.
  • n type accumulation layer 5 may be formed between n ⁇ type drift region 1 and p type base region 2.
  • the n-type accumulation layer 5 serves as a barrier for minority carriers (holes) in the n ⁇ -type drift region 1 when the IGBT is turned on, and has a function of accumulating minority carriers in the n ⁇ -type drift region 1.
  • the front surface 10a of the semiconductor wafer 10 is thermally oxidized to form a field oxide film that covers the front surface 10a of the semiconductor wafer 10 in the edge termination region.
  • trench 6 is formed in IGBT region 21 through n + -type emitter region 3, p-type base region 2 and n-type storage layer 5 to reach n ⁇ -type drift region 1 by photolithography and etching.
  • the trench 6 is seen from the front surface 10a side of the semiconductor wafer 10, for example, in a direction (depth direction in FIG. 2) perpendicular to the direction in which the IGBT region 21 and the FWD region 22 are arranged (lateral direction in FIG. 2). They are arranged in a striped layout that extends.
  • the trench 6 is also formed in the FWD region 22 with the same layout as that of the IGBT region 21.
  • the trench 6 passes through the p-type base region 2 (p-type anode region) and reaches the n ⁇ -type drift region 1.
  • the gate insulating film 7 is formed along the inner wall of the trench 6 by, for example, thermal oxidation.
  • a polysilicon (poly-Si) layer is formed on the front surface 10 a of the semiconductor wafer 10 so as to fill the inside of the trench 6.
  • the polysilicon layer is etched back, for example, to leave a portion to be the gate electrode 8 in the trench 6.
  • n + -type emitter region 3 p + -type contact region 4 and the n-type storage layer 5 may be formed.
  • the n + -type emitter region 3 only needs to be disposed in at least one mesa region between adjacent trenches 6 (mesa region), and there may be a mesa region in which the n + -type emitter region 3 is not disposed. Further, the n + -type emitter regions 3 may be selectively arranged at predetermined intervals in the direction in which the trenches 6 extend in a stripe shape.
  • an interlayer insulating film 9 is formed on the front surface 10 a of the semiconductor wafer 10 so as to cover the gate electrode 8.
  • the interlayer insulating film 9 is patterned to form a plurality of contact holes that penetrate the interlayer insulating film 9 in the depth direction.
  • the depth direction is a direction from the front surface 10a of the semiconductor wafer 10 toward the back surface 10b.
  • n + type emitter region 3 and p + type contact region 4 are exposed.
  • the p-type base region 2 is exposed in the contact hole of the FWD region 22.
  • the front electrode 11 is formed on the interlayer insulating film 9 so as to fill the contact hole.
  • the front surface electrode 11 is electrically connected to the p-type base region 2, the n + -type emitter region 3 and the p + -type contact region 4 in the IGBT region 21, and functions as an emitter electrode.
  • the front surface electrode 11 is electrically connected to the p-type base region 2 in the FWD region 22 and functions as an anode electrode.
  • the front electrode 11 may be electrically connected to the p-type base region 2 in a mesa region where the n + -type emitter region 3 is not disposed.
  • a passivation film (not shown) such as polyimide is formed in the edge termination region to complete the front surface element structure.
  • the semiconductor wafer 10 is ground from the back surface 10b side (back grinding) (step S2), and is ground to the position of the product thickness (for example, about 115 ⁇ m) used as a semiconductor device.
  • a product thickness used as a semiconductor device is, for example, about 110 ⁇ m to 150 ⁇ m.
  • the process of photolithography and ion implantation as one set is repeated under different conditions, and an n-type field stop (FS) layer 12 and an n + -type cathode region 14 are formed on the back surface 10b side of the semiconductor wafer 10.
  • the n + -type cathode region 14 is formed on the entire surface of the back surface 10 b of the semiconductor wafer 10 in the surface layer of the back surface 10 b after grinding of the semiconductor wafer 10.
  • the n-type field stop layer 12 is formed at a position deeper than the n + -type cathode region 14 from the back surface 10 b after grinding of the semiconductor wafer 10.
  • the n-type field stop layer 12 is formed at least from the IGBT region 21 to the FWD region 22.
  • the n-type field stop layer 12 may be in contact with the n + -type cathode region 14.
  • the p + type collector region 13 is formed by changing the portion of the n + type cathode region 14 corresponding to the IGBT region 21 to p + type by photolithography and ion implantation. That is, p + type collector region 13 is in contact with n + type cathode region 14 in the direction in which IGBT region 21 and FWD region 22 are arranged. The p + type collector region 13 may be in contact with the n type field stop layer 12 in the depth direction. The state up to this point is shown in FIG.
  • a protective film is formed on the front surface 10a (non-irradiated surface) side of the semiconductor wafer 10 (step S3: fifth step).
  • a protective film (second protective film) 16 is formed on the front surface 10 a of the semiconductor wafer 10.
  • the protective film 16 is formed with a film thickness of 1 ⁇ m to 10 ⁇ m. If the film thickness is less than 1 ⁇ m, a step is formed on the surface of the protective film 16, and the function as the protective film is reduced. If the film thickness is 10 ⁇ m or more, the protective film 16 is difficult to peel off. This is because the number of steps in the process becomes long.
  • a protective film is formed on the back surface 10b (irradiation surface) side of the semiconductor wafer 10 (step S4: second step).
  • a protective film (first protective film) 17 is formed on the back surface 10 b of the semiconductor wafer 10.
  • the protective film 17 is formed with a film thickness of 1 ⁇ m or more and 8 ⁇ m or less. If the thickness is less than 1 ⁇ m, a step is formed on the surface of the protective film 17 and the function as the protective film is reduced. If the thickness is 8 ⁇ m or more, the shielding of He is increased by the protective film 17, and the He This is because the variation in the range becomes large.
  • the material of the protective film 17 is a material that transmits He.
  • a resin material such as a resist film or a polyimide film, a SOG (Spin On Glass) film, a SiO 2 (silicon dioxide) film, or a SiN (silicon nitride) film can be used. Since the protective film 17 is formed after the surface electrode 11 is formed, a film that does not reach a high temperature during the formation is preferable.
  • the protective film 16 and the protective film 17 are preferably formed of the same material. Similar materials are materials of the same material or the same material system. For example, it is preferable that both the protective films 16 and 17 are formed of a resist so as to be unified into either a positive type or a negative type photoresist. By doing so, the protective films 16 and 17 can be removed simultaneously.
  • the protective film 17 may be formed before the protective film 16.
  • the protective films 16 and 17 may be formed simultaneously.
  • FIG. 5 is a top view showing alignment marks in the method of manufacturing a semiconductor device according to the embodiment.
  • FIG. 5 is a top view of the semiconductor wafer 10 as viewed from the back surface 10b side.
  • the portion other than the alignment mark 18 leaves the protective film 17 and is used as a protective film.
  • the shape of the alignment mark 18 in FIG. 5 is an example, and may be any shape as long as the contrast is clear, such as a cross, a circle, or a rectangle.
  • the alignment mark 18 is formed on the protective film 17, but may be formed on the protective film 16.
  • the front surface electrode 11, the passivation film (not shown), and other layers of the front surface 10a may be used.
  • FIG. 6 is a perspective view illustrating the installation of the metal mask in the method of manufacturing a semiconductor device according to the embodiment. As shown in FIG. 6, the semiconductor wafer 10 is placed on the plate 35, and the metal mask 31 is disposed opposite to the semiconductor wafer 10 for alignment.
  • the plate 35 serves as a wafer holder for holding the semiconductor wafer 10 when performing He irradiation.
  • the plate 35 is provided with an annular holding portion 37 for holding the substantially circular semiconductor wafer 10, and the semiconductor wafer 10 is opened from an opening provided in the holding portion 37.
  • the semiconductor wafer 10 is arranged so that one surface thereof is exposed.
  • the plate 35 is provided with a holding piece 36, and the metal mask 31 and the like are held by the holding piece 36.
  • the metal mask 31 is provided with an opening 33 having an opening corresponding to the FWD region 22 and an alignment hole 34. For example, by confirming the alignment mark 18 formed on the semiconductor wafer 10 through the alignment hole 34, the metal mask 31 can be aligned with the semiconductor wafer 10.
  • He irradiation is performed from the back surface of the semiconductor wafer (step S7: third step).
  • helium irradiation 32 with a high acceleration energy (for example, 15 MeV or less) and a deep range (for example, 100 ⁇ m or more) is performed from the back surface 10b of the semiconductor wafer 10 using the metal mask 31 as a mask (shielding film).
  • a helium defect 15 serving as a lifetime killer is introduced (formed) into the n ⁇ -type drift region 1.
  • the helium defect 15 is introduced near the boundary between the n ⁇ type drift region 1 and the p type base region 2 (p type anode region).
  • the helium implantation depth (range) d2 is, for example, about 100 ⁇ m from the back surface 10b of the semiconductor wafer 10, and the depth d1 from the front surface 10a is, for example, about 15 ⁇ m. The state up to this point is shown in FIG.
  • step S8 single wafer cleaning is performed for each semiconductor wafer 10 (step S8), and then a plurality of semiconductor wafers 10 are batch cleaned (step S9: fourth step).
  • step S9 fourth step.
  • the protective films 16 and 17 are removed.
  • the foreign matter attached to the back surface 10b of the semiconductor wafer is removed by the lift-off effect at the time of removal, the foreign matter can be prevented from attaching to the back surface 10b of the semiconductor wafer. For this reason, in the following He annealing process, it is possible to prevent foreign matter from falling onto the semiconductor wafer 10 immediately below, and to prevent the annealing furnace from being contaminated by foreign matter.
  • FIG. 7 is a cross-sectional view showing an end portion of the semiconductor wafer in the semiconductor device manufacturing method according to the embodiment.
  • the element structure is not shown. It is desirable to remove the protective film 17 formed on the back surface of the semiconductor wafer 10 from the wafer edge 24, particularly the portion that contacts the holding portion 37 of the wafer holder. What is necessary is just to remove a part outside the device region outer peripheral edge 25 (S1 side in FIG. 7).
  • the protective film 17 is a resist film
  • the resist film can be removed by a chemical agent, so that the throughput is increased.
  • the protective film 17 is a resist film, it can be removed by exposing the wafer edge 24 with an edge rinse function of a spin coater or a peripheral exposure apparatus. The controllability is higher when the peripheral exposure apparatus is used. Similarly, it is desirable to remove the protective film 16 formed on the front surface of the semiconductor wafer 10 from the end portion outside the device region 23, particularly the portion that contacts the holding portion 37 of the wafer holder.
  • step S10 He annealing is performed (step S10).
  • Helium lattice defects formed in the n ⁇ type drift region 1 are recovered by He irradiation to adjust the amount of lattice defects in the semiconductor wafer 10. Thereby, career lifetime can be adjusted.
  • a back electrode (not shown) is formed on the entire back surface 10b of the semiconductor wafer 10 (step S11).
  • the back electrode is in contact with the p + -type collector region 13 and the n + -type cathode region 14.
  • the back electrode functions as a collector electrode and also functions as a cathode electrode.
  • the semiconductor wafer 10 is cut (diced) into chips and separated into individual pieces, thereby completing an RC-IGBT chip (semiconductor chip).
  • He irradiation may be performed on the entire surface without mounting the metal mask 31.
  • the semiconductor wafer 10 may be taken out to an environment other than the semiconductor clean room level due to He irradiation, and foreign matter may adhere to the back surface 10b. For this reason, it can suppress that a foreign material adheres to the semiconductor wafer 10 by providing a protective film in the back surface 10b. Further, when the semiconductor wafer 10 is mounted on the plate 35, foreign matter from the plate 35 may adhere to the semiconductor wafer 10, and this foreign matter can also be removed when the protective films 16 and 17 are removed.
  • the protective film is formed on the front surface (non-irradiated surface) side of the semiconductor wafer.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
  • the case of irradiating helium is described as an example.
  • the present invention is not limited to this, and the present invention can be applied to the case where ion implantation of a predetermined impurity is performed.
  • the RC-IGBT has been described as an example.
  • the present invention is not limited to this, and the present invention is not limited to this, but is applied to devices having various element structures that perform high acceleration energy helium irradiation and impurity ion implantation under the above-described conditions. The invention can be applied.
  • the present invention can be applied to a semiconductor device in which an FWD that introduces a lifetime killer and other semiconductor elements are combined.
  • Various dimensions and impurity concentrations are set in accordance with required specifications.
  • the present invention can be similarly realized even when the conductivity type (n-type, p-type) is inverted.
  • the method for manufacturing a semiconductor device according to the present invention is useful for a semiconductor device that requires ion implantation with high acceleration energy.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

半導体装置の製造方法は、まず、第１導電型の半導体基板（１０）の一方の主面（１０ａ）側に半導体素子のおもて面素子構造を形成する。次に、半導体基板（１０）の他方の主面（１０ｂ）側に第１保護膜（１７）を形成する。次に、第１保護膜（１７）を形成した他方の主面（１０ｂ）側から半導体基板（１０）にイオンを注入する。次に、第１保護膜（１７）を除去する。第１保護膜（１７）を形成後、半導体基板（１０）の一方の主面（１０ａ）側に第２保護膜（１６）を形成してもよい。

Description

半導体装置の製造方法
　この発明は、半導体装置の製造方法に関する。
　従来、高加速エネルギーでのイオン注入によりライフタイムキラーとなる不純物欠陥を導入することで特性向上および特性改善を図ったパワーデバイスが開発されている。例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）と当該ＩＧＢＴに逆並列に接続されたＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ：還流ダイオード）とを同一半導体チップに内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ）では、ヘリウム（Ｈｅ）を照射してライフタイムキラーとなる欠陥をｎ-型ドリフト領域に形成することが公知である。
　図８、図９は、従来のＲＣ－ＩＧＢＴの構造を示す断面図である。図８に示す従来のＲＣ－ＩＧＢＴでは、ｎ-型ドリフト領域１０１とｐ型ベース領域１０２との界面付近に、ヘリウム照射による欠陥１１５が形成されている。この欠陥１１５は、ＦＷＤ領域１２２だけでなく、ＩＧＢＴ領域１２１にも形成されている。ＩＧＢＴ領域１２１は、ＩＧＢＴが配置された領域である。ＦＷＤ領域１２２は、ＦＷＤが配置された領域である。また、図９に示すように、ＩＧＢＴ領域１２１での漏れ電流低減や損失低減を図るために、ＦＷＤ領域１２２のみに欠陥１１５を形成したＲＣ－ＩＧＢＴが提案されている。
　このようなＲＣ－ＩＧＢＴを作製（製造）するにあたって、欠陥１１５は、高加速で飛程の深いイオン注入、例えば、ヘリウム（Ｈｅ照射）を行うことにより形成される。図８のようなＩＧＢＴ領域１２１にも欠陥１１５を導入する場合は、半導体ウエハ１１０の裏面（ｐ+型コレクタ領域１１３、ｎ+型カソード領域１１４側）から全面に欠陥１１５を導入することにより形成される。図９のようにＦＷＤ領域１２２のみに欠陥１１５を導入する場合は、図１０に示すように形成される。
　図１０は、メタルマスクをマスクとして用いたイオン注入工程の状態を模式的に示す断面図である。不純物のイオン注入の遮蔽膜としてメタルマスク１３１を用いる場合、半導体ウエハ１１０に予め形成されたアライメントマーク（位置合わせ用マーク）を基準として半導体ウエハ１１０とメタルマスク１３１との位置合わせが行われ、両者が対向する主面同士が接触しないように例えばクリップやネジ（不図示）等で固定される。そして、半導体ウエハ１１０とメタルマスク１３１とが固定された状態で、図１０に示すように、メタルマスク１３１側から高加速エネルギーで不純物（例えば、Ｈｅイオン）を照射１３２することで、所定領域にのみ所定のイオン種の不純物や欠陥が導入される。
　図１１は、従来のＲＣ－ＩＧＢＴの製造方法におけるアライメントマークを示す上面図である。半導体ウエハ１１０の裏面にレジスト１１９を全面に塗布して、アライメントマーク１１８の位置が明確になるように、アライメントマーク１１８の周りにのみレジスト１１９を残している。
　また、メタルマスクに付着した汚染物質が半導体ウエハに照射されることを抑制する技術として、イオン照射の深さの調整を行うアブソーバをメタルマスクと半導体ウエハとの間に配置することが公知である（例えば、下記特許文献１参照。）。
特開２０１７－１５７７９５号公報
　従来、半導体素子が形成されたおもて面（非照射面）はキズができることを避けるため、保護膜を形成して保護を行っていた。例えば、保護膜は、レジスト膜・テープ等を用いている。しかしながら、半導体ウエハ１１０の裏面には、保護膜は設けられていなかった。
　ここで、ハードマスク１３１を半導体ウエハ１１０の裏面に装着する工程は、半導体クリーンルームレベルでない環境、例えば、クリーンルームでもクラスが低い（塵埃量が多い）環境で、実施される場合がある。この場合、ハードマスク１３１と半導体ウエハ１１０の裏面との間に異物が付着する場合がある。異物が付着した場合でも、ヘリウム照射後、ハードマスク１３１を外した後、半導体ウエハ１１０の枚葉処理による両面洗浄を行い、この後のバッチ式洗浄槽による両面洗浄を行うことで異物を除去できる場合が多い。
　しかしながら、半導体ウエハ１１０に付着した異物が洗浄工程で除去されない場合がある。例えば、半導体ウエハ１１０の材料のシリコンと付着しやすい異物は除去されにくい。この場合、洗浄工程で除去しきれない異物は、その後のアニール工程（縦型炉で実施）において、以下のような問題を発生させる。図１２は、従来のＲＣ－ＩＧＢＴの製造方法におけるアニール炉を模式的に示す断面図である。洗浄工程で除去しきれない異物があると、そのまま焼き付いて不良の原因になったり、図１２のＡに示すように、異物１４０が直下の半導体ウエハ１１０に落下し、直下の半導体ウエハ１１０の表面上で不良が発生するという問題が生じる。また、異物１４０により、アニール炉が汚染され、他の半導体ウエハ１１０への汚染を起こすという問題が生じる。
　また、アブソーバをメタルマスクと半導体ウエハとの間に配置する従来技術でも、アブソーバ、メタルマスクを半導体ウエハに装着する工程が、半導体クリーンルームレベルの環境で実施されないと、アブソーバが汚染源になり、アブソーバと半導体ウエハの裏面との間に異物が付着する場合がある。このため、洗浄工程で除去しきれない異物があると、アブソーバがない場合と同様の問題が生じる。
　この発明は、上述した従来技術による問題点を解消するため、高加速で飛程の深いイオン注入を実施する際に、異物が半導体ウエハに付着することを抑制できる半導体装置の製造方法を提供することを目的とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板の一方の主面側に半導体素子のおもて面素子構造を形成する第１工程を行う。次に、前記半導体基板の他方の主面側に第１保護膜を形成する第２工程を行う。次に、前記第１保護膜を形成した主面側から前記半導体基板にイオンを注入する第３工程を行う。次に、前記第１保護膜を除去する第４工程を行う。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程より後、前記第３工程より前に、前記半導体基板の一方の主面側に第２保護膜を形成する第５工程を含むことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１保護膜と前記第２保護膜は、同様の材料から形成されることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記半導体基板の端部には前記第１保護膜を形成しないことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１保護膜にアライメントマークを形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記第２保護膜にアライメントマークを形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、前記半導体基板の前記一方の主面側にアライメントマークを形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程と前記第２工程との間に前記半導体基板の他方の主面を研削する工程をさらに含むことを特徴とする。
　上述した発明によれば、半導体ウエハ（第１導電型の半導体基板）の裏面（照射面）に保護膜（第１保護膜）が形成されている。これにより、保護膜を除去する際に、半導体ウエハの裏面に付着した異物が除去時のリフトオフ効果で除去され、異物が半導体ウエハに付着することを抑制できる。このため、アニール工程で、異物がそのまま焼き付いて不良の原因になったり、直下の半導体ウエハに落下することを防止し、異物により、アニール炉が汚染されることも防止できる。
　本発明にかかる半導体装置の製造方法によれば高加速で飛程の深いイオン注入を実施する際に、異物が半導体ウエハに付着することを抑制できるという効果を奏する。
図１は、実施の形態にかかる半導体装置の製造方法の一部の工程の概要を示すフローチャートである。 図２は、実施の形態にかかる半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 図３は、実施の形態にかかる半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 図４は、実施の形態にかかる半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 図５は、実施の形態にかかる半導体装置の製造方法におけるアライメントマークを示す上面図である。 図６は、実施の形態にかかる半導体装置の製造方法におけるメタルマスクの設置を示す斜視図である。 図７は、実施の形態にかかる半導体装置の製造方法における半導体ウエハの端部を示す断面図である。 図８は、従来のＲＣ－ＩＧＢＴの構造を示す断面図である。 図９は、従来のＲＣ－ＩＧＢＴの構造を示す断面図である。 図１０は、メタルマスクをマスクとして用いたイオン注入工程の状態を模式的に示す断面図である。 図１１は、従来のＲＣ－ＩＧＢＴの製造方法におけるアライメントマークを示す上面図である。 図１２は、従来のＲＣ－ＩＧＢＴの製造方法におけるアニール炉を模式的に示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、”－”はその直後の指数につくバーを意味しており、指数の前に”－”を付けることで負の指数を表している。
（実施の形態）
　実施の形態にかかる半導体装置の製造方法について、ＦＷＤ領域にヘリウム（Ｈｅ）照射によりヘリウムの欠陥を導入した耐圧１２００ＶクラスのＲＣ－ＩＧＢＴを例に説明する。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。図１は、実施の形態にかかる半導体装置の製造方法の一部の工程の概要を示すフローチャートである。図２～図４は、実施の形態にかかる半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である。
　ＲＣ－ＩＧＢＴは、例えばトレンチゲート構造のＩＧＢＴと、このＩＧＢＴに逆並列に接続したＦＷＤとを同一の半導体基板（半導体チップ）上に一体化してなる。具体的には、同一の半導体基板上の活性領域に、ＩＧＢＴの動作領域となるＩＧＢＴ領域２１と、ＦＷＤの動作領域となるＦＷＤ領域２２とが並列に設けられている（図２参照）。活性領域は、オン状態のときに電流が流れる領域である。活性領域の周囲を囲むエッジ終端領域（不図示）にガードリングやフィールドプレート等の耐圧構造が設けられていてもよい。
　まず、半導体装置のおもて面に素子構造を形成する（ステップＳ１：第１工程）。図２に示すように、ｎ-型ドリフト領域１となるｎ-型の半導体ウエハ（第１導電型の半導体基板）１０を用意する。半導体ウエハ１０の材料は、シリコン（Ｓｉ）であってもよいし、炭化珪素（ＳｉＣ）であってもよい。以下、半導体ウエハ１０がシリコンウエハである場合を例に説明する。半導体ウエハ１０の不純物濃度は、例えば比抵抗が２０Ωｃｍ以上９０Ωｃｍ以下程度となる範囲であってもよい。半導体ウエハ１０のおもて面１０ａは、例えば（００１）面であってもよい。半導体ウエハ１０の厚さ（後述するバックグラインド前の厚さ）は、例えば７２５μｍであってもよい。
　ここから、おもて面素子構造を形成する。まず、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウエハ１０のおもて面１０ａ側に、ＩＧＢＴのｐ型ベース領域２、ｎ+型エミッタ領域３およびｐ+型コンタクト領域４を形成する。ｐ型ベース領域２は、ＩＧＢＴ領域２１からＦＷＤ領域２２にわたって活性領域全面に形成される。ｐ型ベース領域２は、ＦＷＤ領域２２においてｐ型アノード領域を兼ねる。ｎ+型エミッタ領域３およびｐ+型コンタクト領域４は、ＩＧＢＴ領域２１においてｐ型ベース領域２の内部に選択的に形成される。
　半導体ウエハ１０の、ｐ型ベース領域２および後述するｎ型フィールドストップ（ＦＳ）層１２、ｐ+型コレクタ領域１３およびｎ+型カソード領域１４以外の部分がｎ-型ドリフト領域１である。ＩＧＢＴ領域２１において、ｎ-型ドリフト領域１とｐ型ベース領域２との間に、ｎ型蓄積層５を形成してもよい。ｎ型蓄積層５は、ＩＧＢＴのターンオン時にｎ-型ドリフト領域１の少数キャリア（ホール）の障壁となり、ｎ-型ドリフト領域１に少数キャリアを蓄積する機能を有する。
　次に、半導体ウエハ１０のおもて面１０ａを熱酸化して、エッジ終端領域において半導体ウエハ１０のおもて面１０ａを覆うフィールド酸化膜を形成する。次に、フォトリソグラフィおよびエッチングにより、ＩＧＢＴ領域２１においてｎ+型エミッタ領域３、ｐ型ベース領域２およびｎ型蓄積層５を貫通してｎ-型ドリフト領域１に達するトレンチ６を形成する。トレンチ６は、半導体ウエハ１０のおもて面１０ａ側から見て、例えば、ＩＧＢＴ領域２１とＦＷＤ領域２２とが並ぶ方向（図２の横方向）と直交する方向（図２の奥行き方向）に延びるストライプ状のレイアウトに配置されている。
　また、トレンチ６は、ＩＧＢＴ領域２１と同様のレイアウトで、ＦＷＤ領域２２にも形成される。ＦＷＤ領域２２において、トレンチ６は、ｐ型ベース領域２（ｐ型アノード領域）を貫通してｎ-型ドリフト領域１に達する。次に、例えば熱酸化により、トレンチ６の内壁に沿ってゲート絶縁膜７を形成する。次に、半導体ウエハ１０のおもて面１０ａ上に、トレンチ６の内部を埋め込むようにポリシリコン（ｐｏｌｙ－Ｓｉ）層を形成する。次に、このポリシリコン層を例えばエッチバックして、ゲート電極８となる部分をトレンチ６の内部に残す。
　これらのｐ型ベース領域２、ｎ+型エミッタ領域３、ｐ+型コンタクト領域４、トレンチ６、ゲート絶縁膜７およびゲート電極８でトレンチゲート構造のＭＯＳゲートが構成される。ゲート電極８の形成後に、ｎ+型エミッタ領域３、ｐ+型コンタクト領域４およびｎ型蓄積層５を形成してもよい。ｎ+型エミッタ領域３は、隣り合うトレンチ６間（メサ領域）の少なくとも１つのメサ領域に配置されていればよく、ｎ+型エミッタ領域３を配置しないメサ領域が存在してもよい。また、ｎ+型エミッタ領域３は、トレンチ６がストライプ状に延びる方向に所定の間隔で選択的に配置されていてもよい。
　次に、半導体ウエハ１０のおもて面１０ａ上に、ゲート電極８を覆うように層間絶縁膜９を形成する。次に、層間絶縁膜９をパターニングして、層間絶縁膜９を深さ方向に貫通する複数のコンタクトホールを形成する。深さ方向とは、半導体ウエハ１０のおもて面１０ａから裏面１０ｂに向かう方向である。ＩＧＢＴ領域２１のコンタクトホールには、ｎ+型エミッタ領域３およびｐ+型コンタクト領域４が露出される。ＦＷＤ領域２２のコンタクトホールには、ｐ型ベース領域２が露出される。
　次に、層間絶縁膜９上に、コンタクトホールを埋め込むようにおもて面電極１１を形成する。おもて面電極１１は、ＩＧＢＴ領域２１においてｐ型ベース領域２、ｎ+型エミッタ領域３およびｐ+型コンタクト領域４に電気的に接続され、エミッタ電極として機能する。また、おもて面電極１１は、ＦＷＤ領域２２においてｐ型ベース領域２に電気的に接続され、アノード電極として機能する。おもて面電極１１は、ｎ+型エミッタ領域３を配置しないメサ領域においてｐ型ベース領域２に電気的に接続されていてもよい。次に、ポリイミドなどのパッシベーション膜（図示していない）をエッジ終端領域に形成して、おもて面素子構造が完成する。
　次に、半導体ウエハ１０を裏面１０ｂ側から研削していき（バックグラインド）（ステップＳ２）、半導体装置として用いる製品厚さ（例えば１１５μｍ程度）の位置まで研削する。耐圧１２００Ｖの場合、半導体装置として用いる製品厚さは、例えば１１０μｍ以上１５０μｍ以下程度である。次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウエハ１０の裏面１０ｂ側に、ｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ　Ｓｔｏｐ）層１２およびｎ+型カソード領域１４を形成する。
　ｎ+型カソード領域１４は、半導体ウエハ１０の研削後の裏面１０ｂの表面層に、半導体ウエハ１０の裏面１０ｂの全面にわたって形成される。ｎ型フィールドストップ層１２は、半導体ウエハ１０の研削後の裏面１０ｂからｎ+型カソード領域１４よりも深い位置に形成される。ｎ型フィールドストップ層１２は、少なくともＩＧＢＴ領域２１からＦＷＤ領域２２にわたって形成される。ｎ型フィールドストップ層１２は、ｎ+型カソード領域１４に接していてもよい。
　次に、フォトリソグラフィおよびイオン注入により、ｎ+型カソード領域１４の、ＩＧＢＴ領域２１に対応する部分をｐ+型に変えることでｐ+型コレクタ領域１３を形成する。すなわち、ｐ+型コレクタ領域１３は、ＩＧＢＴ領域２１とＦＷＤ領域２２とが並ぶ方向においてｎ+型カソード領域１４に接する。ｐ+型コレクタ領域１３は、深さ方向においてｎ型フィールドストップ層１２に接していてもよい。ここまでの状態が図２に示される。
　次に、半導体ウエハ１０のおもて面１０ａ（非照射面）側に保護膜を形成する（ステップＳ３：第５工程）。例えば、図３に示すように、半導体ウエハ１０のおもて面１０ａ上に、保護膜（第２保護膜）１６を形成する。例えば、保護膜１６は、１μｍ以上１０μｍ以下の膜厚で形成する。１μｍ未満の膜厚だと、保護膜１６の表面に段差ができてしまい、保護膜としての機能が低下するためであり、１０μｍ以上であると、保護膜１６が剥離しにくいため、後述する洗浄工程の工数が長くなるためである。
　次に、半導体ウエハ１０の裏面１０ｂ（照射面）側に保護膜を形成する（ステップＳ４：第２工程）。例えば、図３に示すように、半導体ウエハ１０の裏面１０ｂ上に、保護膜（第１保護膜）１７を形成する。例えば、保護膜１７は、１μｍ以上８μｍ以下の膜厚で形成する。１μｍ未満の膜厚だと、保護膜１７の表面に段差ができてしまい、保護膜としての機能が低下するためであり、８μｍ以上であると保護膜１７によりＨｅの遮蔽が大きくなり、Ｈｅの飛程のばらつきが大きくなるためである。
　後述するＨｅの照射は保護膜１７を介して行われるため、保護膜１７の材料はＨｅを透過する材料である。例えば、レジスト膜、ポリイミド膜などの樹脂材料、ＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜、ＳｉＯ2（二酸化珪素）膜、ＳｉＮ（窒化珪素）膜が挙げられる。表面電極１１を形成後に保護膜１７を形成するため、形成時に高温にならない膜が好ましい。
　また、保護膜１６と保護膜１７は、同様の材料から形成されることが好ましい。同様の材料とは、同じ材料または同じ材料系の材料である。例えば、保護膜１６、１７をどちらもレジストで形成して、ポジ型およびネガ型のいずれかのフォトレジストに統一することが好ましい。このようにすることで、保護膜１６、１７の除去を同時に行うことができる。
　また、保護膜１７を保護膜１６より先に形成してもかまわない。同じ材料系から形成される場合、保護膜１６、１７を同時に形成してもかまわない。
　次に、アライメントマークを形成する（ステップＳ５：第２工程）。図５は、実施の形態にかかる半導体装置の製造方法におけるアライメントマークを示す上面図である。図５は、半導体ウエハ１０を裏面１０ｂ側から見た上面図である。図５に示すように、メタルマスク３１との位置合せに必要なアライメントマーク１８を形成する際に、アライメントマーク１８以外の部分は保護膜１７を残し、保護膜として使用する。図５のアライメントマーク１８の形状は例であり、十字・円・矩形等コントラストがはっきりしていればどのような形でもよい。本例では、アライメントマーク１８は、保護膜１７に形成されているが、保護膜１６に形成してもよい。また、おもて面１０ａの、おもて面電極１１、パッシベーション膜（図示していない）、その他の層でもよい。
　次に、半導体ウエハにメタルマスクを装着する（ステップＳ６）。図６は、実施の形態にかかる半導体装置の製造方法におけるメタルマスクの設置を示す斜視図である。図６に示すように、半導体ウエハ１０をプレート３５に設置して、半導体ウエハ１０に対してメタルマスク３１を対向配置し、アライメントを取る。
　プレート３５は、Ｈｅ照射を行うときに、半導体ウエハ１０を保持するウエハホルダーとなるものである。例えば、プレート３５には、図６に示すように、略円形状の半導体ウエハ１０を保持する円環状の保持部３７が備えられており、この保持部３７に設けられた開口部から半導体ウエハ１０の一面が露出させられるようにして半導体ウエハ１０が配置されるようになっている。また、プレート３５には保持片３６が備えられており、この保持片３６にてメタルマスク３１などを保持する。
　メタルマスク３１には、ＦＷＤ領域２２に対応する部分が開口した開口部３３、アライメント孔３４が設けられている。例えば、アライメント孔３４を通じて半導体ウエハ１０に形成しておいたアライメントマーク１８を確認することで、メタルマスク３１の半導体ウエハ１０に対するアライメントが取れるようになっている。
　次に、半導体ウエハの裏面からＨｅ照射を行う（ステップＳ７：第３工程）。図４に示すように、半導体ウエハ１０の裏面１０ｂから、メタルマスク３１をマスク（遮蔽膜）として高加速エネルギー（例えば１５ＭｅＶ以下）で深い飛程（例えば１００μｍ以上）のヘリウムの照射３２を行い、ｎ-型ドリフト領域１の内部にライフタイムキラーとなるヘリウムの欠陥１５を導入（形成）する。ヘリウムの欠陥１５は、ｎ-型ドリフト領域１の、ｐ型ベース領域２（ｐ型アノード領域）との境界付近に導入される。ヘリウムの注入深さ（飛程）ｄ２は、半導体ウエハ１０の裏面１０ｂから例えば１００μｍ程度であり、また、おもて面１０ａからの深さｄ１は例えば１５μｍ程度である。ここまでの状態が図４に示される。
　次に、半導体ウエハ１０を１枚ずつ枚葉洗浄を行い（ステップＳ８）、この後、半導体ウエハ１０を複数枚まとめてバッチ洗浄を行う（ステップＳ９：第４工程）。このバッチ洗浄により、保護膜１６、１７が除去される。この際、半導体ウエハの裏面１０ｂに付着した異物が除去時のリフトオフ効果で除去されるため、異物が半導体ウエハの裏面１０ｂに付着することを抑制できる。このため、以下のＨｅアニール工程で、異物が直下の半導体ウエハ１０に落下することを防止し、異物によりアニール炉が汚染されることも防止できる。
　また、図７は、実施の形態にかかる半導体装置の製造方法における半導体ウエハの端部を示す断面図である。図７では素子構造は図示していない。半導体ウエハ１０の裏面に形成された保護膜１７は、ウエハ端部２４、特にウエハホルダーの保持部３７に接触する部分は除去することが望ましい。デバイス領域外周端２５より外側（図７のＳ１側）の部分を除去すればよい。保護膜１７がレジスト膜である場合は、薬剤によりレジスト膜を除去できるため、スループットが早くなる。しかしながら、半導体ウエハ１０に異物が入りにくくするため、ウエハ端部２４に形成された部分も残すのが好ましく、ウエハ端部２４の剥離面２６より外側の部分だけ除去することが好ましい。剥離面２６の外側の部分とは、半導体ウエハ１０の側壁および面取り部分である。保護膜１７がレジスト膜である場合は、スピンコーターのエッジリンス機能または周辺露光装置でウエハ端部２４を露光することにより除去することができる。周辺露光装置を用いた方がより制御性が高い。半導体ウエハ１０のおもて面に形成された保護膜１６も同様に、デバイス領域２３より外側の端部、特にウエハホルダーの保持部３７に接触する部分は除去することが望ましい。
　次に、Ｈｅアニールを行う（ステップＳ１０）。Ｈｅ照射によりｎ-型ドリフト領域１内に形成されたヘリウム格子欠陥を回復させて半導体ウエハ１０中の格子欠陥量を調整する。これにより、キャリアライフタイムを調整することができる。
　次に、半導体ウエハ１０の裏面１０ｂの全面に、裏面電極（不図示）を形成する（ステップＳ１１）。裏面電極は、ｐ+型コレクタ領域１３およびｎ+型カソード領域１４に接する。裏面電極は、コレクタ電極として機能するとともに、カソード電極として機能する。その後、半導体ウエハ１０をチップ状に切断（ダイシング）して個片化することで、ＲＣ－ＩＧＢＴチップ（半導体チップ）が完成する。
　なお、ＦＷＤ領域２２にのみＨｅ照射をする場合を説明してきたが、メタルマスク３１を装着せずに全面にＨｅ照射を行ってもよい。この場合、メタルマスク３１を用いていないが、Ｈｅ照射のため、半導体クリーンルームレベルでない環境に半導体ウエハ１０を持ち出す場合があり、裏面１０ｂに異物が付着することがある。このため、裏面１０ｂに保護膜を設けることで、異物が半導体ウエハ１０に付着することを抑制できる。また、半導体ウエハ１０をプレート３５に装着する際に、プレート３５からの異物が半導体ウエハ１０に付着する場合があり、この異物も保護膜１６、１７を除去する際に除去することができる。
　以上、説明したように、実施の形態によれば、半導体ウエハのおもて面（非照射面）側に保護膜が形成されている。これにより、保護膜を除去する際に、半導体ウエハの裏面に付着した異物が除去時のリフトオフ効果で除去され、異物が半導体ウエハに付着することを抑制できる。このため、アニール工程で、異物が直下の半導体ウエハに落下することを防止し、異物により、アニール炉が汚染されることも防止できる。
　以上において本発明では、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ヘリウムを照射する場合を例に説明しているが、これに限らず、所定の不純物のイオン注入で行う場合に、本発明を適用可能である。また、上述した実施の形態では、ＲＣ－ＩＧＢＴを例に説明しているが、これに限らず、上記条件で高加速度エネルギーのヘリウム照射や不純物のイオン注入を行う様々な素子構造のデバイスに本発明を適用可能である。例えば、ライフタイムキラーの導入を行うＦＷＤと他の半導体素子とを組み合わせた半導体装置に適用可能である。また、各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
　以上のように、本発明にかかる半導体装置の製造方法は、高加速エネルギーでのイオン注入を行う必要のある半導体装置に有用である。
　１、１０１　ｎ-型ドリフト領域
　２、１０２　ｐ型ベース領域
　３、１０３　ｎ+型エミッタ領域
　４、１０４　ｐ+型コンタクト領域
　５、１０５　ｎ型蓄積層
　６、１０６　トレンチ
　７、１０７　ゲート絶縁膜
　８、１０８　ゲート電極
　９、１０９　層間絶縁膜
１０、１１０　半導体ウエハ
１０ａ　半導体ウエハのおもて面
１０ｂ　半導体ウエハの裏面
１１、１１１　おもて面電極
１２、１１２　ｎ型フィールドストップ層
１３、１１３　ｐ+型コレクタ領域
１４、１１４　ｎ+型カソード領域
１５、１１５　欠陥
１６　保護膜
１７　保護膜
１８、１１８　アライメントマーク
２１、１２１　ＩＧＢＴ領域
２２、１２２　ＦＷＤ領域
２３　デバイス領域
２４　ウエハ端部
２５　デバイス領域外周端
２６　剥離面
３１、１３１　メタルマスク
３２、１３２　Ｈｅ照射
３３　開口部
３４　アライメント孔
３５　プレート
３６　保持片
３７　保持部
１４０　異物

Claims (8)

  1. 　第１導電型の半導体基板の一方の主面側に半導体素子のおもて面素子構造を形成する第１工程と、
    　前記半導体基板の他方の主面側に第１保護膜を形成する第２工程と、
    　前記第１保護膜を形成した主面側から前記半導体基板にイオンを注入する第３工程と、
    　前記第１保護膜を除去する第４工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  2. 　前記第１工程より後、前記第３工程より前に、
    　前記半導体基板の一方の主面側に第２保護膜を形成する第５工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第１保護膜と前記第２保護膜は、同様の材料から形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記第２工程では、前記半導体基板の端部には前記第１保護膜を形成しないことを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 　前記第２工程では、前記第１保護膜にアライメントマークを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 　前記第５工程では、前記第２保護膜にアライメントマークを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  7. 　前記第１工程では、前記半導体基板の前記一方の主面側にアライメントマークを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 　前記第１工程と前記第２工程との間に前記半導体基板の他方の主面を研削する工程をさらに含むことを特徴とする請求項１～７のいずれか一つに記載の半導体装置の製造方法。
PCT/JP2019/015367 2018-05-10 2019-04-08 半導体装置の製造方法 WO2019216085A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201980005229.5A CN111247628B (zh) 2018-05-10 2019-04-08 半导体装置的制造方法
JP2020518199A JP6958732B2 (ja) 2018-05-10 2019-04-08 半導体装置の製造方法
US16/859,637 US20200258998A1 (en) 2018-05-10 2020-04-27 Method of manufacturing semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018091777 2018-05-10
JP2018-091777 2018-05-10

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/859,637 Continuation US20200258998A1 (en) 2018-05-10 2020-04-27 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
WO2019216085A1 true WO2019216085A1 (ja) 2019-11-14

Family

ID=68467921

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/015367 WO2019216085A1 (ja) 2018-05-10 2019-04-08 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US20200258998A1 (ja)
JP (1) JP6958732B2 (ja)
CN (1) CN111247628B (ja)
WO (1) WO2019216085A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7389619B2 (ja) 2019-11-11 2023-11-30 住重アテックス株式会社 マスクホルダ、固定装置、イオン照射方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324585A (ja) * 2005-05-20 2006-11-30 Nissan Motor Co Ltd 炭化珪素半導体装置及びその製造方法
JP2011108986A (ja) * 2009-11-20 2011-06-02 Fuji Electric Systems Co Ltd 多段エピタキシャル方式による超接合半導体装置の製造方法
JP2017092256A (ja) * 2015-11-10 2017-05-25 富士電機株式会社 半導体デバイスの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0478123A (ja) * 1990-07-20 1992-03-12 Fujitsu Ltd 半導体装置の製造方法
JP2003257828A (ja) * 2002-03-01 2003-09-12 Nec Electronics Corp 半導体装置の製造方法
JP5286706B2 (ja) * 2007-07-10 2013-09-11 三菱電機株式会社 電力用半導体装置とその製造方法
CN102822968B (zh) * 2010-04-02 2016-08-03 丰田自动车株式会社 具备具有二极管区和绝缘栅双极性晶体管区的半导体基板的半导体装置
WO2012020498A1 (ja) * 2010-08-12 2012-02-16 富士電機株式会社 半導体装置の製造方法
US9646860B2 (en) * 2013-08-09 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment systems and wafer bonding systems and methods
CN104810259B (zh) * 2014-01-28 2017-12-01 中芯国际集成电路制造(上海)有限公司 晶圆及其处理方法和半导体结构的形成方法
JP6272799B2 (ja) * 2015-06-17 2018-01-31 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112017002352B4 (de) * 2016-12-08 2023-12-14 Fuji Electric Co., Ltd. Verfahren zum herstellen einer halbleitervorrichtung
CN107604308B (zh) * 2017-10-30 2019-07-23 武汉华星光电半导体显示技术有限公司 金属掩膜板焊接方法及金属掩膜板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324585A (ja) * 2005-05-20 2006-11-30 Nissan Motor Co Ltd 炭化珪素半導体装置及びその製造方法
JP2011108986A (ja) * 2009-11-20 2011-06-02 Fuji Electric Systems Co Ltd 多段エピタキシャル方式による超接合半導体装置の製造方法
JP2017092256A (ja) * 2015-11-10 2017-05-25 富士電機株式会社 半導体デバイスの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7389619B2 (ja) 2019-11-11 2023-11-30 住重アテックス株式会社 マスクホルダ、固定装置、イオン照射方法

Also Published As

Publication number Publication date
CN111247628A (zh) 2020-06-05
JPWO2019216085A1 (ja) 2020-12-10
US20200258998A1 (en) 2020-08-13
CN111247628B (zh) 2024-04-30
JP6958732B2 (ja) 2021-11-02

Similar Documents

Publication Publication Date Title
US10629441B2 (en) Method of manufacturing semiconductor device
WO2016204098A1 (ja) 半導体装置
US10062761B2 (en) Method for manufacturing semiconductor device
US7964472B2 (en) Method of producing semiconductor device
US8691635B2 (en) Fabrication method of semiconductor device
JP2018157017A (ja) 半導体装置の製造方法
JP2010263149A (ja) 半導体装置
WO2019216085A1 (ja) 半導体装置の製造方法
US8309409B2 (en) Method for fabricating trench gate to prevent on voltage parasetic influences
CN113809145B (zh) 窄台面绝缘栅双极型晶体管器件及形成方法
US11081410B2 (en) Method of manufacturing semiconductor device
WO2016159385A1 (ja) 半導体装置
JP6492980B2 (ja) 半導体装置の製造方法
US10867798B2 (en) Method of manufacturing semiconductor device
JP3921764B2 (ja) 半導体装置の製造方法
US20140162413A1 (en) Method for manufacturing semiconductor device
JP2000164665A (ja) 半導体集積回路装置及びその製造方法
JP2007329279A (ja) 半導体装置の製造方法
JP2014112704A (ja) 半導体装置の製造方法
JP5758103B2 (ja) 半導体装置及び半導体装置の製造方法
KR100275950B1 (ko) 반도체장치의활성영역분리방법
JP2010239016A (ja) 半導体装置およびその製造方法
JP2000216380A (ja) 電界効果トランジスタ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19799756

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020518199

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19799756

Country of ref document: EP

Kind code of ref document: A1