JPH03101268A

JPH03101268A - ゲートターンオフサイリスタ

Info

Publication number: JPH03101268A
Application number: JP23711989A
Authority: JP
Inventors: Yukimasa Sato; 佐藤　行正; Tsutomu Yao; 勉八尾; Yoshiteru Shimizu; 清水　喜輝; Isamu Sanpei; 三瓶　勇; Kenji Yagishita; 柳下　健児
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-09-14
Filing date: 1989-09-14
Publication date: 1991-04-26
Anticipated expiration: 2013-06-11
Also published as: JP2764830B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ゲートターンオフサイリスタ（以下、ＧＴＯ
という）に係り、とくに、ｐｎｉｐｎ構造のＧＴＯに適
用して好適なアノード短絡構造を備えたＧＴＯに関する
。

［従来の技術］一般に、ｐｎｉｐｎ構造は、ｐｎｐｎ構造に比較して、
ｎベース層の厚さを小さくすることができるので、高耐
圧ＧＴ○の高速化を行うことができ、オン電圧の低減を
行うことができる点で有効である。しかし、このｐｎｉ
ｐｎ構造にアノード短絡構造を併用すると、この併用構
造を備えたＧＴｏは、ｐｎｐｎ構造の場合よりも、その
短絡抵抗が小さくなるため、ＧＴＯのトリガに要するゲ
ート電流が増大するという問題点を生じる。

このような問題点を解決することのできるアノード短絡
構造の従来技術として、例えば、特開昭６２−１８６５
６３号公報等に記載された技術が知られている。

この従来技術は、アノード短絡構造を同心円状のパター
ン構造とするものである。

また、このような構造のアノード短絡構造のｐｎｉｐｎ
構造への適用方法に関する従来技術として、例えば、　
［ビーシーアイエム　′８８・プロシーディング　第１
２５頁〜第１３３頁］　　（ＰＯ２月”８８・ＰＲＯＣ
ＥＥＤｒＮＧ　Ｐ１２５〜Ｐ１３３）等に記載された技
術が知られている。

この従来技術は、リング状のアノード短絡層が、細長い
短冊状のｎエミッタのアノード側投影部の中央部を通る
ように配置したものである。

［発明が解決しようとする課題］前記従来技術は、多数のｎエミッタを、放射状に、かつ
、複数のリング状に配列した大容量のＧＴｏに適用する
と、各ｎエミッタにより構成される単位ＧＴＯ素子のス
イッチング動作の均一化のため、各配列リング毎のリン
グ状アノード短絡層の、アノード短絡の強さ（以下、短
絡度という）の調整が必要な場合、配列リング相互間で
キャリアの流れ込みがあるため、リング状アノード短絡
層の短絡度が変化し、あるリングのキャリアの状態が変
化すると、他のリングに前記変化の影響を与え、その動
作を変化させるので、アノード短絡構造を設計すること
が難しく、スイッチング動作の均一化が困難であるとい
う問題点を有するようになる。

本発明の目的は、前記従来技術の問題点を解決し、ｐｎ
ｉｐｎ構造を有する大容量のＧＴＯに適用して、ＧＴＯ
のスイッチング動作を向上させることのできるアノード
短絡構造を提供することにあり、このような、アノード
短絡構造を備えたＧＴｏを提供することにある。

［課運を解決するための手段］本発明によれば前記目的は、同心円状のアノード短絡層
を、多数のｎエミッタによる各配列リングの間の領域を
アノード側に投影した部分内に形成するようにすること
により達成される。

［作　用コ多数のｎエミッタによる１つの配列リングから隣り合う
他の配列リングの方向へ流れ出したキャリアは、他の配
列リングの導通領域へ到達する前に、円配列リングの間
に形成されているアノード短絡層から排出されるので、
他の配列リングの動作に干渉することがない。

従って、１つの配列リングのリング状アノード短絡層の
構造が、他の配列リングの動作に影響をあたえることを
防止することができる。

し実施例］以下、本発明によるＧＴＯの実施例を図面により詳細に
説明する。

第１図は本発明の実施例のカソード側の平面図、第２図
（ａ）、（ｂ）、（Ｃ）は本発明の第１、第２、第３の
実施例の構造を示す断面図である。第１図、第２図にお
いて、１は円型半導体基体、２はｎエミッタ層、３はｐ
ベース層、４はｎベース層、５はｎ型のバッファ層、６
はｎエミッタ層、１０〜１２はｎ型のアノード短絡層で
ある。

本発明によるＧＴＯは、第１図に示すように、円型半導
体基体１に、細長い短冊状の多数のｎエミッタ層２が、
放射状、かつ、３重の同心円状リングになるように配列
されて構成されている。そして、第１図に斜線を施して
示したリング状の部分、すなわち、ｎエミッタ層２によ
る配列リングの間の領域をアノード側へ投影した部分に
は、ｎ型のアノード短絡層が形成されている。

このような平面構造を有するｐｎｉｐｎ構造のＧＴＯに
本発明を適用した本発明の第１、第２、第３の実施例を
示す第２図（ａ）、（ｂ）、（Ｃ）の断面図において、
各本発明の実施例は、複数に分割されたｎエミッタ層２
、ｐベース層３、ｎベース層４、ｎ型のバッファ層５、
ｎエミッタ層６及びｎ型の各アノード短絡層１０〜１２
により構成される。

各アノード短絡層１０〜１２は、円型半導体基体Ｉの径
方向における、ｎエミッタ２間の領域をアノード側に投
影した部分内、及び、円型半導体基体１の中央部と外周
部に形成されている。

なお、第２図は、図面の簡単化のため、電極及び酸化膜
、シリコンゴム等の表面保護膜の図示を省略している。

第２図に示す本発明の複数の実施例は、円型半導体基体
１の径方向における、ｎエミッタ２間の領域をアノード
側に投影した部分内、及び、円型半導体基体１の中央部
と外周部に、アノード短絡層１０〜１２を形成して構成
されている。

第２図（ａ）に、ＧＴＯ導通時の各ｎエミッタからのキ
ャリアの流れを模式的に示しているが、各ｎエミッタ層
２の投影部の外、すなわち、隣接するｎエミッタ層との
間の領域に拡散したキャリアは、アノード短絡層１０か
ら排出されることになり、隣接するｎエミッタ層の直下
の導通領域に流れ込むことがなく、隣接するｎエミッタ
層の動作に影響を与えることがない。

従って、第２図に示す前記本発明の第１、第２、第３の
実施例によれば、大口径のＧＴＯ素子において、各単位
ＧＴＯ素子の動作の均一化を図るために、ｎエミッタの
各配列リング毎に、短絡度の調整を行う場合、１つの配
列リングの短絡度が、他の配列リングの動作に影響を与
えることがないので、各配列リングについて独立にその
短絡度を設計することができ、ＧＴＯの設計が容易とな
り、また、ＧＴＯの動作を均一化することが容易となる
。

第２図に示すそれぞれの実施例は、動作の均一化のため
、次のようなパターン上の工夫がなされている。以下、
それぞれの実施例について説明する。

第２図（ａ）に示す本発明の第１の実施例は、隣接する
ｎエミッタ間（幅ｄ）のみならず、半導体基体１の中央
部及び外周部にもアノード短絡層が設けられている。そ
して、中央部のアノード短絡層１１の幅ｄ、、外周部の
アノード短絡層１２の幅ｄ、及びｎエミッタ配列リング
間の短絡層の幅ｄは、ｎベース層４内におけるのキャリ
ア拡散長６１以上の寸法に設定されている。

ＧＴＯの導通時、キャリアの流れは、図示拡散長ｄ、程
度、横方向に拡がる。そして、アノード短絡層が、キャ
リアの排出効果を発揮することができるのは、ｎエミッ
タ２の端部の直下からキャリア拡散長程度離れた部分ま
でである。

従って、各アノード短絡層の幅をこのキャリア拡散長ｄ
！以上に設定した本発明の第１の実施例によれば、短絡
の強さを一定とすることができる。

また、本発明の第１の実施例によれば、アノード短絡層
１１．１２が備えられることにより、円型半導体基体１
における、最内周配列リングと、最外周配列リングとの
短絡の強さを、これらのリングに挾まれる配列リングの
短絡の強さと同一にすることができ、ＧＴＯの動作の均
一化の向上を図ることができる。

第２図（ｂ）に示す本発明の第２の実施例は、ｎエミッ
タ２の投影部の端部とアノード短絡層との距離Ｑ、Ｑ、
、Ｑ２を前述したキャリア拡散長以上離し、その分ｐエ
ミッタ層６を広く形成したものである。

この本発明の第２の実施例によるＧＴＯは、該ＧＴ○の
導通時におけるアノード短絡層のキャリア排出効果を素
子全体で一様に弱め、これにより、動作の均一化を図る
ことができ、また、ｎエミッタを広くすることができた
ので、ＧＴＯのオン電圧を下げることができるという効
果を奏する。

第２図（ｃ）に示す本発明の第３の実施例は、中央部及
び外周部も含めたアノード短絡層の幅ｄを全て等しくし
、かつ、キャリア拡散長以下に設定したものである。

この本発明の第３の実施例によれば、アノード短絡層全
体が、キャリアの排出効果を持つことになり、アノード
短絡層の幅が異なることによる、短絡度の不均一を無く
し、短絡度を一定にすることができ、これにより、動作
の均一化を図ることができる。

第３図は本発明のさらに他の実施例である本発明の第４
、第５及び第６の実施例の構成を示す平面パターンの一
部を示す図である。第３図において、１３はアノード短
絡層であり、他の符号は第１図、第２図の場合と同一で
ある。

これらの実施例は、いずれも、短絡度の調整を行う実施
例であり、ｎエミッタ間に設けられたアノード短絡層１
０の他に、ｎエミッタの直下にもアノード短絡層を設け
て構成したものである。

第３図（ａ）に示す本発明の第４の実施例は、ｎエミッ
タ２の直下に同心円状のパターンによるアノード短絡層
を設けたものであり、第３図（ｂ）に示す本発明の第５
の実施例は、各ｎエミッタ２の直下に短冊状のパターン
によるアノード短絡層を設けたものである。さらに、第
３図（Ｃ）に示す本発明の第６の実施例は、第２図によ
り説明したアノード短絡層１０〜１２を、ｎエミッタ層
２の直下にも張り出したパターンとしたものである。

前述した本発明の第４〜第６の実施例は、いずれも、ｎ
エミッタ相互間の領域にアノード短絡層１０を有してい
るので、ｎエミッタ２の直下のアノード短絡層の寸法を
調整することにより、大口径のＧＴＯ素子の各配列リン
グ毎の短絡度を独立に調整することが可能である。

第４図はＧＴＯ素子全体で短絡の強さを均一にする本発
明の他の実施例である本発明の第７、第８の実施例のア
ノード側の構造のみを示す断面図である。第４図におい
て、２１は絶縁膜、３ｏはアノード電極であり、他の符
号は第３図の場合と同一である。

本発明の第７、第８の実施例は、共に、ＧＴ○素子の外
周部と中央部のアノード短絡層１２．１１の幅を、ｐエ
ミッタ層６間のアノードエミッタ層１０より広くしてい
るが、アノード短絡層１２．１１では、アノード電極３
０と接触しない部分が設けられている。

第４図（ａ）に示す本発明の第７の実施例は、アノード
短絡層１２．１工と、アノード電極３０とを接触させな
い部分にシリコン酸化膜等の絶縁膜２１が設けられて構
成されており、第４図（ｂ）に示す本発明の第８の実施
例は、アノード短絡層１２．１１の一部に、前記アノー
ド電極３０によって覆われない部分を設けて構成されて
いる。

一般に、アノード短絡層としてキャリアの排出効果があ
るのは、アノード電極と接触部分であるので、前記本発
明の第７、第８の実施例におけるアノード短絡層１２．
１１による短絡度は、これらアノード短絡層１２．１１
の全面がアノード電極３ｏと接触する場合よりも弱くな
る。

従って、これらの実施例によるアノード短絡層１２．１
１は、ｐエミッタ層６間にあるアノード短絡層１０より
も広く、本来の短絡度が大きなものであるが、この本発
明の第７及び第８の実施例の構造とすることにより、ア
ノード短絡層１２．１１の短絡度を弱めることができ％
ＧＴＯ素子全体として、短絡度を均一にすることができ
る。

［発明の効果コ以上説明したように本発明によれば、ＧＴ○素子全体で
短絡度を一様にすることができ、また、短絡度の調整が
容易どなり、単位ＧＴＯ素子の動作を均一にすることが
できるので、ＧＴＯのスイッチング性能の向上を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の実施例のカソード側の平面図、第２図
は本発明の第１、第２、第３の実施例の構造を示す断面
図、第３図は本発明の他の実施例である本発明の第４、
第５及び第６の実施例の構成を示す平面パターンの一部
を示す図、第４図はさらに本発明の他の実施例である本
発明の第７、第８の実施例のアノード側の構造のみを示
す断面図である。１・・・・・・円型半導体基体、２・・・・・・ｎエミ
ッタ層、３・・・・・・ｐベース層、４・・・・・・ｎ
ベース層、５・・・・・・ｎ型のバッファ層、６・・・
・・・ｐエミッタ層、１０〜１３・・・・・・ｎ型のア
ノード短絡層、２１・・・・・・絶縁膜、３０・・・・
・・アノード電極。）第１図第２図１０〜１３短絡層第３図（Ｃ）

Claims

【特許請求の範囲】１、隣接相互間でｐｎ接合を形成する少なくともｐｎｐ
ｎ４層からなる円形半導体基体を備え、該半導体基体内
に、カソード側エミッタ層が複数の短冊状領域に分割さ
れ、該短冊状領域が放射状かつ複数のリングに配列され
て形成され、アノード側ベース層が、該ベース層と同一
導電型の短絡層により、アノード側エミッタ層に設けら
れたアノード電極に部分的に接続されて形成され、前記
短絡層が同心円状のパターンを有するゲートターンオフ
サイリスタにおいて、前記短絡層が、少なくとも、カソ
ード側エミッタ層のリングとリングとの間の領域をアノ
ード側に投影した部分内に形成されることを特徴とする
ゲートターンオフサイリスタ。２、隣接相互間でｐｎ接合を形成する少なくともｐｎｐ
ｎ４層からなる円形半導体基体を備え、該半導体基体内
に、カソード側エミッタ層が複数の短冊状領域に分割さ
れ、該短冊状領域が放射状かつ複数のリングに配列され
て形成され、アノード側ベース層が、該ベース層と同一
導電型の短絡層により、アノード側エミッタ層に設けら
れたアノード電極に部分的に接続されて形成され、前記
短絡層が同心円状のパターンを有するゲートターンオフ
サイリスタにおいて、前記短絡層と、カソード側エミッ
タ層により形成されるリングをアノード側に投影した部
分とが、同心円状に交互に配置されていることを特徴と
するゲートターンオフサイリスタ。３、前記半導体基体の中央部と外周部とにも短絡層を設
け、かつ、前記半導体基体の径方向の各短絡層の幅を、
アノード側ベース層のキャリア拡散長以上としたことを
特徴とする特許請求の範囲第１項または第２項記載のゲ
ートターンオフサイリスタ。４、前記カソード側エミッタ層のアノード側へ投影した
部分の径方向における端部と、前記短絡層との距離をア
ノード側ベース層のキャリア拡散長以上としたことを特
徴とする特許請求の範囲第１項または第２項記載のゲー
トターンオフサイリスタ。５、前記半導体基体の中央部と外周部とに短絡層を設け
、かつ、前記半導体基体の径方向の各短絡層の幅が、ア
ノード側ベース層のキャリア拡散長以下で、かつ、全て
の短絡層でほぼ等しく設定されていることを特徴とする
特許請求の範囲第１項または第２項記載のゲートターン
オフサイリスタ。６、前記短絡層は、その径方向の端部が、前記カソード
側エミッタ層のアノード側へ投影した部分の径方向にお
ける端部と重なり合うように形成されていることを特徴
とする特許請求の範囲第１項ないし第５項の内１項記載
のゲートターンオフサイリスタ。７、前記カソード側エミッタ層のアノード側への投影部
分内に、短絡層が部分的に形成されていること特徴とす
る特許請求の範囲第１項ないし第５項の内１項記載のゲ
ートターンオフサイリスタ。８、前記部分的に形成された短絡層は、リング状に形成
されていることを特徴とする特許請求の範囲第７項記載
のゲートターンオフサイリスタ。９、前記部分的に形成された短絡層は、各カソード側エ
ミッタ層毎に短冊状に形成されていることを特徴とする
特許請求の範囲第７項記載のゲートターンオフサイリス
タ。１０、少なくとも、ｐｎｐｎ４層からなる半導体基体を
備え、アノード側ベース層が同一導電形の半導体層によ
って部分的にアノード電極に接続されるゲートターンオ
フサイリスタにおいて、半導体層の露出部にアノード電
極と接触しない部分を有することを特徴とするゲートタ
ーンオフサイリスタ。