JP2023545215A - 双方向サイリスタデバイス - Google Patents

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Abstract

第１の主面（２１）と第２の主面（２２）との間に延在する半導体本体（２）を備える双方向サイリスタデバイス（１）が提供され、第１の主電極（３１）および第１のゲート電極（４１）が第１の主面上に配置され、第２の主電極（３２）および第２のゲート電極（４２）が第２の主面上に配置される。第１の主電極は、互いに離間した複数の第１のセグメント（３１０）を備え、第１のセグメントのうちの少なくともいくつかは、第１の主面に向かって見て第１のゲート電極によって完全に囲まれる。第２の主電極は、互いに離間した複数の第２のセグメント（３２０）を備え、第２のセグメントのうちの少なくともいくつかは、第２の主面に向かって見て第２のゲート電極によって完全に囲まれる。

Description

双方向サイリスタデバイスが規定される。
様々な用途では、従来のフレキシブル交流伝送システム（ＦＡＣＴＳ）のような費用効率の高い逆並列接続サイリスタが必要である。これらは、一般にハイブリッドマルチモジュラコンバータ（ＭＭＣ）と呼ばれる高電圧直流（ＨＶＤＣ）伝送用の電圧源コンバータ（ＶＳＣ）に基づく次世代バルブの概念にも有益である。
双方向制御サイリスタ（ＢＣＴ）は、１つのウェハ上の２つの分離された個別にトリガされる領域によって形成される２つのモノリシックに集積された逆並列サイリスタ機能によって得ることができる。しかしながら、プロセスフローは非常に複雑であり、デバイス面積に依存する電気的パラメータは半分になる。例えば、サージ電流は、フルウェハデバイスの半分であり、サイリスタの熱抵抗は、同じサイズのウェハにおける単一サイリスタの熱抵抗の２倍である。
国際公開第２０１９／１５８５９４Ａ１号は、いわゆるＢｉＰＣＴ概念を記載しており、デバイスは、両方の逆並列ｐ－ｎ－ｐ－ｎセクションに対して共通のｐ－ｎ－ｐ領域を有する。この概念は、短い転流ターンオフ時間を得ることを可能にする。しかしながら、デバイスは、短いターンオン時間および高いｄｉ／ｄｔ能力に関して同時に最適化されない。
したがって、本発明の目的は、ターンオン時間およびターンオフ時間が短いデバイスを提供することである。
この目的は、とりわけ、請求項１に記載の双方向サイリスタデバイスによって達成される。開発および便宜は、さらなる請求項の主題である。
少なくとも１つの実施形態によれば、双方向サイリスタデバイスは、第１の主面と、第１の主面に対向する第２の主面との間に延在する半導体本体を備える。第１の主電極および第１のゲート電極が第１の主面上に配置される。第２の主電極および第２のゲート電極が第２の主面上に配置される。第１の主電極は、互いに離間した複数の第１のセグメントを備え、第１のセグメントのうちの少なくともいくつかは、第１の主面に向かって見て第１のゲート電極によって完全に囲まれる。第２の主電極は、互いに離間した複数の第２のセグメントを備え、第２のセグメントのうちの少なくともいくつかは、第２の主面に向かって見て第２のゲート電極によって完全に囲まれる。例えば、１つの第１のセグメントは、少なくとも１つの第１のエミッタ領域を介して第１のサイリスタ機能要素のカソードとして、および少なくとも１つの第１のエミッタ短領域を介して第２のサイリスタ機能要素のアノードとして作用する。
双方向サイリスタデバイスの動作中、サイリスタデバイスは、第１および第２のゲート電極を介して２つの対向する電流方向でオンにされ得る。その後、負荷転流によってオフにされることができる。関連する主電極のセグメントを囲むゲート電極は、非常に速くオンになるデバイスを得ることを可能にする。例えば、ゲート電極は、第１および第２の主面全体に分布してもよい。このようにして、ゲート電極とカソードとの間の境界が最大化され、高いｄｉ／ｄｔターンオン能力を有する高速ターンオンを容易にする。
双方向サイリスタデバイスの少なくとも１つの実施形態によれば、半導体本体は、第１の導電型の第１のベース層と、第１の導電型の第２のベース層と、第１のベース層と第２のベース層との間に配置される、第１の導電型とは異なる第２の導電型の第３のベース層とを備える。例えば、第１の導電型はｐ型であり、第２の導電型はｎ型であり、またはその逆である。
例えば、第１の主電極の第１のセグメントの各々は、第２の導電型の少なくとも１つの第１のエミッタ領域および第１の導電型の少なくとも１つの第１のエミッタ短領域に隣接する。
これに応じて、第２の主電極の第２のセグメントの各々は、第２の導電型の少なくとも１つの第２のエミッタ領域および第１の導電型の少なくとも１つの第２のエミッタ短領域に隣接する。
第３のベース層は、横方向、すなわち第１の主面に平行に延びる方向に、完全に非構造化されてもよい。２つの逆並列サイリスタ間の分離領域は、各サイリスタが全ウェハエリアを利用するという利点を省くことができる。
双方向サイリスタデバイスの少なくとも１つの実施形態によれば、第１のゲート電極は、第１のベース層とオーミックコンタクトを形成する。これは、例えば、第１のゲート電極と第１のベース層との間にｐ－ｎ接合が存在しないことを意味する。これに応じて、第２のゲート電極は、第２のベース層とオーミックコンタクトを形成することができる。
双方向サイリスタデバイスの少なくとも１つの実施形態によれば、第１の電極の１つのセグメントは、第１のエミッタ領域を介して第１のサイリスタ機能要素のカソードとして、および第１のエミッタ短領域を介して第２のサイリスタ機能要素のアノードとして作用する。
第１のサイリスタ機能要素および第２のサイリスタ機能要素は両方とも、第１のベース層と第３のベース層との間および第２のベース層と第３のベース層との間に形成されるｐ－ｎ接合の全エリアを使用することができる。
阻止方向に関して、第１のサイリスタ機能要素および第２のサイリスタ機能要素は、例えば逆並列に配置される。換言すれば、１つのサイリスタ機能要素のカソード短領域は、同時に逆並列サイリスタ機能要素のアノード領域として作用する。
例えば、サイリスタデバイスの記載された構成は、２つの逆並列サイリスタ間の分離領域の必要性を回避するためにアノード、カソードおよびゲート領域の交互嵌合を伴う同じデバイス内の２つの逆並列接続サイリスタ構造（第１のサイリスタ機能要素および第２のサイリスタ機能要素）をもたらす。
さらに、ゲート－カソード境界の長さが増加し、高速ターンオンのための増強されたｄｉ／ｄｔ能力をもたらし得る。同時に、ｄＶ／ｄｔ能力は変化しないままであり得る。
さらに、非常に低い回復電荷Ｑｒｒおよびターンオフ時間ｔｑ、ならびに同じサイズの単一サイリスタに近い非常に高いサージ電流能力が得られ得る。
双方向サイリスタデバイスの少なくとも１つの実施形態によれば、第１のゲート電極は、複数の第１のセルを有する第１のグリッド構造を備える。第１のセルは、第１の主面に向かって見て多角形形状を有してもよい。例えば、第１のセルは、六角形、八角形または四角形の形状を有することができる。例えば、サイリスタデバイスは、約１００ｍｍの直径を有するウェハに２０個以上２０００個以下の第１のセルを備える。セルの数は、サイリスタデバイスの特定の要件に応じて広範囲で変化し得る。
双方向サイリスタデバイスの少なくとも１つの実施形態によれば、第１のグリッド構造は、少なくともいくつかの領域においてハニカムパターンを形成する。例えば、ハニカムパターンは、正六角形によって形成される。
双方向サイリスタデバイスの少なくとも１つの実施形態によれば、第１のセルのうちの少なくとも１つの一辺の長さは、５００μｍ以上５０００μｍ以下、例えば９００μｍ以上３０００μｍ以下である。
双方向サイリスタデバイスの少なくとも１つの実施形態によれば、第１のセルのうちの少なくとも１つの一辺の幅は、１００μｍ以上２０００μｍ以下、例えば１００μｍ以上５００μｍ以下である。
「長さ」および「幅」という用語は、横方向の延長を指す。厚さは、鉛直方向、すなわち第１の主面に垂直な範囲を指す。
双方向サイリスタデバイスの少なくとも１つの実施形態によれば、少なくとも１つの第１のエミッタ短領域の最大横方向範囲は、５０μｍ以上１０００μｍ以下、例えば１００μｍ以上５００μｍ以下である。
双方向サイリスタデバイスの少なくとも１つの実施形態によれば、正確に１つのエミッタ短領域が第１のセルのうちの１つ内に配置される。
双方向サイリスタデバイスの少なくとも１つの実施形態によれば、複数の第１のエミッタ短領域が、第１のセルのうちの１つ内に配置される。例えば、第１のセルのうちの１つ内の第１のエミッタ短領域の数は、２以上１００以下である。
双方向サイリスタデバイスの少なくとも１つの実施形態によれば、同じ第１のセル内に配置される少なくとも２つの第１のエミッタ短領域は、最大横方向範囲に関して、例えば少なくとも５μｍまたは少なくとも１０μｍまたは少なくとも２０μｍだけ互いに異なる。円形の第１のエミッタ短領域の場合、最大横方向範囲は円の直径に対応する。しかしながら、他の幾何学的ベース形状が第１のエミッタ短領域にも適用され得る。
例えば、第１のセグメントのエッジの近くに配置されるエミッタ短領域は、それぞれの第１のセグメントの中心の近くに配置される第１のエミッタ短領域の最大横方向範囲よりも小さい。
例えば、第１のセグメントのエッジに近い第１のエミッタ短領域の最大横方向範囲は、５０μｍ以上２５０μｍ以下であり、第１のセグメントの中心の近くに配置される第１のエミッタ短領域は、１５０μｍ以上５００μｍ以下の最大横方向範囲を有する。
サイリスタデバイスの少なくとも１つの実施形態によれば、同じ第１のセル内の２つのエミッタ短部間のエッジ間距離は、２００μｍ以上１０００μｍ以下、例えば３００μｍ以上５００μｍ以下である。
サイリスタデバイスの少なくとも１つの実施形態によれば、第１のグリッド構造と第１のグリッド構造に最も近く配置された第１のエミッタ短部との間のエッジ間距離は、５０μｍ以上４００μｍ以下、例えば１００μｍ以上２００μｍ以下である。この距離は、順方向阻止（いわゆるｄＶ／ｄｔ能力）および転流ターンオフ時間の下で高速電圧過渡現象を阻止する能力に影響を及ぼし得る。狭い間隔の第１のエミッタ短領域を有するデバイスは、オフにすることがより容易であり得る。
上記のパラメータは、既存のデバイス概念に適用されない設計規則を考慮に入れることができる。例えば、これは、１つのサイリスタ機能要素のカソード側のエミッタ短領域が、同時に逆並列サイリスタ機能要素のアノード領域として作用するためである。
第１の主面上の構成に関連して説明した上記の特徴は、第２の主面にも適用することができる。したがって、第２の主面上に、第１のグリッド構造および第１のセルに対応する第２のセルを有する第２のグリッド構造を設けることができる。
同様に、第１のエミッタ領域に対応する第２のエミッタ領域および第１のエミッタ短領域に対応する第２のエミッタ短領域が設けられてもよい。
サイリスタデバイスの少なくとも１つの実施形態によれば、増幅ゲート構造が、第１のゲート電極および第２のゲート電極の少なくとも一方に統合される。増幅ゲート構造は、大面積ウェハで短いターンオン時間および均一なターンオンを得るのに役立つ。デバイス自体によるゲート電流の固有の増幅は、かさばる駆動回路の必要性を回避することができる。増幅ゲート構造を使用することにより、第１のゲート電極および第２の電極の両方に対して短いターンオン時間を両方の電流方向において得ることができる。
サイリスタ装置の少なくとも１つの実施形態によれば、第１のゲート電極および第２のゲート電極は、同じベース形状を有する。換言すれば、第２のゲート電極は、第１のゲート電極のコピーまたは少なくとも相似のコピーを表す。
このようにして、両方の電流方向に対するサイリスタデバイスの対称的な挙動が容易になる。
例示的な実施形態および図において、同様または同様に作用する構成部品には同じ参照符号が付されている。一般に、個々の実施形態に関する相違点のみを説明する。特に明記しない限り、一実施形態における部分または態様の説明は、別の実施形態における対応する部分または態様にも適用される。
中央ゲート電極パッドを有する双方向サイリスタデバイスの例示的な実施形態の上面図である。 双方向サイリスタデバイスの例示的な実施形態による上面図の詳細を示す図である。 双方向サイリスタデバイスのさらなる例示的な実施形態による上面図の詳細を示す図である。 リソグラフィマスクに基づく双方向サイリスタデバイスの例示的な実施形態のゲート構造を示す図である。 図１Ｆの詳細を示す図である。 双方向サイリスタデバイスの例示的な実施形態の詳細の断面図である。 ゲート電極パッドおよび増幅ゲート構造の上面図を含む図１Ｆのさらなる詳細を示す図である。 双方向サイリスタデバイスの増幅ゲート構造の中央部分を示す図である。 双方向サイリスタデバイスの例示的な実施形態の詳細を示す上面図である。 双方向サイリスタデバイスの例示的な実施形態の詳細を示す上面図である。 双方向サイリスタデバイスの例示的な実施形態の詳細を示す上面図である。 双方向サイリスタデバイスの例示的な実施形態の詳細を示す上面図である。
図に示される要素およびそれらの互いのサイズ関係は、必ずしも縮尺通りではない。むしろ、個々の要素または層の厚さは、より良い表現可能性のために、および／またはより良い理解のために、誇張されたサイズで表され得る。
例示的な実施形態による双方向サイリスタデバイス１の概略上面図が図１Ａに示されている。第１の主電極３１および第１のゲート電極４１が、双方向サイリスタデバイス１の半導体本体２の第１の主面２１上に配置される。
第１の主電極３１は、互いに離間した複数の第１のセグメント３１０を備える。第１のセグメント３１０の少なくとも一部、例えば第１のセグメントの少なくとも５０％、または少なくとも９０％、または全部は、第１の主面２１に向かって見て、第１のゲート電極４１によって完全に囲まれる。
第１のゲート電極４１は、第１のグリッド構造４１１および第１のゲート電極パッド４１０を備える。第１のゲート電極パッド４１０は、第１のゲート電極４１に外部から電圧および電流を印加するための外部コンタクトとして構成される。
図１Ａ～図１Ｅに示す例示的な実施形態では、第１のグリッド構造４１１は、六角形の複数の第１のセル４１１０を含み、それによってハニカム構造を形成する。しかしながら、他の多角形の第１のセル、例えば四角形または八角形も第１のグリッド構造４１１に適用され得る。
図１Ｆの断面図に示すように、第２の主電極３２および第２のゲート電極４２は、第１の主面２１の反対側に配置された半導体本体の第２の主面２２上に配置される。第２の主電極３２は、第１の主電極３１と同様に、複数の第２のセグメント３２０に分割される。第２のセグメント３２０の少なくとも一部、例えば第２のセグメント３２０の少なくとも５０％、または少なくとも９０％、または全部は、第２の主面２２に向かって見て、第２のゲート電極４２によって完全に囲まれる。
半導体本体２は、第１の導電型の第１のベース層５１および第２のベース層５２を備える。第１の導電型とは異なる第２の導電型の第３のベース層５３が、鉛直方向において第１のベース層５１と第２のベース層５２との間に配置される。第１の主電極３１の第１のセグメント３１０の各々は、第２の導電型の少なくとも１つの第１のエミッタ領域６１および第１の導電型の少なくとも１つの第１のエミッタ短領域７１に隣接する。例えば、第１の導電型はｐ型であり、第２の導電型はｎ型であり、またはその逆である。
第２の主電極３２の第２のセグメント３２０の各々は、第２の導電型の少なくとも１つの第２のエミッタ領域６２および第１の導電型の少なくとも１つの第２のエミッタ短領域７２に隣接する。
第１のゲート電極４１は、第１の主面２１に隣接する半導体本体２の第１のゲートコンタクト領域９１を介して、第１のベース層５１とオーミックコンタクトを形成する。第２のゲート電極４２は、第２の主面２２に隣接する半導体本体２の第２のゲートコンタクト領域９２を介して、第２のベース層５２とオーミックコンタクトを形成する。第１のゲートコンタクト領域９１および第２のゲートコンタクト領域９２は、第１のベース層５１と同じ導電型である。
２つの矢印を使用して図１Ｆに概略的に示されるように、双方向サイリスタデバイス１は、２つの逆並列接続サイリスタ構造を表す第１のサイリスタ機能要素１１および第２のサイリスタ機能要素１２を含む。
第１の主電極３１は、第１のエミッタ領域６１を介して第１のサイリスタ機能要素１１のカソードとして作用する。第２のサイリスタ機能要素１２では、第１の主電極３１は第１のエミッタ短領域７１を介してアノードとして作用する。
第１のサイリスタ機能要素１１は、アノードとして作用する第２のエミッタ短領域７２、第２のベース層５２、第３のベース層５３、第１のベース層５１および第１のエミッタ領域６１によって形成される。これに応じて、第２のサイリスタ機能要素１２は、第１のエミッタ短領域７１、第１のベース層５１、第３のベース層５３、第２のベース層５２および第２のエミッタ領域６２によって形成される。その結果、エミッタ短領域７１、７２はまた、関連する逆並列サイリスタ機能要素のアノードの機能を果たす。
第１のベース層５１と第３のベース層５３との間、および、第３のベース層５３と第２のベース層５２との間には、半導体本体２の全エリアにわたるｐ－ｎ接合が形成される。したがって、第１のサイリスタ機能要素１１と第２のサイリスタ機能要素１２の両方がこれらのｐ－ｎ接合の全エリアを使用してもよい。このようにして、同じサイズの単一サイリスタに近い高いサージ電流能力を得ることができる。非常に低い回復電荷Ｑｒｒおよび短いターンオフ時間ｔｑを有する電圧転流による良好なターンオフ能力が得られ得る。
双方向サイリスタデバイス１の動作中、第１の主電極３１の第１のセグメント３１０は、例えば導電性プレートまたは導電性ウェハを第１の主電極３１に押し付けることによって同じ電位に電気的に接触されてもよい。図１Ｆに示すように、第１のグリッド構造４１１内の第１のゲート電極４１の厚さは、第１の主電極３１の厚さよりも小さい。したがって、第１のグリッド構造４１１はプレートまたはウェハと電気的接触を形成しない。第２の主電極３２についても同様である。
半導体本体２は、例えば、シリコンを含む。しかしながら、他の半導体材料、例えばＳｉＣのようなワイドバンドギャップ材料も使用することができる。
図１Ｄでは、第１のゲート電極４１の構造は、１００ｍｍの直径を有するウェハ用のフォトリソグラフィマスクによって示されている。このサイズのデバイスは、例示的に、第１のグリッド構造４１１によって形成される数百の第１のセルを有する。しかしながら、第１のセルの数は、双方向サイリスタデバイス１の意図される用途に応じて広い範囲内で変化し得る。
第１の主面２１に向かって見た図は、第２の主面２２に向かって見た図に対応してもよい。したがって、第２の主面２２に向かって見た図は、図面に明示的に示されていない。
例えば、第１の主電極３１、第１のゲート電極４１、第１のグリッド構造４１１、第１のセル４１１０、第１のエミッタ領域６１および第１のエミッタ短領域７１に関連して、第１の主面２１上の構成に関連して説明した特徴およびパラメータは、同様に、例えば、第２の主電極３２、第２のゲート電極４２、第２のグリッド構造４２１、第２のセル４２１０、第２のエミッタ領域６２および第２のエミッタ短領域７２それぞれについて、第２の主面２２上の対応する要素にも適用され得る。
例えば、双方向サイリスタデバイス１は、第３のベース層５３を通って延在する平面に関して対称または少なくとも実質的に対称であってもよい。
図１Ｂ、図１Ｃおよび図１Ｅは、第１の主電極３１の第１のセグメント３１０内の第１のエミッタ短領域７１の配置の異なる例を示す。
図１Ｂに示す例では、各第１のセグメント３１０は、複数の第１のエミッタ短領域７１と重なり、１つの第１のエミッタ短領域７１は第１のセグメント３１０の中心に配置され、他方、さらなる第１のエミッタ短領域７１は第１のセグメント３１０の周囲に沿って配置される。
図１Ｃの例では、中央の第１のエミッタ短領域７１は、いくつかのより小さい第１のエミッタ短領域７１によって置き換えられている。
双方向サイリスタデバイス１の様々なパラメータは、図１Ｅに関連して以下に説明される。しかしながら、パラメータは、さらなる例にも適用され得る。
第１のセル４１１０の一辺４１１１の長さＬ１は、例えば、５００μｍ以上５０００μｍ以下、または、９００μｍ以上３０００μｍ以下である。長さＬ１が大きいほど、第１の主電極３１の第１のセグメント３１０の連続面積が大きくなる。
第１のセル４１１０のうちの少なくとも１つの一辺の幅Ｗ１は、１００μｍ以上２０００μｍ以下、例えば１００μｍ以上５００μｍ以下である。辺の幅は、それらの厚さとともに、第１のグリッド構造４１１の断面を画定する。第１のグリッド構造４１１の厚さは、例えば、３μｍ以上３０μｍ以下または５μｍ以上１２μｍ以下である。例えば、これらのパラメータを使用して、第１のグリッド構造４１１の断面は、第１のゲート電極パッド４１０から第１のグリッド構造４１１の最外エリアまでのゲート経路に沿った著しい電圧降下を回避するのに十分な大きさである。
第１のエミッタ短領域７１の最大横方向範囲Ｅ１は、例えば、５０μｍ以上１０００μｍ以下、または１００μｍ以上５００μｍ以下である。図１Ｂに示すように、例えば、１つの第１のセル内に配置された第１のエミッタ短領域７１はまた、最大横方向範囲に対して異なる値を有してもよい。
例えば、第１のセルのエッジに近接して配置された第１のエミッタ短領域７１は、５０μｍ以上２５０μｍ以下の直径を有してもよく、セルの中心の近くに配置される第１のエミッタ短領域７１は、１５０μｍ以上５００μｍ以下の直径を有してもよい。
同じ第１のセル内の２つのエミッタ短領域７１間のエッジ間距離Ｄ１は、例えば、２００μｍ以上１０００μｍ以下、または３００μｍ以上５００μｍ以下である。エミッタ短領域間の距離は、ターンオフ時間ｔｑに対して十分に高いｄＶ／ｄｔ能力および低い値を提供するように適切に選択することができる。
第１のグリッド構造４１１と第１のグリッド構造に最も近く配置された第１のエミッタ短領域との間のエッジ間距離Ｄ２は、例えば、５０μｍ以上４００μｍ以下、または１００μｍ以上２００μｍ以下である。この範囲の距離は、良好な転流ターンオフ能力を提供することができる。
第１の主面２１および第２の主面２２の両方からイオンを照射することにより、さらなるターンオフ性能の向上を図ることができる。例えば、これは、ｎ型の第３のベース層５３に近接した第１のベース層５１および第２のベース層５２の陽子照射によって得られ得る。陽子照射による局所寿命制御のこの方法は、国際公開第２０１９／１５８５９４Ａ１号に記載されており、その開示内容は参照により本明細書に組み込まれる。
記載されたデバイス構造は、第１および第２の主面上のゲート電極と主電極との間の界面面積が大幅に増加するため、高いｄｉ／ｄｔ能力を提供する。従来のデバイスと比較して、ゲート電流パルスの印加後の短いターンオン時間を得ることができる。
従来の装置では、主電極縁からの短領域の距離は、ｄＶ／ｄｔ能力に反比例するため、低く保たれている。これにより、ｄｉ／ｄｔ能力が低下する。対照的に、ｄＶ／ｄｔおよびｄｉ／ｄｔの高い値は、例えばゲート－カソード面積の大幅な増加に起因して、記載されたサイリスタデバイスについて同時に得ることができる。
例えば、記載された双方向サイリスタデバイス１は、電力用途、例えば１０００Ｖ以上の阻止電圧を必要とし、逆並列接続された高速位相制御サイリスタを必要とする用途、例えばＨＶＤＣまたはＦＡＣＴＳ用途に適している。
記載された双方向サイリスタデバイスは、それらの用途に対してコスト削減が得られるように非常に効率的な方法で製造することができる。
図１Ｇおよび図１Ｈに示すように、増幅ゲート構造８が、第１のゲート電極４１および／または第２のゲート電極４２に統合されてもよい。表現を容易にするために、図１Ｈの断面図は、第１の主面付近のデバイスの上部のみを示す。
増幅ゲート構造８は、第１のゲート電極４１のセクション８０を備える。図１Ｇに示す例示的な実施形態では、セクション８０は、第１のゲート電極パッド４１０の周りに延在するリングとして形成される。セクション８０は、第１の導電型の第１の部分領域８１および第２の導電型の第２の部分領域８２と重なる。これにより、第１のゲート電極パッド４１０を介して第１のゲート電極４１に印加される電流パルスが増幅される。原理的には、それは、２つのバイポーラトランジスタのダーリントン構成である。
図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄは、第１のセル４１１０内の第１のエミッタ短領域７１の配置のさらなる例を示す。これらの例では、六角形のセル４１１０の中心に１つの第１のエミッタ短領域７１が配置される。図２Ａ、図２Ｂ、および図２Ｃの例では、六角形の角の近くに６つのさらなる第１のエミッタ短領域７１が配置される。
図２Ａの例では、中央に配置された第１のエミッタ短領域は、さらなる第１のエミッタ短領域７１よりも大きい。長さＬ１が９３０μｍの場合、外側の第１のエミッタ短領域７１間の距離は４７５μｍである。外側の第１のエミッタ短領域と中央の第１のエミッタ短領域とのエッジ間距離は３５０μｍである。
図２Ｂの例では、第１のエミッタ短領域７１は、同じ最大横方向範囲Ｅ１を有する。例えば、Ｌ１＝９８０μｍおよびＥ１＝３００μｍの値の場合、第１のエミッタ短領域７１の隣り合う近隣間の距離は等しく、すなわち３００μｍである。
図２Ｃの例示的な実施形態では、中央における第１のエミッタ短領域７１は、さらなる第１のエミッタ短領域７１よりも小さい。例えば、Ｌ１＝１０８０μｍであり、第１のエミッタ短領域の最大横方向範囲Ｅ１は２００μｍであり、残りの第１のエミッタ短領域に対する最大横方向範囲Ｅ１が３００μｍの場合、第１のエミッタ短領域７１の隣り合う近隣間で４００μｍの等しい距離が得られ得る。上記のサイズおよび短部の配置は、最適な技術曲線ＶＴ－Ｑｒｒを提供することができる。
図２Ｄの例示的な実施形態では、正確に１つの第１のエミッタ短領域７１が第１のセル４１１０内に配置される。例えば、第１のエミッタ短領域７１は、第１のセル４１１０と同じ幾何学的形状、例えば六角形である。したがって、第１のセル４１１０のエッジと第１のエミッタ短領域７１のエッジとは平行に走る。エミッタ短領域７１は、第１のセグメント３１０に囲まれる。
上記のパラメータを使用して、例えばＱｒｒ、オン状態電圧ＶＴ、ターンオフ時間ｔｑ、ターンオンｄｉ／ｄｔ能力および／または（ｄｉ／ｄｔ）ｍａｘ能力に関して、特定の用途に関連する電気パラメータの最適な組合せを得ることができる。
半導体本体２は、図１Ｄに関連して説明したフルウェハであってもよい。しかしながら、半導体本体２はウェハの一部であってもよく、双方向サイリスタデバイス１は、処理されたウェハを個々のデバイスに個片化したチップである。この場合、双方向サイリスタデバイスは、例えばガードリングまたは可変横方向ドーピング（ＶＬＤ）を使用して、平面ｐｎ接合終端を備えることができる。同時に、逆阻止能力のために深いｐ型シンクを設けることができる。
なお、ここで説明する発明は、例示的な実施形態を用いて説明した内容に限定されるものではない。むしろ、本発明は、この特徴またはこの組合せ自体が請求項または例示的な実施形態において明示的に示されていなくても、特に請求項における特徴の任意の組合せを含む、任意の新規な特徴および特徴の任意の組合せを包含する。
参照符号のリスト
１ 双方向サイリスタデバイス
１１ 第１のサイリスタ機能要素
１２ 第２のサイリスタ機能要素
２ 半導体本体
２１ 第１の主面
２２ 第２の主面
３１ 第１の主電極
３１０ 第１のセグメント
３２ 第２の主電極
３２０ 第２のセグメント
４１ 第１のゲート電極
４１０ 第１のゲート電極パッド
４１１ 第１のグリッド構造
４１１０ 第１のセル
４１１１ 辺
４２ 第２のゲート電極
４２１ 第２のグリッド構造
４２１０ 第２のセル
５１ 第１のベース層
５２ 第２のベース層
５３ 第３のベース層
６１ 第１のエミッタ領域
６２ 第２のエミッタ領域
７１ 第１のエミッタ短領域
７２ 第２のエミッタ短領域
８ 増幅ゲート構造
８０ セクション
８１ 第１の部分領域（第１の導電型）
８２ 第２の部分領域（第２の導電型）
９１ 第１のゲートコンタクト領域
９２ 第２のゲートコンタクト領域
Ｌ１ 辺の長さ
Ｗ１ 辺の幅（第１／第２のゲート電極に覆われる）
Ｅ１ 第１のエミッタ短領域の最大横方向範囲
Ｄ１ エッジ間距離
Ｄ２ エッジ間距離

Claims (15)

  1. 第１の主面（２１）と第２の主面（２２）との間に延在する半導体本体（２）と、
    前記第１の主面（２１）上に配置された第１の主電極（３１）と、
    前記第２の主面（２２）上に配置された第２の主電極（３２）と、
    前記第１の主面（２１）上に配置された第１のゲート電極（４１）と、
    前記第２の主面（２２）上に配置された第２のゲート電極（４２）と
    を備える双方向サイリスタデバイス（１）であって、
    前記第１の主電極（３１）は、互いに離間した複数の第１のセグメント（３１０）を備え、前記第１のセグメント（３１０）のうちの少なくともいくつかは、前記第１の主面（２１）に向かって見て前記第１のゲート電極（４１）によって完全に囲まれ、
    前記第２の主電極（３２）は、互いに離間した複数の第２のセグメント（３２０）を備え、前記第２のセグメント（３２０）のうちの少なくともいくつかは、前記第２の主面（２２）に向かって見て前記第２のゲート電極（４２）によって完全に囲まれ、
    前記複数の第１のセグメント（３１０）のうちの１つは、前記少なくとも１つの第１のエミッタ領域（６１）を介して第１のサイリスタ機能要素（１１）のカソードとして、および少なくとも１つの第１のエミッタ短領域（７１）を介して第２のサイリスタ機能要素（１２）のアノードとして作用する、双方向サイリスタデバイス（１）。
  2. 前記半導体本体（２）は、
    第１の導電型の第１のベース層（５１）と、
    前記第１の導電型の第２のベース層（５２）と、
    前記第１のベース層（５１）と前記第２のベース層（５２）との間に配置される、前記第１の導電型とは異なる第２の導電型の第３のベース層（５３）と
    を備え、
    前記第１のセグメント（３１０）の各々は、前記第２の導電型の前記少なくとも１つの第１のエミッタ領域（６１）および前記第１の導電型の前記少なくとも１つの第１のエミッタ短領域（７１）に隣接する、請求項１に記載の双方向サイリスタデバイス（１）。
  3. 前記第１のゲート電極（４１）は、前記第１のベース層（５１）とオーミックコンタクトを形成する、請求項２に記載の双方向サイリスタデバイス（１）。
  4. 前記第２の主電極（３２）の前記第２のセグメント（３２０）の各々は、前記第２の導電型の少なくとも１つの第２のエミッタ領域（６２）および前記第１の導電型の少なくとも１つの第２のエミッタ短領域（７２）に隣接する、先行する請求項のいずれかに記載の双方向サイリスタデバイス（１）。
  5. 前記第１のゲート電極（４１）は、前記第１の主面（２１）に向かって見て多角形形状を有する複数の第１のセル（４１１０）を有する第１のグリッド構造（４１１）を備える、先行する請求項のいずれかに記載の双方向サイリスタデバイス（１）。
  6. 前記第１のグリッド構造（４１１）は、少なくともいくつかの領域においてハニカムパターンを形成する、請求項５に記載の双方向サイリスタデバイス（１）。
  7. 前記第１のセル（４１１０）のうちの少なくとも１つの一辺（４１１１）の長さ（Ｌ１）は、５００μｍ以上５０００μｍ以下である、請求項５または６に記載の双方向サイリスタデバイス（１）。
  8. 前記第１のセル（４１１０）のうちの少なくとも１つの一辺（４１１１）の幅（Ｗ１）は、１００μｍ以上２０００μｍ以下である、請求項５～７のいずれかに記載の双方向サイリスタデバイス（１）。
  9. 少なくとも１つの第１のエミッタ短領域（７１）の最大横方向範囲（Ｅ１）は、５０μｍ以上１０００μｍ以下である、請求項５～８のいずれかに記載の双方向サイリスタデバイス（１）。
  10. 複数の第１のエミッタ短領域（７１）が、前記第１のセル（４１１０）のうちの１つとともに配置される、請求項５～９のいずれかに記載の双方向サイリスタデバイス（１）。
  11. 同じ第１のセル内に配置される少なくとも２つの第１のエミッタ短領域（７１）は、前記最大横方向範囲に関して互いに異なる、請求項１０に記載の双方向サイリスタデバイス（１）。
  12. 同じ第１のセル内の２つのエミッタ短領域（７１）間のエッジ間距離（Ｄ１）は、２００μｍ以上１０００μｍ以下である、請求項１０または１１に記載の双方向サイリスタデバイス（１）。
  13. 前記第１のグリッド構造と前記第１のグリッド構造（４１１）に最も近く配置された前記第１のエミッタ短領域（７１）との間のエッジ間距離（Ｄ２）は、５０μｍ以上４００μｍ以下である、請求項５～１２のいずれかに記載の双方向サイリスタデバイス（１）。
  14. 増幅ゲート構造（８）が、前記第１のゲート電極（４１）および前記第２のゲート電極（４２）の少なくとも一方に統合される、先行する請求項のいずれかに記載の双方向サイリスタデバイス（１）。
  15. 前記第１のゲート電極（４１）および前記第２のゲート電極（４２）は、同じベース形状を有する、先行する請求項のいずれかに記載の双方向サイリスタデバイス（１）。
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