JPS60240159A - 静電誘導サイリスタ - Google Patents
静電誘導サイリスタInfo
- Publication number
- JPS60240159A JPS60240159A JP9607684A JP9607684A JPS60240159A JP S60240159 A JPS60240159 A JP S60240159A JP 9607684 A JP9607684 A JP 9607684A JP 9607684 A JP9607684 A JP 9607684A JP S60240159 A JPS60240159 A JP S60240159A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- region
- resistance
- coupling region
- turn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006698 induction Effects 0.000 title claims description 6
- 230000008878 coupling Effects 0.000 claims abstract description 23
- 238000010168 coupling process Methods 0.000 claims abstract description 23
- 238000005859 coupling reaction Methods 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000003068 static effect Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract 3
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は静電誘導サイリスタの埋め込みゲート構造に関
するもので、ｐ”ダイオードのｉ層に多数のチャネルを
形成するようにゲートを埋め込み、ゲートを露出された
領域にゲート電極を接続するようにした、埋め込みゲー
ト形静電誘導サイリスタ（以下８Ｉサイリスタと称す月
こ対して、ゲート電極から最も遠い長さ方向の中央部分
で、隣り合うゲート領域を連結するゲート結合領域をチ
ャネルを横断してチャネル部分に設けることにより、タ
ーンオンおよびターンオフなどの動作において、最も遅
れて動作する部分からゲート電極に至る間のゲート抵抗
を低減させる作用をさせ、制御可能な電流と電圧を大き
くシ、且つチャネル面積がゲート結合領域によって減少
するのを最小限とすることによって、電流容量の大きい
素子を得るようにしたものである。
するもので、ｐ”ダイオードのｉ層に多数のチャネルを
形成するようにゲートを埋め込み、ゲートを露出された
領域にゲート電極を接続するようにした、埋め込みゲー
ト形静電誘導サイリスタ（以下８Ｉサイリスタと称す月
こ対して、ゲート電極から最も遠い長さ方向の中央部分
で、隣り合うゲート領域を連結するゲート結合領域をチ
ャネルを横断してチャネル部分に設けることにより、タ
ーンオンおよびターンオフなどの動作において、最も遅
れて動作する部分からゲート電極に至る間のゲート抵抗
を低減させる作用をさせ、制御可能な電流と電圧を大き
くシ、且つチャネル面積がゲート結合領域によって減少
するのを最小限とすることによって、電流容量の大きい
素子を得るようにしたものである。
第３図は従来のＳＩサイリスタの一例の１区画分の断面
斜視図を示し、第４図は第３図のゲート部分のみを取り
出して示した平面図であって、単一の半導体基板内に多
数の区画が配設されて８Ｉサイリスタを構成している。
斜視図を示し、第４図は第３図のゲート部分のみを取り
出して示した平面図であって、単一の半導体基板内に多
数の区画が配設されて８Ｉサイリスタを構成している。
２はｎ形高抵抗領域、３はｐ形低抵抗からなるアノード
領域、４はｎ形低抵抗からなる短絡領域、５はｐ形のゲ
ート領域、６はｎ影領域、７はｎ形低抵抗からなるカソ
ード領域、８はチャネルであり、２〜８はシリコンなど
の半導体である。
領域、４はｎ形低抵抗からなる短絡領域、５はｐ形のゲ
ート領域、６はｎ影領域、７はｎ形低抵抗からなるカソ
ード領域、８はチャネルであり、２〜８はシリコンなど
の半導体である。
ｎ形高抵抗領域２の層とｎ影領域６の層の境界部には、
第４図に示すような格子状のゲート領域５が埋め込まれ
ており、このゲート領域５に囲まれたｎ形高抵抗領域２
の部分をチャネル８と称し、負荷電流は主としてこのチ
ャネル８部分を流れる。
第４図に示すような格子状のゲート領域５が埋め込まれ
ており、このゲート領域５に囲まれたｎ形高抵抗領域２
の部分をチャネル８と称し、負荷電流は主としてこのチ
ャネル８部分を流れる。
一般に第３図、第４図に示した一区画の寸法は、例えば
幅Ｗが０．５難程度、長さＬが３露程度と極めて小さい
ものであり、ゲート領域５の格子１本の幅は約２０μｍ
と非常に狭い。
幅Ｗが０．５難程度、長さＬが３露程度と極めて小さい
ものであり、ゲート領域５の格子１本の幅は約２０μｍ
と非常に狭い。
ｎ影領域６の層の上部にはｎ形低抵抗からなるカソード
領域７の層が重ねられて、その上面にカソード電極１１
が設けられている。ｎ形高抵抗領域２の層の下部の中央
部分にはｐ形像抵抗領域からなるアノード領域３の層が
ｐｎ接合を形成するごとく重ねられると共に、周辺部分
にはｎ形像抵抗領域からなる短絡領域４が設けられ、こ
れらアノード領域３と短絡領域４からなる層の下面にア
ノード電極９が設けられて、短絡領域４がｎ形高抵抗領
域２の層とアノード電極９とを周辺部分にお −いて短
絡するごとく構成されている。
領域７の層が重ねられて、その上面にカソード電極１１
が設けられている。ｎ形高抵抗領域２の層の下部の中央
部分にはｐ形像抵抗領域からなるアノード領域３の層が
ｐｎ接合を形成するごとく重ねられると共に、周辺部分
にはｎ形像抵抗領域からなる短絡領域４が設けられ、こ
れらアノード領域３と短絡領域４からなる層の下面にア
ノード電極９が設けられて、短絡領域４がｎ形高抵抗領
域２の層とアノード電極９とを周辺部分にお −いて短
絡するごとく構成されている。
更に、各区画のカソード領域７とｎ影領域６の両層の周
辺部は取り除かれ、格子状のゲート領域５の周辺部が露
出せしめられており、この露出面にゲート電極１０が設
けられている。このように構成された多数の区画が単一
の半導体基板内に多数配設されて８Ｉサイリスタを形成
している。
辺部は取り除かれ、格子状のゲート領域５の周辺部が露
出せしめられており、この露出面にゲート電極１０が設
けられている。このように構成された多数の区画が単一
の半導体基板内に多数配設されて８Ｉサイリスタを形成
している。
上記のように構成されたＳＩサイリスタは、ゲート電極
１０とカソード電極１１の間に適当な逆方向のゲート電
圧（逆バイアス電圧） Ｖｘｏを印加した状態では、ア
ノード電極９とカソード電極１１の間に印加される順方
向のアノード電圧ＹＡＫは阻止されて、アノード電流が
極めて微小なオフ状態となる。
１０とカソード電極１１の間に適当な逆方向のゲート電
圧（逆バイアス電圧） Ｖｘｏを印加した状態では、ア
ノード電極９とカソード電極１１の間に印加される順方
向のアノード電圧ＹＡＫは阻止されて、アノード電流が
極めて微小なオフ状態となる。
ゲート電極１０とカソード電極１１の間の逆バイアス電
圧を除去するか、あるいは順バイアスにすることによっ
てアノード電圧の阻止能力は失われ、アノード電流が流
れ易いオン状態へと移行し、すなわちターンオンし、ア
ノード電圧はオン状態のアノード電流、いわゆるオン電
流に見合ったオン電圧に低下する。
圧を除去するか、あるいは順バイアスにすることによっ
てアノード電圧の阻止能力は失われ、アノード電流が流
れ易いオン状態へと移行し、すなわちターンオンし、ア
ノード電圧はオン状態のアノード電流、いわゆるオン電
流に見合ったオン電圧に低下する。
再度適当な逆方向のゲート電圧ＶＫＧを印加することに
よって、アノード電流は減少し、且つアノード電圧は上
昇してオフ状態へ復帰、すなわちターンオフする。
よって、アノード電流は減少し、且つアノード電圧は上
昇してオフ状態へ復帰、すなわちターンオフする。
第３図および第４図に示した基本構造を有する区画を、
直径２５ｍの円形半導体基板内に多数並列配置して製作
された８Ｉサイリスタを、圧接形のパッケージに組み立
てて特性をめた。その結果、オフ電圧いわゆる耐圧は２
．５ ｋＶ、オン電圧は１０００Ａのオン電流で３■、
そしてターンオフ可能なアノード電流すなわち可制御電
流はゲート逆バイアス電圧−４０Ｖで１００ＯＡであっ
た。しかしながら、約１２０ＯＡのアノード電流をター
ンオフする際に破損した。
直径２５ｍの円形半導体基板内に多数並列配置して製作
された８Ｉサイリスタを、圧接形のパッケージに組み立
てて特性をめた。その結果、オフ電圧いわゆる耐圧は２
．５ ｋＶ、オン電圧は１０００Ａのオン電流で３■、
そしてターンオフ可能なアノード電流すなわち可制御電
流はゲート逆バイアス電圧−４０Ｖで１００ＯＡであっ
た。しかしながら、約１２０ＯＡのアノード電流をター
ンオフする際に破損した。
ターンオフ時にアノード電流が急激に減少するフォール
期間に発生するアノード電圧の最大値は破損した時に１
ｋＶであった。この８Ｉサイリスタのターンオフ時の破
損場所は１個所であって、その位置は第４図にＸ印で示
されるごとく、ゲート電極１０から遠い格子状のゲート
領域５の長手方向の中央部附近にあることがわかった。
期間に発生するアノード電圧の最大値は破損した時に１
ｋＶであった。この８Ｉサイリスタのターンオフ時の破
損場所は１個所であって、その位置は第４図にＸ印で示
されるごとく、ゲート電極１０から遠い格子状のゲート
領域５の長手方向の中央部附近にあることがわかった。
一方、可制御電流はターンオフ時のゲート逆バイアス電
圧を大きくするのに伴って増大する。
圧を大きくするのに伴って増大する。
以上の結果から、ターンオフ時の破損を防止して可制御
電流を大きくするには、埋め込みゲート構造面において
多数のチャネルの中で最も遅れてターンオフを完了する
部分のターンオフ能力を向上させるために、ゲート領域
５の格子の長さ方向の中央からゲート電極１０に至る間
のゲート抵抗を低減せしめることが有効である。
電流を大きくするには、埋め込みゲート構造面において
多数のチャネルの中で最も遅れてターンオフを完了する
部分のターンオフ能力を向上させるために、ゲート領域
５の格子の長さ方向の中央からゲート電極１０に至る間
のゲート抵抗を低減せしめることが有効である。
これを実現するためには、各区画の幅Ｗを小さくしてゲ
ート領域５の格子の長さを短かくすれば簡単であるが、
そのことは基板内の有効電流通流範囲であるチャネル８
の面積を、短絡領域４やゲ−ト電極１０部分の面積増加
のために相対的に減少せしめることになる。
ート領域５の格子の長さを短かくすれば簡単であるが、
そのことは基板内の有効電流通流範囲であるチャネル８
の面積を、短絡領域４やゲ−ト電極１０部分の面積増加
のために相対的に減少せしめることになる。
よって、本発明においてはゲート電極から最も遠い長手
方向の中央部で、隣り合うゲート領域を連結するゲート
結合領域をチャネルを横断してチャネル部分に設けるも
のである。
方向の中央部で、隣り合うゲート領域を連結するゲート
結合領域をチャネルを横断してチャネル部分に設けるも
のである。
上記のごとく、チャネル内に隣り合うゲート領域の連結
するゲート結合領域を設けることにより、ターンオンお
よびターンオフなどの動作において、最も遅れて動作す
る部分からゲート電極に至るゲート抵抗を低減させる作
用をさせ、制御可能な電流と電圧を大きくシ、且つチャ
ネル面積がゲート結合領域によって減少するのを最小限
とすることにより、電流容量の大きい素子を得ることが
できる。
するゲート結合領域を設けることにより、ターンオンお
よびターンオフなどの動作において、最も遅れて動作す
る部分からゲート電極に至るゲート抵抗を低減させる作
用をさせ、制御可能な電流と電圧を大きくシ、且つチャ
ネル面積がゲート結合領域によって減少するのを最小限
とすることにより、電流容量の大きい素子を得ることが
できる。
第１図は本発明にかかるＳＩサイリスタの埋め込みゲー
ト構造の一実施例を示す平面図で、第３図、第４図と同
一の符号は同一部分を示し、従来の構造と異なる点は各
チャネル８の中央部分に、格子状の隣り合うゲート領域
５を連結するゲート結合領域１２を設けたことにある。
ト構造の一実施例を示す平面図で、第３図、第４図と同
一の符号は同一部分を示し、従来の構造と異なる点は各
チャネル８の中央部分に、格子状の隣り合うゲート領域
５を連結するゲート結合領域１２を設けたことにある。
なお、このゲート結合領域１２はゲート領域５と同様の
方法によって作成するとよい。
方法によって作成するとよい。
ゲート電極１０から最も遠いゲート結合領域１２附近に
、ターンオフ動作遅れによる電流集中が生じた場合に、
電流集中点からゲート領域５を経てゲート電極１０に至
る間の抵抗は、ゲート結合領域１２によって低減される
。この作用によって、ゲート電極ｌＯへ引き抜き得る電
流値は増大することから、可制御電流とフォール期間に
発生するアノード電圧の許容値は大きくなり得る。
、ターンオフ動作遅れによる電流集中が生じた場合に、
電流集中点からゲート領域５を経てゲート電極１０に至
る間の抵抗は、ゲート結合領域１２によって低減される
。この作用によって、ゲート電極ｌＯへ引き抜き得る電
流値は増大することから、可制御電流とフォール期間に
発生するアノード電圧の許容値は大きくなり得る。
一方、ゲート結合領域１２によるチャネル面積の減少率
は小さいことから、オン電圧の増大は実用上問題になら
ない程度である。従って、ゲート結合領域１２によりゲ
ート抵抗が低減されることによってｄｖ／ｄｔ耐最の向
上が、更にはゲート領域の時定数が小さくなるこ七から
ターンオン時にも多数のチャネルが均一動作し易くなり
、ターンオン特性とｄｉ／ｄｔ耐量の向上が可能となる
。
は小さいことから、オン電圧の増大は実用上問題になら
ない程度である。従って、ゲート結合領域１２によりゲ
ート抵抗が低減されることによってｄｖ／ｄｔ耐最の向
上が、更にはゲート領域の時定数が小さくなるこ七から
ターンオン時にも多数のチャネルが均一動作し易くなり
、ターンオン特性とｄｉ／ｄｔ耐量の向上が可能となる
。
第２図は本発明にかかるＳＩサイリスタの埋め込みゲー
ト構造の第２の実施例を示す平面図で、第１図と同一の
符号は同一部分を示し、第１図に示した先の実施例と異
る所はゲート結合領域１２を区画の最も外側に位置する
チャネル８には設けずに、内側のチャネル８にのみ配置
したことにある。
ト構造の第２の実施例を示す平面図で、第１図と同一の
符号は同一部分を示し、第１図に示した先の実施例と異
る所はゲート結合領域１２を区画の最も外側に位置する
チャネル８には設けずに、内側のチャネル８にのみ配置
したことにある。
このことによって、ゲート結合領域１２からゲート電極
１０に至る間の抵抗は低減されると共に、先の実施例に
比較してゲート抵抗の均一さが増す。
１０に至る間の抵抗は低減されると共に、先の実施例に
比較してゲート抵抗の均一さが増す。
何故ならば、最も外側に位置するチャネル８はゲート電
極１０にほぼ接しているので、本来ゲート抵抗は小さい
ものとなっているためである。
極１０にほぼ接しているので、本来ゲート抵抗は小さい
ものとなっているためである。
従って、この第２の実施例によるとゲート抵抗が一層均
一となり、多数のチャネル８の同時ターンオン、ターン
オフ動作が促進され、ひいてはターンオン特性、ターン
オフ特性、 ｄｉ／ｄｔ耐量およびｄｖ／ｄｔ耐量の向
上が可能となる。
一となり、多数のチャネル８の同時ターンオン、ターン
オフ動作が促進され、ひいてはターンオン特性、ターン
オフ特性、 ｄｉ／ｄｔ耐量およびｄｖ／ｄｔ耐量の向
上が可能となる。
以上詳細に説明したように、本発明は埋め込みゲート形
８Ｉサイリスクにゲート結合領域Ｈを設けることによっ
て、オン電圧を増大させることなく、ターンオン特性、
ターンオフ特性、ｄｉ／ｄｔ耐量およびｄｖ／ｄｔ耐量
を向上させることができ、また製造に際しては従来の埋
め込みゲート形Ｓエサイリスタと同様の方法で製造する
ことができるので、経済的負担を増すことな（８Ｉサイ
リスタの性能を高めることが可能である。
８Ｉサイリスクにゲート結合領域Ｈを設けることによっ
て、オン電圧を増大させることなく、ターンオン特性、
ターンオフ特性、ｄｉ／ｄｔ耐量およびｄｖ／ｄｔ耐量
を向上させることができ、また製造に際しては従来の埋
め込みゲート形Ｓエサイリスタと同様の方法で製造する
ことができるので、経済的負担を増すことな（８Ｉサイ
リスタの性能を高めることが可能である。
なお、以上の説明はすべてｐゲートＳＩサイリスクにつ
いて行ったが、ｎデー１−８Ｉサイリスタおよびｐｎ双
方のゲートを有するダブルゲート形ＳＩサイリスタにも
適用可能なことは、当業者なら明らかなことである。
いて行ったが、ｎデー１−８Ｉサイリスタおよびｐｎ双
方のゲートを有するダブルゲート形ＳＩサイリスタにも
適用可能なことは、当業者なら明らかなことである。
第１図および第２図は本発明にかかるＳＩサイリスタの
埋め込みゲート構造のそれぞれ別の実施例を示す平面図
、第３図は従来の８Ｉサイリスタの一例の１区画分の断
面斜視図、第４図は第３図のゲート部分のみを取り出し
た平面図である。 ２・・・・ｎ形高抵抗領域、３・・・・アノード領域、
４・・・短絡領域、５ ・・−ゲート領域、６・・・・
ｎ影領域、７・・・・・カソード領域、８・・・チャネ
ル、９・・・・・アノード電極、１０・・・ゲート電極
、１１・・・・カソード領域、１２・・・・ゲート結合
領域。 特許出願人 東洋電機製造株式会社 代表者 土 井 厚 為１図 為２図 ３ １０
埋め込みゲート構造のそれぞれ別の実施例を示す平面図
、第３図は従来の８Ｉサイリスタの一例の１区画分の断
面斜視図、第４図は第３図のゲート部分のみを取り出し
た平面図である。 ２・・・・ｎ形高抵抗領域、３・・・・アノード領域、
４・・・短絡領域、５ ・・−ゲート領域、６・・・・
ｎ影領域、７・・・・・カソード領域、８・・・チャネ
ル、９・・・・・アノード電極、１０・・・ゲート電極
、１１・・・・カソード領域、１２・・・・ゲート結合
領域。 特許出願人 東洋電機製造株式会社 代表者 土 井 厚 為１図 為２図 ３ １０
Claims (2)
- （１）ｎ形またはｎ形の半導体からなるゲート領域を少
なくとも一層有する埋め込みゲート形静電誘導すイリス
タにおいて、チャネル部分に、隣り合うゲート領域をゲ
ート電極から最も遠い長さ方向の中央部分でチャネルを
横断して連結するゲート結合領域を設けたことを特徴と
する静電誘導サイリスタ。 - （２）並列配置された複数のチャネルの中で最も外側の
チャネルを除くチャネルにゲート結合領域を設けた特許
請求の範囲第（１）項記載の静電誘導サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9607684A JPS60240159A (ja) | 1984-05-14 | 1984-05-14 | 静電誘導サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9607684A JPS60240159A (ja) | 1984-05-14 | 1984-05-14 | 静電誘導サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60240159A true JPS60240159A (ja) | 1985-11-29 |
Family
ID=14155305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9607684A Pending JPS60240159A (ja) | 1984-05-14 | 1984-05-14 | 静電誘導サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60240159A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922354A (ja) * | 1972-06-21 | 1974-02-27 | ||
| JPS5012987A (ja) * | 1973-05-18 | 1975-02-10 | ||
| JPS53102678A (en) * | 1977-02-19 | 1978-09-07 | Handotai Kenkyu Shinkokai | Semiconductor and semiconductor ic |
-
1984
- 1984-05-14 JP JP9607684A patent/JPS60240159A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922354A (ja) * | 1972-06-21 | 1974-02-27 | ||
| JPS5012987A (ja) * | 1973-05-18 | 1975-02-10 | ||
| JPS53102678A (en) * | 1977-02-19 | 1978-09-07 | Handotai Kenkyu Shinkokai | Semiconductor and semiconductor ic |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4617583A (en) | Gate turn-off thyristor | |
| JPH07115193A (ja) | 電力半導体素子及びその製造方法 | |
| EP0008535B1 (en) | A gate controlled semiconductor device | |
| US5936267A (en) | Insulated gate thyristor | |
| JPH0138381B2 (ja) | ||
| US4868625A (en) | Gate turn-off thyristor of multi-emitter type | |
| JPH06283727A (ja) | 電力用半導体素子 | |
| US5459338A (en) | Gate turn-off thyristor and power convertor using the same | |
| JPS60240159A (ja) | 静電誘導サイリスタ | |
| EP0391337B1 (en) | Gate turn-off thyristor | |
| JPS6153877B2 (ja) | ||
| US4825270A (en) | Gate turn-off thyristor | |
| US5349213A (en) | Turn-off power semiconductor device | |
| US4388634A (en) | Transistor with improved second breakdown capability | |
| US20240038880A1 (en) | Bidirectional thyristor device | |
| US20230317818A1 (en) | Power semiconductor device | |
| JPH0682832B2 (ja) | 半導体スイツチング装置 | |
| WO2024029153A1 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH0758777B2 (ja) | ゲートターンオフサイリスタ | |
| JP2777990B2 (ja) | 自己消弧形サイリスタ | |
| JPH02214161A (ja) | ゲートターンオフサイリスタ | |
| JP2722918B2 (ja) | ゲートターンオフサイリスタ及びこれを用いた電力変換装置 | |
| JPH11145448A (ja) | 半導体装置 | |
| JPS60226179A (ja) | サイリスタの短絡構造 | |
| JPH0640580B2 (ja) | 半導体装置 |