JPS60182167A - Ｇｔｏサイリスタ - Google Patents
ＧｔｏサイリスタInfo
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- JPS60182167A JPS60182167A JP1564585A JP1564585A JPS60182167A JP S60182167 A JPS60182167 A JP S60182167A JP 1564585 A JP1564585 A JP 1564585A JP 1564585 A JP1564585 A JP 1564585A JP S60182167 A JPS60182167 A JP S60182167A
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- 230000000903 blocking effect Effects 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
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- 238000011069 regeneration method Methods 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0839—Cathode regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＧＴＯサイリスタに関する。ここで言うＧＴ
Ｏサイリスクは５ＣＲ（シリコン整流制御素子）の一種
である。ＳＣＲではゲートに逆方向バイアス電圧を印加
すると、主端子電流が遮断される。このバイアス電圧は
ＳＣＲサイリスタをターンオンするのに要する電圧とは
逆の極性であり、通常、カソード電圧に対して負のゲー
トを与える。
Ｏサイリスクは５ＣＲ（シリコン整流制御素子）の一種
である。ＳＣＲではゲートに逆方向バイアス電圧を印加
すると、主端子電流が遮断される。このバイアス電圧は
ＳＣＲサイリスタをターンオンするのに要する電圧とは
逆の極性であり、通常、カソード電圧に対して負のゲー
トを与える。
ＧＴＯサイリスタの基本構造は、従来のＳＣＲと同じ４
個の層と３個の接合部を有する２個の再生トランジスタ
モジュールからなる。しかしながら、ゲートターンオフ
性能を得る。ために、高再生利得を下げて、クーンオフ
用の負のゲート・カソード間バイアスを印加した際に、
ゲートによるカソードからの充分な電荷キャリヤの発散
が行なえるようにしている。ＧＴＯサイリスタの２個の
トランジスタモジュールについてみると、ｐｎｐ部の利
得は実現可能なかぎｐ低いレベルに低減させる。これを
行なうには、サイリスタを通して電荷キャリヤを一様に
分布させるアノードエミッタ接合を部分的に選択短絡す
るとよいが、逆方向のブロッキング性能を犠牲にしなけ
ればならない。しかし、通常、ＧＴＯサイリスタは逆方
向ブロッキング性能が要求される回路構成で用いられな
いから、該性能の犠牲は必ずしも問題ではない。
個の層と３個の接合部を有する２個の再生トランジスタ
モジュールからなる。しかしながら、ゲートターンオフ
性能を得る。ために、高再生利得を下げて、クーンオフ
用の負のゲート・カソード間バイアスを印加した際に、
ゲートによるカソードからの充分な電荷キャリヤの発散
が行なえるようにしている。ＧＴＯサイリスタの２個の
トランジスタモジュールについてみると、ｐｎｐ部の利
得は実現可能なかぎｐ低いレベルに低減させる。これを
行なうには、サイリスタを通して電荷キャリヤを一様に
分布させるアノードエミッタ接合を部分的に選択短絡す
るとよいが、逆方向のブロッキング性能を犠牲にしなけ
ればならない。しかし、通常、ＧＴＯサイリスタは逆方
向ブロッキング性能が要求される回路構成で用いられな
いから、該性能の犠牲は必ずしも問題ではない。
カソードエミッタの縁の長さをできるだけ長くすると、
ターンオン性能が改善されるので、実際のカソード領域
は、通常、カソード素子のアレイで構成されている。ア
ノード短絡を有するサイリスクにこのようなカン−ドア
レイを組込むと、アノード短絡とカソードアレイの相互
干渉がサイリスクに与える影響は、両者の相対配置、と
くに相対的角度配向に依存し、サイリスタの動作特性の
予測が困難になり、相互位置合せ全精密に制御しないと
動作特性の再現がむずかしくなる。
ターンオン性能が改善されるので、実際のカソード領域
は、通常、カソード素子のアレイで構成されている。ア
ノード短絡を有するサイリスクにこのようなカン−ドア
レイを組込むと、アノード短絡とカソードアレイの相互
干渉がサイリスクに与える影響は、両者の相対配置、と
くに相対的角度配向に依存し、サイリスタの動作特性の
予測が困難になり、相互位置合せ全精密に制御しないと
動作特性の再現がむずかしくなる。
この問題の１つの解決法は、棒状または島状の短絡を７
ノードに使用することであるが、この方法は短絡量間隔
がカソード素子の幅に比べて小さく、かつ短絡の断面が
相応して小さい径を有する場合に限シ満足すべき結果が
得られる。
ノードに使用することであるが、この方法は短絡量間隔
がカソード素子の幅に比べて小さく、かつ短絡の断面が
相応して小さい径を有する場合に限シ満足すべき結果が
得られる。
しかしながら、上記両要件を実際に満たすのはむずかし
い。
い。
この発明は上記の問題を解決するもので、アノードアレ
イパターンとカソードアレイパターンのクリティカルな
相対的角度の一致を費しない構造のＧＴＯサイリスタを
提供することを目的とする。
イパターンとカソードアレイパターンのクリティカルな
相対的角度の一致を費しない構造のＧＴＯサイリスタを
提供することを目的とする。
この発明によると、アノード短絡アレイとカソード領域
とを組合せてなるＧＴＯサイリスタであって、アノード
短絡アレイは複数個の同心多角短絡層を有し、カソード
領域は半径に平行に配列されると共に、扇形部分で形成
された実質的に直線の素子を有し、核内の中心がアノー
ドアレイの中心に一致してなるＧＴＯサイリスクが提供
される。
とを組合せてなるＧＴＯサイリスタであって、アノード
短絡アレイは複数個の同心多角短絡層を有し、カソード
領域は半径に平行に配列されると共に、扇形部分で形成
された実質的に直線の素子を有し、核内の中心がアノー
ドアレイの中心に一致してなるＧＴＯサイリスクが提供
される。
好ましくは、同心短絡層が円形であり、カソード領域の
各扇形部分が６０度以下の夾角を有する。
各扇形部分が６０度以下の夾角を有する。
この発明の１態様においては、各扇形部分のプレイの素
子が、共通中心からの半径に対して約３０度以下の角を
なす平行な直線帯状素子からなる。
子が、共通中心からの半径に対して約３０度以下の角を
なす平行な直線帯状素子からなる。
以下、実施例によりこの発明の詳細な説明する。
ＧＴＯサイリスタでは交互に異な導電′型の半３個の接
合部を有する構造を用いている。ＧＴＯサイリスクは、
ゲート／カソード接合を順方向バイアスするゲート端子
に電圧パルスを印加すると、ＳＣＲと同様なターンオン
特性を示す。
合部を有する構造を用いている。ＧＴＯサイリスクは、
ゲート／カソード接合を順方向バイアスするゲート端子
に電圧パルスを印加すると、ＳＣＲと同様なターンオン
特性を示す。
しかしながら、ＧＴＯサイリスクは、上記ゲート電極に
逆方向バイアスを印加してターンオフできるという点で
、従来のサイリスタと異なっている。この特性を実現す
るには、サイリスタの２個のトランジスタモジュールに
おいて、ＰＮＰ要素部の利得を適当な低い値に下げる一
方、ｎｐｎ要素部の利得をできるだげ尚〈保つ必要があ
る。これを実現するにはアノード短絡法を用いるとよい
。
逆方向バイアスを印加してターンオフできるという点で
、従来のサイリスタと異なっている。この特性を実現す
るには、サイリスタの２個のトランジスタモジュールに
おいて、ＰＮＰ要素部の利得を適当な低い値に下げる一
方、ｎｐｎ要素部の利得をできるだげ尚〈保つ必要があ
る。これを実現するにはアノード短絡法を用いるとよい
。
このようなＧＴＯサイリスタの基本的構造を第２図の断
面図に示す。同図で、１はＰ形アノード領域、２はｎ形
ベース層、３はＰ形ゲート層であυ、４はエミッタ領域
のアレイを示す。
面図に示す。同図で、１はＰ形アノード領域、２はｎ形
ベース層、３はＰ形ゲート層であυ、４はエミッタ領域
のアレイを示す。
前述のアノード短絡構造は、層１からアノード端部層の
表面６まで延びるｎ形ベース材の同心環状領域５を含む
。
表面６まで延びるｎ形ベース材の同心環状領域５を含む
。
第１図において、ＧＴＯサイリスタ１０は中心Ｏを有す
る円形平板状であり、アノード短絡５は同じく中心０に
対し同心な一群の円形層１１からなる。
る円形平板状であり、アノード短絡５は同じく中心０に
対し同心な一群の円形層１１からなる。
カソード領域４を形成する素子のアレイは、平行な直線
素子群からなシ、中心に対して好ましくは６０度以下の
角度をなす点線ＡＯ，ＢＯで定められる扇形部分内でほ
ぼ半径方向に延在する。これら直線素子群のうちの１つ
を代表して１２で示しである。
素子群からなシ、中心に対して好ましくは６０度以下の
角度をなす点線ＡＯ，ＢＯで定められる扇形部分内でほ
ぼ半径方向に延在する。これら直線素子群のうちの１つ
を代表して１２で示しである。
カン−ドアレイ中の帯状の各直線素子には、半径ＯＡま
たはＯＢに対して３０度以下の同一角度をなしている。
たはＯＢに対して３０度以下の同一角度をなしている。
したがって、カソード素子がアノード短絡路と交差する
角度は、９０°の両側で３０度の狭い範囲に限られる。
角度は、９０°の両側で３０度の狭い範囲に限られる。
この実施例ではカソードアレイの各扇形部分の夾角は６
０度であるから、ＧＴＯサイリスタのカソード端面ｊ−
の全面に６個の同じ扇形部分が形成される。したがって
、アノードエミターンとカン−ドパターンの相対的角度
配向けもはや問題でなく、パターン中心を厳密に一致さ
せることだけが問題となるが、かかるＪＲターン中心の
一致は円形シリコンスライス基体の直径を基準にすれば
容易に得られる。
０度であるから、ＧＴＯサイリスタのカソード端面ｊ−
の全面に６個の同じ扇形部分が形成される。したがって
、アノードエミターンとカン−ドパターンの相対的角度
配向けもはや問題でなく、パターン中心を厳密に一致さ
せることだけが問題となるが、かかるＪＲターン中心の
一致は円形シリコンスライス基体の直径を基準にすれば
容易に得られる。
同心円形をなすアノード短絡構造での断線チェックは、
アノード短絡が棒状形状をなしている場合における離散
し次ドツトまたは島状部分からなるアレイ中の欠損素子
を探し出すのに比べ、比較的容易である。
アノード短絡が棒状形状をなしている場合における離散
し次ドツトまたは島状部分からなるアレイ中の欠損素子
を探し出すのに比べ、比較的容易である。
ＧＴＯサイリスタ以外の従来のサイリスタでは、通常、
一体的なカソードエミッタが設けられ、限られた長さの
ゲート縁に沿ってターンオンされる。この限定長のゲー
ト縁は代表的には中心領域の内周である。もつとも、特
定の用途に対しては、もつと複雑なサイリスタが案出さ
れている。エミッタ短絡は、そｎがアノードエミッタで
あってもカソードエミッタであっても、その極〈近傍に
おいてターンオンを制限する効果を有する。したがって
、エミッタを部分領域に分割する直線短絡を用いれば、
との直線短絡を横切る導電のひろがりを阻止する強い傾
向が生じる。図示の実施例では、同心の環状アノード短
絡が有効に働いて、対応カソードエミッタがゲートター
ンオン信号を受けとる円形バンド部に導電のひろがｐが
限定される。従来の大部分のサイリスタは導通状態への
切換へか満足に行なえない。
一体的なカソードエミッタが設けられ、限られた長さの
ゲート縁に沿ってターンオンされる。この限定長のゲー
ト縁は代表的には中心領域の内周である。もつとも、特
定の用途に対しては、もつと複雑なサイリスタが案出さ
れている。エミッタ短絡は、そｎがアノードエミッタで
あってもカソードエミッタであっても、その極〈近傍に
おいてターンオンを制限する効果を有する。したがって
、エミッタを部分領域に分割する直線短絡を用いれば、
との直線短絡を横切る導電のひろがりを阻止する強い傾
向が生じる。図示の実施例では、同心の環状アノード短
絡が有効に働いて、対応カソードエミッタがゲートター
ンオン信号を受けとる円形バンド部に導電のひろがｐが
限定される。従来の大部分のサイリスタは導通状態への
切換へか満足に行なえない。
これに対してこの発明のＧＴＯサイリスタでは、カソー
ドエミッタが多数の帯状領域からなり、これら帯状領域
は電気的に並列に動作し、各領域がその長軸縁の全長に
沿ってゲートオンされる。好ましくは、トランジスタに
ならって順方向導通の期間、ゲート信号を保持しておく
とよい。その結果、ＧＴＯサイリスタを完全にターンオ
ン状態にするのに、導電領域はエミッタ帯状領域の幅の
半分以下程度にひろがればすむ、実際、このひろがシは
印加ゲート信号により直接生じるターンオン領域とほと
んど同じで、アノードエミッタ短絡の線を横切る自然伝
導を必要としない。
ドエミッタが多数の帯状領域からなり、これら帯状領域
は電気的に並列に動作し、各領域がその長軸縁の全長に
沿ってゲートオンされる。好ましくは、トランジスタに
ならって順方向導通の期間、ゲート信号を保持しておく
とよい。その結果、ＧＴＯサイリスタを完全にターンオ
ン状態にするのに、導電領域はエミッタ帯状領域の幅の
半分以下程度にひろがればすむ、実際、このひろがシは
印加ゲート信号により直接生じるターンオン領域とほと
んど同じで、アノードエミッタ短絡の線を横切る自然伝
導を必要としない。
アノードアレイの同心環状領域５の構造（第１図、第２
図）の変形として分断リング形状としてもよい。この場
合、少なくとも１個、好ましくは数個の狭いギャップを
リング中に設ける。
図）の変形として分断リング形状としてもよい。この場
合、少なくとも１個、好ましくは数個の狭いギャップを
リング中に設ける。
もし、これらのギャップの幅が広すぎると、ＧＴＯサイ
リスクの動特性がカソードアレイおよびアノードアレイ
の相対的角度配向に依存してしまう。これを避けるため
に、ギャップの大きさをカソードエミッタ帯状部すなわ
ちカソードを形成するアレイ中の１つの直線素子の幅の
半分以下にすればよい。
リスクの動特性がカソードアレイおよびアノードアレイ
の相対的角度配向に依存してしまう。これを避けるため
に、ギャップの大きさをカソードエミッタ帯状部すなわ
ちカソードを形成するアレイ中の１つの直線素子の幅の
半分以下にすればよい。
第１図は、この発明−によるカン−ドアレイの一扇形部
分を含むＧＴＯサイリスタの実施例の要部を示す平面図
、第２図は第１図のＸ−Ｘ線に沿う断面図である。 ４・・・カソード領域 ５・・・アノード短脩アレイ １０・・・ＧＴＯサイリスタ １１・・・短絡層 １２・・・直線素子 特許出願人 ウェスディングハウス ブレイク アンドＦ１０、／ Δ Ｆｔｏ、２
分を含むＧＴＯサイリスタの実施例の要部を示す平面図
、第２図は第１図のＸ−Ｘ線に沿う断面図である。 ４・・・カソード領域 ５・・・アノード短脩アレイ １０・・・ＧＴＯサイリスタ １１・・・短絡層 １２・・・直線素子 特許出願人 ウェスディングハウス ブレイク アンドＦ１０、／ Δ Ｆｔｏ、２
Claims (1)
- 【特許請求の範囲】 １、 アノード短絡アレイと、カソード領域とを組合せ
てなるＧＴＯサイリスタでろって、前記アノード短絡プ
レイは複数個の同心多角短絡層を有し、前記カソード領
域は半径に平行に配列されると共に円の扇形部分で形成
された実質的に直線の素子を有し、核内の中心がアノー
ドアレイの中心に一致していることを特徴とするＧＴＯ
サイリスタ。 ２、特許請求の範囲第１項において、カソード領域の各
扇形部分が６０度以下の夾角を有することを特徴とする
ＧＴＯサイリスク。 ３、特許請求の範囲第１項または第２項において、各扇
形部分のプレイの素子が、共通中心からの半径に対して
約３０度以下の角をなす平行な直線帯状菓子からなるこ
とを特徴とするＧＴＯサイリスタ。 ４、特許請求の範囲第１項、第２項または第３項におい
て、アノード短絡アレイの同心層が円形であることを特
徴とするＧＴＯサイリスタ。 ５、特許請求の範囲第１項、第２項、第３項ま゛ たは
第４項において、アノードアレイの同心多角層が少なく
とも１個の分断部を含むことを特徴とするＧＴＯサイリ
スタ。 ６、 特許請求の範囲第５項において、前記分断部は、
カソードアレイの１素子が有する幅の半分以下の幅を有
するギャップにより形成されていることを特徴とするＧ
ＴＯサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8402459 | 1984-01-31 | ||
| GB08402459A GB2153586B (en) | 1984-01-31 | 1984-01-31 | Gate turn-off thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182167A true JPS60182167A (ja) | 1985-09-17 |
| JPH0646657B2 JPH0646657B2 (ja) | 1994-06-15 |
Family
ID=10555788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015645A Expired - Lifetime JPH0646657B2 (ja) | 1984-01-31 | 1985-01-31 | Ｇｔｏサイリスタ |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0151019B1 (ja) |
| JP (1) | JPH0646657B2 (ja) |
| DE (1) | DE3574083D1 (ja) |
| GB (1) | GB2153586B (ja) |
| IN (1) | IN162248B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62186563A (ja) * | 1986-02-12 | 1987-08-14 | Meidensha Electric Mfg Co Ltd | 自己消弧形半導体素子 |
| JPH03101268A (ja) * | 1989-09-14 | 1991-04-26 | Hitachi Ltd | ゲートターンオフサイリスタ |
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| FR2638022B1 (fr) * | 1988-10-14 | 1992-08-28 | Sgs Thomson Microelectronics | Thyristor asymetrique a extinction par la gachette, muni de courts-circuits d'anode et presentant un courant de declenchement reduit |
| DE4003387A1 (de) * | 1990-02-05 | 1991-08-08 | Eupec Gmbh & Co Kg | Gto-thyristor mit kurzschluessen |
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| JPS57153467A (en) * | 1981-03-18 | 1982-09-22 | Hitachi Ltd | Semiconductor device |
| JPS57201077A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor switching device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4356503A (en) * | 1978-06-14 | 1982-10-26 | General Electric Company | Latching transistor |
| JPS6019147B2 (ja) * | 1979-01-24 | 1985-05-14 | 株式会社日立製作所 | ゲ−ト・タ−ン・オフ・サイリスタ |
| JPS6043668B2 (ja) * | 1979-07-06 | 1985-09-30 | 株式会社日立製作所 | 半導体装置 |
| DE3000804A1 (de) * | 1980-01-11 | 1981-07-16 | SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg | Thyristor mit kurzgeschlossenem emitter fuer kurze stromflussdauer |
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1984
- 1984-01-31 GB GB08402459A patent/GB2153586B/en not_active Expired
-
1985
- 1985-01-15 IN IN26/DEL/85A patent/IN162248B/en unknown
- 1985-01-29 DE DE8585300576T patent/DE3574083D1/de not_active Expired
- 1985-01-29 EP EP19850300576 patent/EP0151019B1/en not_active Expired
- 1985-01-31 JP JP60015645A patent/JPH0646657B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
| JPS57153467A (en) * | 1981-03-18 | 1982-09-22 | Hitachi Ltd | Semiconductor device |
| JPS57201077A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor switching device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62186563A (ja) * | 1986-02-12 | 1987-08-14 | Meidensha Electric Mfg Co Ltd | 自己消弧形半導体素子 |
| JPH03101268A (ja) * | 1989-09-14 | 1991-04-26 | Hitachi Ltd | ゲートターンオフサイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0151019A2 (en) | 1985-08-07 |
| GB2153586A (en) | 1985-08-21 |
| IN162248B (ja) | 1988-04-23 |
| DE3574083D1 (en) | 1989-12-07 |
| EP0151019A3 (en) | 1986-11-20 |
| GB2153586B (en) | 1987-06-24 |
| JPH0646657B2 (ja) | 1994-06-15 |
| EP0151019B1 (en) | 1989-11-02 |
| GB8402459D0 (en) | 1984-03-07 |
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