JPS6315464A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
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- JPS6315464A JPS6315464A JP61158815A JP15881586A JPS6315464A JP S6315464 A JPS6315464 A JP S6315464A JP 61158815 A JP61158815 A JP 61158815A JP 15881586 A JP15881586 A JP 15881586A JP S6315464 A JPS6315464 A JP S6315464A
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- Japan
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- conductivity type
- thyristor
- turn
- emitter
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- 239000012535 impurity Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims 2
- 239000000969 carrier Substances 0.000 abstract description 3
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- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Landscapes
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はゲートターンオフサイリスタ（以下ＧＴＯサイ
リスタと略記する）に係り、特に大電流を制御するのに
好適な素子基板構造を備えたＧＴＯサイリスタに関する
。
リスタと略記する）に係り、特に大電流を制御するのに
好適な素子基板構造を備えたＧＴＯサイリスタに関する
。
（従来の技術）
例えば特開昭５５−３９６１９号によれば、短絡エミッ
タ構造ＧＴＯサイリスタは、ゲート電子が低抵抗接触さ
れていないベース層を、同じ導電型の高濃度不純物層を
介して、該ベース層に隣接するエミッタ層と同じアノー
ド端子に低抵抗接触させた構造である。
タ構造ＧＴＯサイリスタは、ゲート電子が低抵抗接触さ
れていないベース層を、同じ導電型の高濃度不純物層を
介して、該ベース層に隣接するエミッタ層と同じアノー
ド端子に低抵抗接触させた構造である。
このような短絡エミッタ構造にすることによって、ター
ンオフ時のベース、１残留キヤリア排出能力を高め・金
などのライフタイムキラーを拡散することなしに、優れ
たターンオフ性能が得られる。
ンオフ時のベース、１残留キヤリア排出能力を高め・金
などのライフタイムキラーを拡散することなしに、優れ
たターンオフ性能が得られる。
一方、ＧＴＯサイリスクの大容量化に伴い、第２図の如
くペレット１を大口径化し、単位ＧＴＯサイリスタ２３
よび２Ａを多重リング状に配置した構命が提案されてい
ろ。
くペレット１を大口径化し、単位ＧＴＯサイリスタ２３
よび２Ａを多重リング状に配置した構命が提案されてい
ろ。
第２図に示したＧＴＯサイリスタでは、ペレットｌ内に
配置された単位ＧＴＯサイリスタ２および２人の寸法構
造はすべて同一である。
配置された単位ＧＴＯサイリスタ２および２人の寸法構
造はすべて同一である。
すなわち、第３図および第４図において、ｎエミッタ層
４がカソード電極５に、ｐベース層６がゲート電極７に
、また、ｎベース層８がｎ型高濃度不純物領域９を介し
てｐエミッタ層１０と共にｒノード′に極１１に接続し
ている。
４がカソード電極５に、ｐベース層６がゲート電極７に
、また、ｎベース層８がｎ型高濃度不純物領域９を介し
てｐエミッタ層１０と共にｒノード′に極１１に接続し
ている。
そして、ｎエミッタ層４に対応するように、アノード面
１１Ａにｎ型高譲ば不純物層９とｐエミッタ；Ｊｌｏと
が形成されていろ。さらに、ｎ型高濃度不純物領域９の
円周方向幅ｌ、ｐエミッタ層１０の円周方向幅ｍおよび
ｐエミッタ層の午挑方向長さｎは、単位ＧＴＯサイリス
タ２と単位Ｇ’ｆ’０サイリスク２人とで全く同じであ
る。
１１Ａにｎ型高譲ば不純物層９とｐエミッタ；Ｊｌｏと
が形成されていろ。さらに、ｎ型高濃度不純物領域９の
円周方向幅ｌ、ｐエミッタ層１０の円周方向幅ｍおよび
ｐエミッタ層の午挑方向長さｎは、単位ＧＴＯサイリス
タ２と単位Ｇ’ｆ’０サイリスク２人とで全く同じであ
る。
なお、第２図、第３図および第４図において。
９Ａはアノード面１１Ａの領域外に形成されたｎ型高濃
度不純物層で、ｎエミッタ層４からの距離が大きいので
、ター７オフ動作には殆んど寄与しない。
度不純物層で、ｎエミッタ層４からの距離が大きいので
、ター７オフ動作には殆んど寄与しない。
（発明が解決しようとする問題点）
前述のような、単位ＧＴＯサイリスタを多重リング状に
配置してなろＧＴＯサイリスタでは、ゲート信号入力部
３からｎエミッタ層までの距離が大きい第１の単位ＧＴ
Ｏサイリスタでは、前記距離が小さい第２の単位ＧＴＯ
サイリスタ２人よりも、ゲート電甑７の横方向抵抗が大
きいので、ター７オフ時のゲート・カソード間逆バイア
ス電圧が低下し、ターンオフが遅れる。
配置してなろＧＴＯサイリスタでは、ゲート信号入力部
３からｎエミッタ層までの距離が大きい第１の単位ＧＴ
Ｏサイリスタでは、前記距離が小さい第２の単位ＧＴＯ
サイリスタ２人よりも、ゲート電甑７の横方向抵抗が大
きいので、ター７オフ時のゲート・カソード間逆バイア
ス電圧が低下し、ターンオフが遅れる。
冗って、ＧＴＯサイリスタのターンオフ時には、前記距
離の小さい単位ＧＴＯサイリスタ２Ａが先にターンオフ
し、アノードを流が、前記距離の大きい力の単位ＧＴＯ
サイリスタ２に集中し、素子破壊に至るという問題点が
あった。
離の小さい単位ＧＴＯサイリスタ２Ａが先にターンオフ
し、アノードを流が、前記距離の大きい力の単位ＧＴＯ
サイリスタ２に集中し、素子破壊に至るという問題点が
あった。
本発明の目的は、上記問題点を解決し、各単位ＧＴＯサ
イリスタのターンオフ時間を均一化し、大電流を良好な
特性で連断できろＧＴＯサイリスタを提供することにあ
る。
イリスタのターンオフ時間を均一化し、大電流を良好な
特性で連断できろＧＴＯサイリスタを提供することにあ
る。
（問題点を解決するための手段）
上記目的を達成するため、本発明では、ペレット面内に
配置された単位ＧＴＯサイリスタのｎエミッタ層と、ゲ
ート信号入力部との間の距離が大きいほど、前記単位Ｇ
ＴＯサイリスタのｐエミッタ露出面積が小さくなるよう
な構造にしている。
配置された単位ＧＴＯサイリスタのｎエミッタ層と、ゲ
ート信号入力部との間の距離が大きいほど、前記単位Ｇ
ＴＯサイリスタのｐエミッタ露出面積が小さくなるよう
な構造にしている。
（作 用）
上記本発明の構造によれば、ゲート信号入力部からｎエ
ミッタ層までの距離が大きい単位ＧＴＯサイリスタでは
、ゲート信号入力部からの距離が小さい単位ＧＴＯサイ
リスタよりも、ｐエミッタ層の露出面積が小さく、エミ
ッタ燥絡用ｎ型高−度不純物領域の露出面積が大きくな
るので、ターンオフ時のｎベース層およびｐベース層か
らの残留キャリア排出能力が高まり、ゲート電極抵抗（
横方向抵抗）の増大によるターンオフ遅れを解消するこ
とができる。
ミッタ層までの距離が大きい単位ＧＴＯサイリスタでは
、ゲート信号入力部からの距離が小さい単位ＧＴＯサイ
リスタよりも、ｐエミッタ層の露出面積が小さく、エミ
ッタ燥絡用ｎ型高−度不純物領域の露出面積が大きくな
るので、ターンオフ時のｎベース層およびｐベース層か
らの残留キャリア排出能力が高まり、ゲート電極抵抗（
横方向抵抗）の増大によるターンオフ遅れを解消するこ
とができる。
すなわち、ベレット内の各単位ＧＴＯサイリスタを実質
上同時にターンオフし、ペレット内の特定箇所へのアノ
ード電流集中を解消することができる。
上同時にターンオフし、ペレット内の特定箇所へのアノ
ード電流集中を解消することができる。
（実施例）
以下、本発明の一実Ａ例を第１図囚、 ＣＢ＋および第
２図により説明する。これらの図において、第３図およ
び第４７と１司−符号は、同一または相当已分を示す。
２図により説明する。これらの図において、第３図およ
び第４７と１司−符号は、同一または相当已分を示す。
第２図はその平面図、第１：Ａｒ囚およびｔＢｌはそれ
ぞれ第２図のＩ−Ｉ線断面図および■−■線断面図であ
る。
ぞれ第２図のＩ−Ｉ線断面図および■−■線断面図であ
る。
第２図から分るように、本実施例のＧＴＯサイリスタの
ベレン）１は、多数の単位ＧＴＯサイリスタを・２重リ
ング放射状に配列したものである。
ベレン）１は、多数の単位ＧＴＯサイリスタを・２重リ
ング放射状に配列したものである。
すなわち、ゲート信号入力部３の周囲に、同一構造、寸
法の第２の単位ＧＴＯサイリスタ２人を複数個配列し、
その外周に、相互には同一構造、寸法であるが、前記第
２単位ＧＴＯサイリスタ２人とはｐエミッタ部の構造１
寸法を異にする第１の単位ＧＴＯサイリスタ２を複数個
配列した構造である。
法の第２の単位ＧＴＯサイリスタ２人を複数個配列し、
その外周に、相互には同一構造、寸法であるが、前記第
２単位ＧＴＯサイリスタ２人とはｐエミッタ部の構造１
寸法を異にする第１の単位ＧＴＯサイリスタ２を複数個
配列した構造である。
ここで、各部の寸法を次のように定義する。
１！ ニアＲ１の電位ＧＴＯサイリスタ２のｎ型１１
貫不純物１９の円周方向幅 ｍ、：川１の単位ＧＴＯサイリスタ２のｐエミッタ１９
１００円周方向幅 １！２ ：２ｉ２の単位ＧＴＯサイリスタ２ Ａ ＋７
） ｎ型高ｊ官不純物′脅９の円、笥力同、嘔 ｒｒ１ｇ ’π２の単位ＧＴＯサイリスタ２人のｐ二
ミッタ１−１０の円周方向幅 本実施例では、下式（１）および（２１が成り立つｕ４
造とした点に特徴がある。
貫不純物１９の円周方向幅 ｍ、：川１の単位ＧＴＯサイリスタ２のｐエミッタ１９
１００円周方向幅 １！２ ：２ｉ２の単位ＧＴＯサイリスタ２ Ａ ＋７
） ｎ型高ｊ官不純物′脅９の円、笥力同、嘔 ｒｒ１ｇ ’π２の単位ＧＴＯサイリスタ２人のｐ二
ミッタ１−１０の円周方向幅 本実施例では、下式（１）および（２１が成り立つｕ４
造とした点に特徴がある。
１、 ＞ ｌ、 ・・・・・・・・・・・・・・・・
・・・・・・・・・・・・ （１）ｍ、＜ｍ２ ・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・ （２）イ旦し、ｌ、＋ｍ、＝ ｌ、＋ ｍ２ 上記関係式（１）および（２）より、ゲート信号入力部
３から遠い位置にある第１の単位ＧＴＯサイリスタ２は
、これよりも近い位置にある第２の単位ＧＴＯサイリス
タ２人に対して、次の関係が成り立つ。
・・・・・・・・・・・・ （１）ｍ、＜ｍ２ ・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・ （２）イ旦し、ｌ、＋ｍ、＝ ｌ、＋ ｍ２ 上記関係式（１）および（２）より、ゲート信号入力部
３から遠い位置にある第１の単位ＧＴＯサイリスタ２は
、これよりも近い位置にある第２の単位ＧＴＯサイリス
タ２人に対して、次の関係が成り立つ。
［ａｌ ｔｉｎ記（２）式の関係より、定常オン状態に
おけるＪ 接合１５付近の正孔蓄積１が少ない。
おけるＪ 接合１５付近の正孔蓄積１が少ない。
（ｂｌ前記（１）式の関係より、ターンオフ時のｎベー
ス層８中の残留キャリア排出能力が大きい。
ス層８中の残留キャリア排出能力が大きい。
故に、ゲート信号入力＠３からの距離に対して、第１お
よび第２の各単位ＧＴＯサイリスタが前記（１）式およ
び（２）式の関係を満たすように、適切ｒｘｌ。
よび第２の各単位ＧＴＯサイリスタが前記（１）式およ
び（２）式の関係を満たすように、適切ｒｘｌ。
ｍｒ ＋ Ｊ！ ＊ ｍｌ を採用すれば、単位Ｇ
ＴＯサイリスタ２０単位ＧＴＯサイリスタ２人に対する
ターンオフ遅れを解消できる。したがって、ペレット１
内の全単位ＧＴＯサイリスタ２，２Ａを実質上同時にタ
ーンオフできる。
ＴＯサイリスタ２０単位ＧＴＯサイリスタ２人に対する
ターンオフ遅れを解消できる。したがって、ペレット１
内の全単位ＧＴＯサイリスタ２，２Ａを実質上同時にタ
ーンオフできる。
従って、本実施例によれば、大型Ｒｆｒ：艮好な特性で
遮断できるＧＴＯサイリスタを提供できろ。
遮断できるＧＴＯサイリスタを提供できろ。
また、ベレット上に単位ＧＴＯサイリスタが２重リング
を越えろ多重リング状に配置された場合や、ゲート信号
入力部がペレットの外周や、多重リング状配列の中間に
ある場合も、式（１）および（２）の関係を各単位ＧＴ
Ｏサイリスタに適用すれば同様の効果が得られろ。
を越えろ多重リング状に配置された場合や、ゲート信号
入力部がペレットの外周や、多重リング状配列の中間に
ある場合も、式（１）および（２）の関係を各単位ＧＴ
Ｏサイリスタに適用すれば同様の効果が得られろ。
さらに、本発明がリング状配列でない多数の単位ＧＴＯ
サイリスタを単一のゲート電極で制御するＧＴＯサイリ
スタにも適用できろことは、容易に理解されろであろう
。
サイリスタを単一のゲート電極で制御するＧＴＯサイリ
スタにも適用できろことは、容易に理解されろであろう
。
（発明の効果）
以上の説明から明らかなように、本発明によれば、ＧＴ
Ｏサイリスタのターンオフ時に、ペレット面内に配置さ
れた各単位ＧＴＯサイリスタを同時にターンオフできる
ので、犬１！流を良好な特性で遮断できろＧＴＯサイリ
スタを提供することができろ。
Ｏサイリスタのターンオフ時に、ペレット面内に配置さ
れた各単位ＧＴＯサイリスタを同時にターンオフできる
ので、犬１！流を良好な特性で遮断できろＧＴＯサイリ
スタを提供することができろ。
第１図囚（Ｂｌは本発明の第１．第２の単位ＧＴＯサイ
リスタの断面図、第２図は本発明によるゲートターンオ
フサイリスタの実施例および従来例の平面図１第３図お
よび第４図は、従来例による第１、第２の単位ＧＴＯサ
イリスタの断面図である。 トペレット、 ２，２Ａ・・・単位ＧＴＯサイリスタ
、 ３・・・ゲート信号入力部、 ４・・・ｎエミッ
タ層、 ５・・・カソード電極、 ６・・・ｐベース
層、 ７・・・ゲート電極、 ８・・・ｎベース層。
リスタの断面図、第２図は本発明によるゲートターンオ
フサイリスタの実施例および従来例の平面図１第３図お
よび第４図は、従来例による第１、第２の単位ＧＴＯサ
イリスタの断面図である。 トペレット、 ２，２Ａ・・・単位ＧＴＯサイリスタ
、 ３・・・ゲート信号入力部、 ４・・・ｎエミッ
タ層、 ５・・・カソード電極、 ６・・・ｐベース
層、 ７・・・ゲート電極、 ８・・・ｎベース層。
Claims (2)
- （１）一対の主表面を有する半導体ペレットは導電型が
隣接相互で異なる中央の２つのベース層と、その両側の
２つのエミッタ層によりｐｎｐｎ接合構造を有しており
、 半導体ペレットの一方の主表面には一方導電型のエミッ
タ層が分割して露出しており、 他方の主表面の、前記分割した一方導電型のエミッタ層
に対応する領域には、他方導電型のエミッタ層の少なく
とも一部、および前記他方導電型のエミッタ層に隣接す
る一方導電型ベース層の高濃度不純物領域が露出し、 前記一方導電型のエミッタ層にカソード電極、他方導電
型のベース層にゲート電極が、また他方の主表面に露出
する他方導電型のエミッタ層と一方導電型のベース層に
アノード電極がそれぞれ低抵抗接触されていろゲートタ
ーンオフサイリスタにおいて、 該半導体ペレット上のゲート信号入力部から前記一方導
電型のエミッタ層までの距離が大きくなるほど、前記他
方導電型のエミッタ層の露出面積を小さくしたことを特
徴とするゲートターンオフサイリスタ。 - （２）一方の主表面上に露出した一方導電型エミッタ層
の形状、寸法がすべて等しいことを特徴とする特許請求
範囲第１項記載のゲートターンオフサイリスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158815A JPH061831B2 (ja) | 1986-07-08 | 1986-07-08 | ゲ−トタ−ンオフサイリスタ |
| DE19873722425 DE3722425A1 (de) | 1986-07-08 | 1987-07-07 | Gto-thyristor |
| US07/071,153 US4868625A (en) | 1986-07-08 | 1987-07-08 | Gate turn-off thyristor of multi-emitter type |
| US07/385,378 US5051806A (en) | 1986-07-08 | 1989-07-27 | Gate turn-off thyristor of multi-emitter type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158815A JPH061831B2 (ja) | 1986-07-08 | 1986-07-08 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315464A true JPS6315464A (ja) | 1988-01-22 |
| JPH061831B2 JPH061831B2 (ja) | 1994-01-05 |
Family
ID=15679966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61158815A Expired - Lifetime JPH061831B2 (ja) | 1986-07-08 | 1986-07-08 | ゲ−トタ−ンオフサイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4868625A (ja) |
| JP (1) | JPH061831B2 (ja) |
| DE (1) | DE3722425A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201957A (ja) * | 1988-02-08 | 1989-08-14 | Nippon Inter Electronics Corp | ゲートターンオフサイリスタ |
| JPH04247661A (ja) * | 1991-02-04 | 1992-09-03 | Hitachi Ltd | ゲートターンオフサイリスタ |
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|---|---|---|---|---|
| JPH061831B2 (ja) * | 1986-07-08 | 1994-01-05 | 株式会社日立製作所 | ゲ−トタ−ンオフサイリスタ |
| EP0355359B1 (de) * | 1988-08-19 | 1993-03-17 | Asea Brown Boveri Ag | Abschaltbares Halbleiterbauelement |
| EP0391337B1 (en) * | 1989-04-04 | 1998-11-18 | Hitachi, Ltd. | Gate turn-off thyristor |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| DE4218398A1 (de) * | 1992-06-04 | 1993-12-09 | Asea Brown Boveri | Hochstrom-Puls-Thyristor sowie Verfahren zu seinem Betrieb |
| JP2804216B2 (ja) * | 1993-06-22 | 1998-09-24 | 株式会社日立製作所 | ゲートターンオフサイリスタ |
| DE4403429C2 (de) * | 1994-02-04 | 1997-09-18 | Asea Brown Boveri | Abschaltbares Halbleiterbauelement |
| US20090140388A1 (en) * | 2007-11-29 | 2009-06-04 | Infineon Technologies Austria Ag | Integrated circuit including an emitter structure and method for producing the same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4003072A (en) * | 1972-04-20 | 1977-01-11 | Sony Corporation | Semiconductor device with high voltage breakdown resistance |
| US3971065A (en) * | 1975-03-05 | 1976-07-20 | Eastman Kodak Company | Color imaging array |
| JPS607394B2 (ja) * | 1978-08-18 | 1985-02-23 | 株式会社明電舎 | 半導体制御素子 |
| JPS6043032B2 (ja) * | 1978-09-14 | 1985-09-26 | 株式会社日立製作所 | ゲートターンオフサイリスタ |
| JPS6019147B2 (ja) * | 1979-01-24 | 1985-05-14 | 株式会社日立製作所 | ゲ−ト・タ−ン・オフ・サイリスタ |
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| DE3612367A1 (de) * | 1986-04-12 | 1987-10-15 | Licentia Gmbh | Abschaltbarer thyristor |
| JPH061831B2 (ja) * | 1986-07-08 | 1994-01-05 | 株式会社日立製作所 | ゲ−トタ−ンオフサイリスタ |
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1986
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1987
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1989
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01201957A (ja) * | 1988-02-08 | 1989-08-14 | Nippon Inter Electronics Corp | ゲートターンオフサイリスタ |
| JPH04247661A (ja) * | 1991-02-04 | 1992-09-03 | Hitachi Ltd | ゲートターンオフサイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3722425A1 (de) | 1988-01-21 |
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| JPH061831B2 (ja) | 1994-01-05 |
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| DE3722425C2 (ja) | 1992-10-15 |
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