JPH01201957A - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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- JPH01201957A JPH01201957A JP63025585A JP2558588A JPH01201957A JP H01201957 A JPH01201957 A JP H01201957A JP 63025585 A JP63025585 A JP 63025585A JP 2558588 A JP2558588 A JP 2558588A JP H01201957 A JPH01201957 A JP H01201957A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41716—Cathode or anode electrodes for thyristors
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ゲートターンオフ（以下、ＧＴＯと略記す
る。）サイリスタに関し、特に改良したアノードショー
ト構造を備えたＧＴＯサイリスタに関するものである。
る。）サイリスタに関し、特に改良したアノードショー
ト構造を備えたＧＴＯサイリスタに関するものである。
［従来の技術］
ゲート信号によってオンまたはオフ動作をするＧＴＯサ
イリスタの構造は周知であるが、さらにこのＧＴＯ，サ
イリスタのターンオフ動作を良好に行なわせるために、
Ｐｌ：層からのキャリアの注入を抑制する目的でアノー
ドショート構造が採用されている。
イリスタの構造は周知であるが、さらにこのＧＴＯ，サ
イリスタのターンオフ動作を良好に行なわせるために、
Ｐｌ：層からのキャリアの注入を抑制する目的でアノー
ドショート構造が採用されている。
第４図−は従来のアノードショート構造を有するＧＴＯ
サイリスタの構造図であるか、概略以下の工程を経て製
作される。
サイリスタの構造図であるか、概略以下の工程を経て製
作される。
すなわち、まず、例えばＮ型半導体基板を用意し、この
半導体基板の両生面にガリウム（３族不純物）をティポ
ジションした後、アノード側にショート構造を形成する
ために、リン（５族不純物）を選択的にデイポジション
する。
半導体基板の両生面にガリウム（３族不純物）をティポ
ジションした後、アノード側にショート構造を形成する
ために、リン（５族不純物）を選択的にデイポジション
する。
次いで、前記ガリウムおよびリンをドライブインして中
間層となる半導体基板自体の導電型であるＮＢＮと、リ
ンによって選択的に形成されたＮ＋層とを連通させると
ともに、ガリウムによって半導体基板の両生面側にＰｌ
：層とＰＢ層を形成する。
間層となる半導体基板自体の導電型であるＮＢＮと、リ
ンによって選択的に形成されたＮ＋層とを連通させると
ともに、ガリウムによって半導体基板の両生面側にＰｌ
：層とＰＢ層を形成する。
次に、半導体基板のＰＢ層が形成された側の主面にリン
をデイポジションした後、ドライブインしＮＥ層を形成
する。次いて、周知のフォトリソ技術を用いてＮ。層を
複数の島に分割するとともに、エツチングを進行させ、
ＮＥ層を突き抜けてＰＢ層に至る部分を形成し、すなわ
ちエツチングによる堀込みによりケート部を形成する。
をデイポジションした後、ドライブインしＮＥ層を形成
する。次いて、周知のフォトリソ技術を用いてＮ。層を
複数の島に分割するとともに、エツチングを進行させ、
ＮＥ層を突き抜けてＰＢ層に至る部分を形成し、すなわ
ちエツチングによる堀込みによりケート部を形成する。
第４図に示すような段差を有するカソードエミッタ領域
（ＮＥ）とケート領域（ｐａ）とする。
（ＮＥ）とケート領域（ｐａ）とする。
最後に所定の位置にアルミニウム等を蒸着させてアノー
ド電極、カソード電極、ゲート電極を形成することによ
りアノードショート構造を有するＧＴＯサイリスタが完
成する。
ド電極、カソード電極、ゲート電極を形成することによ
りアノードショート構造を有するＧＴＯサイリスタが完
成する。
［発明が解決しようとする問題点コ
上記従来のアノードショート構造を有するＧＴＯサイリ
スタには次のような問題点かある。
スタには次のような問題点かある。
すなわち、エツチング液中に入れて上記の堀込みによる
ゲート部を形成する際、エツチング液との接触状態を考
慮した場合に半導体基板の中心部よりも半導体基板の周
辺部の方が絶えずエツチング液か流動しているために、
基板の周辺部の方か深くエツチングされてしまう。
ゲート部を形成する際、エツチング液との接触状態を考
慮した場合に半導体基板の中心部よりも半導体基板の周
辺部の方が絶えずエツチング液か流動しているために、
基板の周辺部の方か深くエツチングされてしまう。
実際には半導体基板の中央部と周辺部とては、上記エツ
チングより約３〜４μｍ程度の深さの差か生じる。
チングより約３〜４μｍ程度の深さの差か生じる。
上記のエツチング深さの差により半導体基板の周辺部で
のＰＢ層の表面抵抗値（Ｖ／ １ ）は中央部のそれに
比較して大となり、その結果、ゲート電流値＜ Ｉ ａ
ｔ）が減少する。また、それに伴って順方向電圧降下値
（■工りも半導体基板の中央部よりも周辺部の方が小さ
くなる。
のＰＢ層の表面抵抗値（Ｖ／ １ ）は中央部のそれに
比較して大となり、その結果、ゲート電流値＜ Ｉ ａ
ｔ）が減少する。また、それに伴って順方向電圧降下値
（■工りも半導体基板の中央部よりも周辺部の方が小さ
くなる。
上記の理由を第４図を参照にしてさらに詳細に述べる。
ここで、説明を容易にするために半導体基板１の中央部
のカソード電極をに１、その周辺部のカソード電極をに
２とする。また、半導体基板１の中央部近傍のゲート電
極をＧ、、その周辺部のゲート電極を０２とする。
のカソード電極をに１、その周辺部のカソード電極をに
２とする。また、半導体基板１の中央部近傍のゲート電
極をＧ、、その周辺部のゲート電極を０２とする。
さらに、カソード電極に１が形成されたカソードエミツ
タ層をＮＥｉ、カソード電極に２が形成されたカソード
エミツタ層をＮＥ２とする。
タ層をＮＥｉ、カソード電極に２が形成されたカソード
エミツタ層をＮＥ２とする。
そこで、第４図において、半導体基板１の中央部近傍の
ゲート電極Ｇ１およびＮＥｉ層直下のＰＢ層の横方向抵
抗Ｒ２と、ＰＢＮの周辺部の横方向抵抗Ｒ１とを比較し
た場合、その抵抗値はＲ１＞Ｒ２と一 ４ − なる。これはＰＢ層中の表面不純物濃度が、深くエツチ
ング除去された周辺部におけるＲ１の近傍の方が中央部
に近いＲ２の近傍よりも低くなるためである。
ゲート電極Ｇ１およびＮＥｉ層直下のＰＢ層の横方向抵
抗Ｒ２と、ＰＢＮの周辺部の横方向抵抗Ｒ１とを比較し
た場合、その抵抗値はＲ１＞Ｒ２と一 ４ − なる。これはＰＢ層中の表面不純物濃度が、深くエツチ
ング除去された周辺部におけるＲ１の近傍の方が中央部
に近いＲ２の近傍よりも低くなるためである。
すなわち、ゲート電極Ｇ２直下のＰＢ層の表面不純物濃
度の方が低いので、このＧＴＯサイリスタがターンオン
している定常時おいては、半導体基板１のほぼ中央部の
ゲート電極Ｇ１近傍よりもゲート電極Ｇ２の近傍の方が
有効キャリアの注入量が多く、中央部のカソード電極に
１よりも周辺部のカソード電極に２の方が順電圧降下値
が低くなる。
度の方が低いので、このＧＴＯサイリスタがターンオン
している定常時おいては、半導体基板１のほぼ中央部の
ゲート電極Ｇ１近傍よりもゲート電極Ｇ２の近傍の方が
有効キャリアの注入量が多く、中央部のカソード電極に
１よりも周辺部のカソード電極に２の方が順電圧降下値
が低くなる。
周知のようにＧＴＯサイリスタの可制御電流耐量の大小
は、島状に分割された各カソードセグメントの順電圧降
下値およびゲート電流値のばらつきよって大きく左右さ
れる。すなわち、それらのばらつきか小さい場合には可
制御ｓ電流耐量は大きくなる。上記の可制御電流耐量を
決定する要因の一つとしては、多数の島に分割された各
カソードエミッタＮ。層のターンオフ特性を均一にする
ことが挙げられ、このターンオフ特性の均一化か前記の
ばらつきを小さくすることに結び付く。
は、島状に分割された各カソードセグメントの順電圧降
下値およびゲート電流値のばらつきよって大きく左右さ
れる。すなわち、それらのばらつきか小さい場合には可
制御ｓ電流耐量は大きくなる。上記の可制御電流耐量を
決定する要因の一つとしては、多数の島に分割された各
カソードエミッタＮ。層のターンオフ特性を均一にする
ことが挙げられ、このターンオフ特性の均一化か前記の
ばらつきを小さくすることに結び付く。
ところで、アノードショート構造を有するＧＴＯサイリ
スタにおけろターンオフ時の動作機構、およびアノード
ショート構造を有することによってターンオフ時間が短
かくなるということについては既に良く知られている。
スタにおけろターンオフ時の動作機構、およびアノード
ショート構造を有することによってターンオフ時間が短
かくなるということについては既に良く知られている。
すなわち、ターンオフ時間が短いくなる要因として、Ｐ
Ｂ層とＮＢ層のＰ−Ｎ接合部近傍の残存キャリア濃度が
大きく左右する。
Ｂ層とＮＢ層のＰ−Ｎ接合部近傍の残存キャリア濃度が
大きく左右する。
今、ゲートＧ−カソードに間を逆バイアスしてターンオ
フ動作に移行したとすると、ｐＨ１層からはゲー）Ｇに
キャリアが引き抜かれ、ゲートＧから遠いＮＥ層の中心
部に向って電流が絞り込まれることになる。時間の経過
とともに、さらにＰＢ層からキャリアが引き抜かれ、つ
いには分割された各Ｎ。層はアノード電流の遮断状態と
なるか、この遮断状態は各ＮＥ層が同時になされること
か理想である。
フ動作に移行したとすると、ｐＨ１層からはゲー）Ｇに
キャリアが引き抜かれ、ゲートＧから遠いＮＥ層の中心
部に向って電流が絞り込まれることになる。時間の経過
とともに、さらにＰＢ層からキャリアが引き抜かれ、つ
いには分割された各Ｎ。層はアノード電流の遮断状態と
なるか、この遮断状態は各ＮＥ層が同時になされること
か理想である。
すなわち、殆どのＮＥ層が遮断状態にあるのに、来た導
通状態にあるＮＥ層があると、このＮＥ層にアノード電
流か集中してＧＴＯサイリスタを破壊ζこ到らしめろこ
とになる。
通状態にあるＮＥ層があると、このＮＥ層にアノード電
流か集中してＧＴＯサイリスタを破壊ζこ到らしめろこ
とになる。
以上から第４図に示すような従来のＧ’ Ｔ Ｏサイリ
スタでは、半導体基板１の周辺部のカソード電極に２の
近傍の方がその中央部に１近傍よりもオン電圧が低く、
従ってキャリアの注入量が多くターンオフ時にゲー）Ｇ
から引き抜かなけれはならないキャリアの量が多くなり
、結局、半導体基板１の中央部のカソードエミッタＮ。
スタでは、半導体基板１の周辺部のカソード電極に２の
近傍の方がその中央部に１近傍よりもオン電圧が低く、
従ってキャリアの注入量が多くターンオフ時にゲー）Ｇ
から引き抜かなけれはならないキャリアの量が多くなり
、結局、半導体基板１の中央部のカソードエミッタＮ。
１層よりも周辺部のカソードエミッタＮ。２層の方がタ
ーンオフ時間が長くなってしまう。
ーンオフ時間が長くなってしまう。
このことは周辺部に電流が集中し易いことを示し、可制
御電流耐量を大きくてきないという問題点となる。
御電流耐量を大きくてきないという問題点となる。
［発明の目的コ
この発明は、上記のような問題点を解消するためになさ
れたもので、アノードショート構造を有するＧＴＯサイ
リスタにおける順方向電圧降下値およびゲート電流値を
均一化し、可制御電流耐量を大きくしたＧＴＯサイリス
タを提供することを目的とする。
れたもので、アノードショート構造を有するＧＴＯサイ
リスタにおける順方向電圧降下値およびゲート電流値を
均一化し、可制御電流耐量を大きくしたＧＴＯサイリス
タを提供することを目的とする。
［問題点を解決するための手段］
この発明のＧＴＯサイリスタは、半導体基板の中央部近
傍に形成されたＮ１層よりも半導体基板の周辺部近傍に
形成されたＮｌ層の方がアノード側ＮＢ層中に深く、あ
るいは半導体基板の中央部近傍に形成されたＮｌ層より
も半導体基板の周辺部近傍に形成されたＮｌ層の方か半
導体基板の主面側から見たときの面積が大きくなるよう
に形成したものである。
傍に形成されたＮ１層よりも半導体基板の周辺部近傍に
形成されたＮｌ層の方がアノード側ＮＢ層中に深く、あ
るいは半導体基板の中央部近傍に形成されたＮｌ層より
も半導体基板の周辺部近傍に形成されたＮｌ層の方か半
導体基板の主面側から見たときの面積が大きくなるよう
に形成したものである。
［作用］
この発明のＧＴＯサイリスタにおいては、半導体基板の
中央部に形成されたＮｌ層よりも半導体基板の周辺部に
形成されたＮｌ層の方かＮＢ層中に深く形成されるよう
に、あるいはその面積か大きくなるようにしたので、Ｇ
ＴＯサイリスタのターンオン時においてはＰＥ層からの
キャリアの注入を中央部に比較して抑制することができ
、各分割カソードエミッタＮＥ層での順方向電圧降下値
を従来構造に比較してバランスよくすることができる。
中央部に形成されたＮｌ層よりも半導体基板の周辺部に
形成されたＮｌ層の方かＮＢ層中に深く形成されるよう
に、あるいはその面積か大きくなるようにしたので、Ｇ
ＴＯサイリスタのターンオン時においてはＰＥ層からの
キャリアの注入を中央部に比較して抑制することができ
、各分割カソードエミッタＮＥ層での順方向電圧降下値
を従来構造に比較してバランスよくすることができる。
また、ＧＴＯサイリスタのターンオフ時においては、Ｎ
Ｂ層中の残存キャリアを、周辺部の方が深い、あるいは
面積の大きいアノードショート構造とするＮ４層により
、より強く引き抜くことにより各カソードセグメントの
ターンオフの均一化が可能となり、以上を総合して可制
御電流耐量を大きくする。
Ｂ層中の残存キャリアを、周辺部の方が深い、あるいは
面積の大きいアノードショート構造とするＮ４層により
、より強く引き抜くことにより各カソードセグメントの
ターンオフの均一化が可能となり、以上を総合して可制
御電流耐量を大きくする。
［実施例］
以下に、この発明の実施例について説明する。
第１図Ａは、この発明の第１の実施例を示すＧＴｏサイ
リスタの構造図である。
リスタの構造図である。
図において、半導体基板１は従来と同様にＰＥＮＥ
Ｐｓ ＮＥの４層構造を備え、かつ、ＮＥ層は複数の
島に分割配置されている。また、ＰＥ層中に複数のＮｌ
層をＮＢ層に到達するように形成し、これらのＮｌ層を
介して前記ＮＢ層をアノード電極２に接触するようにし
たアノードショート構造を有している。そして、複数に
分割されたＮＥ層上には、それぞれカソード電極３を有
し、前記ＮＥ層と段差を設けて形成されたＰＢ層上には
、それぞれゲート電極４を有する。
Ｐｓ ＮＥの４層構造を備え、かつ、ＮＥ層は複数の
島に分割配置されている。また、ＰＥ層中に複数のＮｌ
層をＮＢ層に到達するように形成し、これらのＮｌ層を
介して前記ＮＢ層をアノード電極２に接触するようにし
たアノードショート構造を有している。そして、複数に
分割されたＮＥ層上には、それぞれカソード電極３を有
し、前記ＮＥ層と段差を設けて形成されたＰＢ層上には
、それぞれゲート電極４を有する。
この発明のＧＴＯサイリスタの特徴はアノードショート
構造を形成するためのＮ＋層にある。
構造を形成するためのＮ＋層にある。
すなわち、半導体基板１の中央部近傍に形成されたＮ＋
層よりも半導体基板１０周辺部近傍に形成されたＮ＋層
の方がＮＢ層中に深く入り込んでいるように形成したこ
とである。
層よりも半導体基板１０周辺部近傍に形成されたＮ＋層
の方がＮＢ層中に深く入り込んでいるように形成したこ
とである。
これにより中央部に比較して周辺部の方か強いアノード
ショート効果が得られ、結果的にＧＴＯサイリスタにお
ける各カソードエミツタ層Ｅ層の順方向電圧降下値およ
びゲート電流値が均一化することができ、その結果、可
制御電流耐量を太きすることができる。
ショート効果が得られ、結果的にＧＴＯサイリスタにお
ける各カソードエミツタ層Ｅ層の順方向電圧降下値およ
びゲート電流値が均一化することができ、その結果、可
制御電流耐量を太きすることができる。
上記第１の実施例のＧＴＯサイリスタは、例えは第１図
Ｂに示すような工程を経て製作される。
Ｂに示すような工程を経て製作される。
すなわち、まず、第１図Ｂの（イ）に示すようにＮ型半
導体基板１０を用意し、ガリウムを拡散深さ約２０μｍ
、表面抵抗値（Ｖ／ Ｉ ’）約１ｏΩになるように両
生面に拡散する。
導体基板１０を用意し、ガリウムを拡散深さ約２０μｍ
、表面抵抗値（Ｖ／ Ｉ ’）約１ｏΩになるように両
生面に拡散する。
次に、周知のフォトリソ技術を用いて第１図Ｂ（ロ）に
示すようにアノードショート部の堀込みを行なう。この
場合、堀込みｌｌａよりも、より周辺部に近い堀込みｌ
ｌｂの方か、その堀込み深さか深く、実際には堀込みｌ
ｌａか８μｍ、堀込みｌｌｂが１０μｍ程度に形成され
る。これは前述の理由により半導体基板１０の中央部よ
りもその周辺部の方かエツチングされる量か多いために
、結果的に堀込み深さの差が生じる。
示すようにアノードショート部の堀込みを行なう。この
場合、堀込みｌｌａよりも、より周辺部に近い堀込みｌ
ｌｂの方か、その堀込み深さか深く、実際には堀込みｌ
ｌａか８μｍ、堀込みｌｌｂが１０μｍ程度に形成され
る。これは前述の理由により半導体基板１０の中央部よ
りもその周辺部の方かエツチングされる量か多いために
、結果的に堀込み深さの差が生じる。
上記の堀込み深さの差は、その部分の表面抵抗値の差と
してあられれる。すなわち、堀込み１１ａの表面抵抗値
（Ｖ／ Ｉ ）は約ＰＥΩ、堀込み１１ｂの表面抵抗値
（Ｖ／Ｉ）は約３５Ωとなる。
してあられれる。すなわち、堀込み１１ａの表面抵抗値
（Ｖ／ Ｉ ）は約ＰＥΩ、堀込み１１ｂの表面抵抗値
（Ｖ／Ｉ）は約３５Ωとなる。
次に、第１図Ｂ（ハ）に示すように上記の工程て形成さ
れたアノードショートのための堀込み１１ａ〜ｌｌｃに
５族不純物であるリンをティポジションした後、リン拡
散を行なう。この場合、上記の堀込みｌｌａと堀込みｌ
ｌｂとの深さの差は僅か２μｍであるが、堀込みｌｌｂ
のカリウム濃度は堀込みｌｌａに比較して大きく減少し
ているので、リン拡散によるアノードショート深さ１２
ａ、１２ｂとでは、顕著な差としてあられれることにな
る。これはガリウム濃度が大きいところにリン拡散を施
した場合、リンの拡散速度は小さくなり、逆にカリウム
濃度が小さいところにリン拡散を施した場合、リンの拡
散速度は前者に比し大きくなることによって助長される
ためである。
れたアノードショートのための堀込み１１ａ〜ｌｌｃに
５族不純物であるリンをティポジションした後、リン拡
散を行なう。この場合、上記の堀込みｌｌａと堀込みｌ
ｌｂとの深さの差は僅か２μｍであるが、堀込みｌｌｂ
のカリウム濃度は堀込みｌｌａに比較して大きく減少し
ているので、リン拡散によるアノードショート深さ１２
ａ、１２ｂとでは、顕著な差としてあられれることにな
る。これはガリウム濃度が大きいところにリン拡散を施
した場合、リンの拡散速度は小さくなり、逆にカリウム
濃度が小さいところにリン拡散を施した場合、リンの拡
散速度は前者に比し大きくなることによって助長される
ためである。
次に、第１図Ｂ（ニ）に示すように半導体基板１０の一
主面側にカソードエミツタ層を形成すべくリン拡散を行
ない、全面にＮ。層１３を形成する。
主面側にカソードエミツタ層を形成すべくリン拡散を行
ない、全面にＮ。層１３を形成する。
次いで、Ｎ ＥＪ！ １３を個々の島に分割するととも
に、段差を有するゲート部を形成するために、フォトリ
ソ技術を用いて、第１図Ｂ（ホ）に示すようにゲート部
１４ａ〜１４ｃの堀込みを行なう。
に、段差を有するゲート部を形成するために、フォトリ
ソ技術を用いて、第１図Ｂ（ホ）に示すようにゲート部
１４ａ〜１４ｃの堀込みを行なう。
このゲート部１４ａ〜１４ｃの堀込みは、Ｎ、層１３を
突き抜けてＰＢＪ！１５に達する深さまで行なうが、中
央部と周辺部とのエツチング量の差によりその堀込み深
さは１４ａ＜１４ｂ＜１４ｃの関係となる。
突き抜けてＰＢＪ！１５に達する深さまで行なうが、中
央部と周辺部とのエツチング量の差によりその堀込み深
さは１４ａ＜１４ｂ＜１４ｃの関係となる。
次に、図示を省略したが半導体基板１ｏのアノード側全
面にアルミニウム等を蒸着してアノード電極を形成し、
また、半導体基板１０の他方のカソード側には互いに分
離したカソード電極および段差を有して複数のゲート電
極が設けられる。
面にアルミニウム等を蒸着してアノード電極を形成し、
また、半導体基板１０の他方のカソード側には互いに分
離したカソード電極および段差を有して複数のゲート電
極が設けられる。
以上の工程を経て第１図Ａに示すような周辺部の方が中
央部よりも深さの深いＮ＋層を有するアノードショート
構造を備えたＧＴＯサイリスタが完成する。
央部よりも深さの深いＮ＋層を有するアノードショート
構造を備えたＧＴＯサイリスタが完成する。
尚、製作工程で図示したＧＴＯサイリスタの形と第１図
Ａに示したＧＴＯサイリスタの形とは細部において若干
具なっているが、原理ないし動作は同一である。また、
第２図に示すＧＴＯサイリスタは、第１図Ａに示したＧ
ＴＯサイリスタの構造とほぼ同一であるが、アノード例
の主面を平坦に仕上げ同一厚さのアノード電極を設ける
ようにしたもので、第１図Ａと同一部分には同一符号が
付しである。
Ａに示したＧＴＯサイリスタの形とは細部において若干
具なっているが、原理ないし動作は同一である。また、
第２図に示すＧＴＯサイリスタは、第１図Ａに示したＧ
ＴＯサイリスタの構造とほぼ同一であるが、アノード例
の主面を平坦に仕上げ同一厚さのアノード電極を設ける
ようにしたもので、第１図Ａと同一部分には同一符号が
付しである。
次に、この発明の第２の実施例について説明する。
第３図は、第２の実施例によるＧＴＯサイリスタの構造
図であり、この実施例ではアノードショート構造におけ
るＮ＋層の拡散深さは同一であるが、半導体基板の中心
部に近いＮ＋層５ａよりもその周辺部に近いＮ＋層５ｂ
の方が基板の主面側から見て面積を大きくしである。他
の構成は第１の実施例と同一であり、また、上記のＧＴ
Ｏサイリスタの製作工程も第１の実施例とほぼ同様の工
程を経て製作されるので、その詳しい説明は省略する。
図であり、この実施例ではアノードショート構造におけ
るＮ＋層の拡散深さは同一であるが、半導体基板の中心
部に近いＮ＋層５ａよりもその周辺部に近いＮ＋層５ｂ
の方が基板の主面側から見て面積を大きくしである。他
の構成は第１の実施例と同一であり、また、上記のＧＴ
Ｏサイリスタの製作工程も第１の実施例とほぼ同様の工
程を経て製作されるので、その詳しい説明は省略する。
上記第２の実施例のＧＴＯサイリスタにおいてもその中
央部に比較して周辺部の方が強いアノードショート効果
が得られ、結果的にＧＴＯサイリスタにおける各カソー
ドエミッタＮＥ層の順方向電圧降下値およびゲート電流
値の均一化が図れ、可制御電流耐量を太きすることがで
きる。
央部に比較して周辺部の方が強いアノードショート効果
が得られ、結果的にＧＴＯサイリスタにおける各カソー
ドエミッタＮＥ層の順方向電圧降下値およびゲート電流
値の均一化が図れ、可制御電流耐量を太きすることがで
きる。
尚、上記の実施例をさらに変形してＮ＋層の深さとその
断面積を共に周辺部の方が深くかつ大きくなるようにし
ても良い。
断面積を共に周辺部の方が深くかつ大きくなるようにし
ても良い。
［発明の効果］
以上のように、この発明によれは半導体基板の中央部近
傍に形成されたＮ＋層よりも半導体基板の周辺部近傍に
形成されたＮ＋層の方がＮＢ層中に深く形成されるよう
に、あるいはＮ＋層の面積が中央部近傍よりも周辺部近
傍の方が大きくなるようにしたので、半導体基板の中央
部に比較して周辺部の方が強いアノードショート効果が
得られ、結果的にＧＴＯサイリスタにおける各カソード
エミッタＮＥ層の順方向電圧降下値およびゲート電流値
の均一化が図れ、可制御電流耐量を太きすることができ
るなどの効果がある。
傍に形成されたＮ＋層よりも半導体基板の周辺部近傍に
形成されたＮ＋層の方がＮＢ層中に深く形成されるよう
に、あるいはＮ＋層の面積が中央部近傍よりも周辺部近
傍の方が大きくなるようにしたので、半導体基板の中央
部に比較して周辺部の方が強いアノードショート効果が
得られ、結果的にＧＴＯサイリスタにおける各カソード
エミッタＮＥ層の順方向電圧降下値およびゲート電流値
の均一化が図れ、可制御電流耐量を太きすることができ
るなどの効果がある。
第１図Ａは、この発明の第１の実施例を示すＧＴｏサイ
リスタの構造図、第１図Ｂの（イ）ないしくホ）は、そ
の製作工程図、第２図は、第１図Ａの変形例を示すＧＴ
Ｏサイリスタの構造図、第３図は、この発明の第２の実
施例を示すＧＴＯサイリスタの構造図、第４図は、従来
のＧＴＯサイリスタの構造図である。 １・・・半導体基板 ２・・・アノード電極 ３・・・カソード電極 ４・・・ケート電極
リスタの構造図、第１図Ｂの（イ）ないしくホ）は、そ
の製作工程図、第２図は、第１図Ａの変形例を示すＧＴ
Ｏサイリスタの構造図、第３図は、この発明の第２の実
施例を示すＧＴＯサイリスタの構造図、第４図は、従来
のＧＴＯサイリスタの構造図である。 １・・・半導体基板 ２・・・アノード電極 ３・・・カソード電極 ４・・・ケート電極
Claims (1)
- 【特許請求の範囲】 １、Ｐ＿Ｅ−Ｎ＿Ｂ−Ｐ＿Ｂ−Ｎ＿Ｅの４層構造を備え
、かつ、Ｎ＿Ｅ層は複数の島に分割配置されたゲートタ
ーンオフサイリスタの一方の主面側のＰ＿Ｅ層を突き抜
けてＮ＿Ｂ層に到達するような複数のＮ＾＋層を分離形
成し、これらのＮ＾＋層を介して前記Ｎ＿Ｂ層をアノー
ド電極に接触させたアノードショート構造を有するゲー
トターンオフサイリスタにおいて、半導体基板の中央部
近傍に形成されたＮ＿Ｂ層に到達するＮ＾＋層よりも前
記半導体基板の周辺部近傍に形成されたＮ＾＋層の方が
Ｎ＿Ｂ層中に深く形成されていることを特徴とするゲー
トターンオフサイリスタ。 ２、Ｐ＿Ｅ−Ｎ＿Ｂ−Ｐ＿Ｂ−Ｎ＿Ｅの４層構造を備え
、かつ、Ｎ＿Ｅ層は複数の島に分割配置されたゲートタ
ーンオフサイリスタの一方の主面側のＰ＿Ｅ層を突き抜
けてＮ＿Ｂ層に到達するような複数のＮ＾＋層を分離形
成し、これらのＮ＾＋層を介して前記Ｎ＿Ｂ層をアノー
ド電極に接触させたアノードショート構造を有するゲー
トターンオフサイリスタにおいて、半導体基板の中央部
近傍に形成されたＮ＿Ｂ層に到達するＮ＾＋層よりも前
記半導体基板の周辺部近傍に形成された前記Ｎ＾＋層の
方が半導体基板の主面から見て面積が広く形成されてい
ることを特徴とするゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025585A JP2699079B2 (ja) | 1988-02-08 | 1988-02-08 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025585A JP2699079B2 (ja) | 1988-02-08 | 1988-02-08 | ゲートターンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01201957A true JPH01201957A (ja) | 1989-08-14 |
| JP2699079B2 JP2699079B2 (ja) | 1998-01-19 |
Family
ID=12169993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025585A Expired - Fee Related JP2699079B2 (ja) | 1988-02-08 | 1988-02-08 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699079B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214161A (ja) * | 1989-02-15 | 1990-08-27 | Hitachi Ltd | ゲートターンオフサイリスタ |
| EP0435021A2 (de) * | 1989-12-19 | 1991-07-03 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Verfahren zum Herstellen von anodenseitigen Kurzschlüssen in Thyristoren |
| CN103887329A (zh) * | 2014-03-10 | 2014-06-25 | 沈阳通美电器有限公司 | 一种集成门极换流晶闸管igct深门极结构 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315464A (ja) * | 1986-07-08 | 1988-01-22 | Hitachi Ltd | ゲ−トタ−ンオフサイリスタ |
-
1988
- 1988-02-08 JP JP63025585A patent/JP2699079B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315464A (ja) * | 1986-07-08 | 1988-01-22 | Hitachi Ltd | ゲ−トタ−ンオフサイリスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214161A (ja) * | 1989-02-15 | 1990-08-27 | Hitachi Ltd | ゲートターンオフサイリスタ |
| EP0435021A2 (de) * | 1989-12-19 | 1991-07-03 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Verfahren zum Herstellen von anodenseitigen Kurzschlüssen in Thyristoren |
| CN103887329A (zh) * | 2014-03-10 | 2014-06-25 | 沈阳通美电器有限公司 | 一种集成门极换流晶闸管igct深门极结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2699079B2 (ja) | 1998-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |