JP2699079B2 - ゲートターンオフサイリスタ - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ゲートターンオフ（以下、GTOと略記す
る。）サイリスタに関し、特に改良したアノードショー
ト構造を備えたGTOサイリスタに関するものである。
る。）サイリスタに関し、特に改良したアノードショー
ト構造を備えたGTOサイリスタに関するものである。
［従来の技術］ ゲート信号によってオンまたはオフ動作をするGTOサ
イリスタの構造は周知であるが、さらにこのGTOサイリ
スタのターンオフ動作を良好に行なわせるために、PE層
からのキャリアの注入を抑制する目的でアノードショー
ト構造が採用されている。
イリスタの構造は周知であるが、さらにこのGTOサイリ
スタのターンオフ動作を良好に行なわせるために、PE層
からのキャリアの注入を抑制する目的でアノードショー
ト構造が採用されている。
第４図は従来のアノードショート構造を有するGTOサ
イリスタの構造図であるが、概略以下の工程を経て製作
される。
イリスタの構造図であるが、概略以下の工程を経て製作
される。
すなわち、まず、例えばＮ型半導体基板を用意し、こ
の半導体基板の両主面にガリウム（３族不純物）をディ
ポジションした後、アノード側にショート構造を形成す
るために、リン（５族不純物）を選択的にディポジショ
ンする。
の半導体基板の両主面にガリウム（３族不純物）をディ
ポジションした後、アノード側にショート構造を形成す
るために、リン（５族不純物）を選択的にディポジショ
ンする。
次いで、前記ガリウムおよびリンをドライブインして
中間層となる半導体基板自体の導電型であるNB層と、リ
ンによって選択的に形成されたN+層とを連通させるとと
もに、ガリウムによって半導体基板の両主面側にPE層と
PB層を形成する。
中間層となる半導体基板自体の導電型であるNB層と、リ
ンによって選択的に形成されたN+層とを連通させるとと
もに、ガリウムによって半導体基板の両主面側にPE層と
PB層を形成する。
次に、半導体基板のPB層が形成された側の主面にリン
をディポジションした後、ドライブインしNE層を形成す
る。次いで、周知のフォトリソ技術を用いてNE層を複数
の島に分割するとともに、エッチングを進行させ、NE層
を突き抜けてPB層に至る部分を形成し、すなわちエッチ
ングによる堀込みによりゲート部を形成する。第４図に
示すような段差を有するカソードエミッタ領域（NE）と
ゲート領域（PB）とする。
をディポジションした後、ドライブインしNE層を形成す
る。次いで、周知のフォトリソ技術を用いてNE層を複数
の島に分割するとともに、エッチングを進行させ、NE層
を突き抜けてPB層に至る部分を形成し、すなわちエッチ
ングによる堀込みによりゲート部を形成する。第４図に
示すような段差を有するカソードエミッタ領域（NE）と
ゲート領域（PB）とする。
最後に所定の位置なアルミニウム等を蒸着させてアノ
ード電極、カソード電極、ゲート電極を形成することに
よりアノードショート構造を有するGTOサイリスタが完
成する。
ード電極、カソード電極、ゲート電極を形成することに
よりアノードショート構造を有するGTOサイリスタが完
成する。
［発明が解決しようとする問題点］ 上記従来のアノードショート構造を有するGTOサイリ
スタには次のような問題点がある。
スタには次のような問題点がある。
すなわち、エッチング液中に入れて上記の堀込みによ
るゲート部を形成する際、エッチング液との接触状態を
考慮した場合に半導体基板の中心部よりも半導体基板の
周辺部の方が絶えずエッチング液が流動しているため
に、基板の周辺部の方が深くエッチングされてしまう。
るゲート部を形成する際、エッチング液との接触状態を
考慮した場合に半導体基板の中心部よりも半導体基板の
周辺部の方が絶えずエッチング液が流動しているため
に、基板の周辺部の方が深くエッチングされてしまう。
実際には半導体基板の中央部と周辺部とでは、上記エ
ッチングより約３〜４μｍ程度の深さの差が生じる。
ッチングより約３〜４μｍ程度の深さの差が生じる。
上記のエッチング深さの差により半導体基板の周辺部
でのPB層の表面抵抗値（V/I）は中央部のそれに比較し
て大となり、その結果、ゲート電流値（Igt）が減少す
る。また、それに伴って順方向電圧降下値（VTM）も半
導体基板の中央部よりも周辺部の方が小さくなる。
でのPB層の表面抵抗値（V/I）は中央部のそれに比較し
て大となり、その結果、ゲート電流値（Igt）が減少す
る。また、それに伴って順方向電圧降下値（VTM）も半
導体基板の中央部よりも周辺部の方が小さくなる。
上記の理由を第４図を参照にしてさらに詳細に述べ
る。
る。
ここで、説明を容易にするために半導体基板１の中央
部のカソード電極をK1、その周辺部のカソード電極をK2
とする。また、半導体基板１の中央部近傍のゲート電極
をG1、その周辺部のゲート電極をG2とする。
部のカソード電極をK1、その周辺部のカソード電極をK2
とする。また、半導体基板１の中央部近傍のゲート電極
をG1、その周辺部のゲート電極をG2とする。
さらに、カソード電極K1が形成されたカソードエミッ
タ層をNE1、カソード電極K2が形成されたカソードエミ
ッタ層をNE2とする。
タ層をNE1、カソード電極K2が形成されたカソードエミ
ッタ層をNE2とする。
そこで、第４図において、半導体基板１の中央部近傍
のゲート電極G1およびNE1層直下のPB層の横方向抵抗R2
と、PB層の周辺部の横方向抵抗R1とを比較した場合、そ
の抵抗値はR1＞R2となる。これはPB層中の表面不純物濃
度が、深くエッチング除去された周辺部におけるR1の近
傍の方が中央部に近いR2の近傍よりも低くなるためであ
る。
のゲート電極G1およびNE1層直下のPB層の横方向抵抗R2
と、PB層の周辺部の横方向抵抗R1とを比較した場合、そ
の抵抗値はR1＞R2となる。これはPB層中の表面不純物濃
度が、深くエッチング除去された周辺部におけるR1の近
傍の方が中央部に近いR2の近傍よりも低くなるためであ
る。
すなわち、ゲート電極G2直下のPB層の表面不純物濃度
の方が低いので、このGTOサイリスタがターンオンして
いる定常時においては、半導体基板１のほぼ中央部のゲ
ート電極G1近傍よりもゲート電極G2の近傍の方が有効キ
ャリアの注入量が多く、中央部のカソード電極K1よりも
周辺部のカソード電極K2の方が順電圧降下値が低くな
る。
の方が低いので、このGTOサイリスタがターンオンして
いる定常時においては、半導体基板１のほぼ中央部のゲ
ート電極G1近傍よりもゲート電極G2の近傍の方が有効キ
ャリアの注入量が多く、中央部のカソード電極K1よりも
周辺部のカソード電極K2の方が順電圧降下値が低くな
る。
周知のようにGTOサイリスタの可制御電流耐量の大小
は、島状に分割された各カソードセグメントの順電圧降
下値およびゲート電流値のばらつきよって大きく左右さ
れる。すなわち、それらのばらつきが小さい場合には可
制御電流耐量は大きくなる。上記の可制御電流耐量を決
定する要因の一つとしては、多数の島に分割された各カ
ソードエミッタNE層のターンオフ特性を均一にすること
が挙げられ、このターンオフ特性の均一化が前記のばら
つきを小さくすることに結び付く。
は、島状に分割された各カソードセグメントの順電圧降
下値およびゲート電流値のばらつきよって大きく左右さ
れる。すなわち、それらのばらつきが小さい場合には可
制御電流耐量は大きくなる。上記の可制御電流耐量を決
定する要因の一つとしては、多数の島に分割された各カ
ソードエミッタNE層のターンオフ特性を均一にすること
が挙げられ、このターンオフ特性の均一化が前記のばら
つきを小さくすることに結び付く。
ところで、アノードショート構造を有するGTOサイリ
スタにおけるターンオフ時の動作機構、およびアノード
ショート構造を有することによってターンオフ時間が短
くなるということについては既に良く知られている。す
なわち、ターンオフ時間が短いくなる要因として、PB層
とNB層のＰ−Ｎ接合部近傍の残存キャリア濃度が大きく
左右する。
スタにおけるターンオフ時の動作機構、およびアノード
ショート構造を有することによってターンオフ時間が短
くなるということについては既に良く知られている。す
なわち、ターンオフ時間が短いくなる要因として、PB層
とNB層のＰ−Ｎ接合部近傍の残存キャリア濃度が大きく
左右する。
今、ゲートＧ−カソードＫ間を逆バイアスしてターン
オフ動作に移行したとすると、PB層からはゲートＧにキ
ャリアが引き抜かれ、ゲートＧから遠いNE層の中心部に
向って電流が絞り込まれることになる。時間の経過とと
もに、さらにPB層からキャリアが引き抜かれ、ついには
分割された各NE層はアノード電流の遮断状態となるが、
この遮断状態は各NE層が同時になされることが理想であ
る。
オフ動作に移行したとすると、PB層からはゲートＧにキ
ャリアが引き抜かれ、ゲートＧから遠いNE層の中心部に
向って電流が絞り込まれることになる。時間の経過とと
もに、さらにPB層からキャリアが引き抜かれ、ついには
分割された各NE層はアノード電流の遮断状態となるが、
この遮断状態は各NE層が同時になされることが理想であ
る。
すなわち、殆どのNE層が遮断状態にあるのに、未だ導
通状態にあるNE層があると、このNE層にアノード電流が
集中してGTOサイリスタを破壊に到らしめることにな
る。
通状態にあるNE層があると、このNE層にアノード電流が
集中してGTOサイリスタを破壊に到らしめることにな
る。
以上から第４図に示すような従来のGTOサイリスタで
は、半導体基板１の周辺部のカソード電極K2の近傍の方
がその中央部K1近傍よりもオン電圧が低く、従ってキャ
リアの注入量が多くターンオフ時にゲートＧから引き抜
かなければならないキャリアの量が多くなり、結局、半
導体基板１の中央部のカソードエミッタNE1層よりも周
辺部のカソードエミッタNE2層の方がターンオフ時間が
長くなってしまう。
は、半導体基板１の周辺部のカソード電極K2の近傍の方
がその中央部K1近傍よりもオン電圧が低く、従ってキャ
リアの注入量が多くターンオフ時にゲートＧから引き抜
かなければならないキャリアの量が多くなり、結局、半
導体基板１の中央部のカソードエミッタNE1層よりも周
辺部のカソードエミッタNE2層の方がターンオフ時間が
長くなってしまう。
このことは周辺部に電流が集中し易いことを示し、可
制御電流耐量を大きくできないという問題点となる。
制御電流耐量を大きくできないという問題点となる。
［発明の目的］ この発明は、上記のような問題点を解消するためにな
されたもので、アノードショート構造を有するGTOサイ
リスタにおける順方向電圧降下値およびゲート電流値を
均一化し、可制御電流耐量を大きくしたGTOサイリスタ
を提供することを目的とする。
されたもので、アノードショート構造を有するGTOサイ
リスタにおける順方向電圧降下値およびゲート電流値を
均一化し、可制御電流耐量を大きくしたGTOサイリスタ
を提供することを目的とする。
［問題点を解決するための手段］ この発明のGTOサイリスタは、半導体基板の中央部近
傍に形成されたN+層よりも半導体基板の周辺部近傍に形
成されたN+層の方がアノード側NB層中に深くなるように
形成したものである。
傍に形成されたN+層よりも半導体基板の周辺部近傍に形
成されたN+層の方がアノード側NB層中に深くなるように
形成したものである。
［作用］ この発明のGTOサイリスタにおいては、半導体基板の
中央部に形成されたN+層よりも半導体基板の周辺部に形
成されたN+の方がBB層中に深く形成されるようにしたの
で、GTOサイリスタのターンオフ時においてはPE層から
のキャリアの注入を中央部に比較して抑制することがで
き、各分割カソードエミッタNE層での順電圧降下値を従
来構造に比較してバランスよくすることができる。ま
た、GTOサイリスタのターンオフ時においては、NB層中
の残存キャリアを、周辺部の方が深いアノードショート
構造とすることにより、より強く引き抜くことにより各
カソードセグメントのターンオフの均一化が可能とな
り、以上を総合して可制御電流耐量を大きくする。
中央部に形成されたN+層よりも半導体基板の周辺部に形
成されたN+の方がBB層中に深く形成されるようにしたの
で、GTOサイリスタのターンオフ時においてはPE層から
のキャリアの注入を中央部に比較して抑制することがで
き、各分割カソードエミッタNE層での順電圧降下値を従
来構造に比較してバランスよくすることができる。ま
た、GTOサイリスタのターンオフ時においては、NB層中
の残存キャリアを、周辺部の方が深いアノードショート
構造とすることにより、より強く引き抜くことにより各
カソードセグメントのターンオフの均一化が可能とな
り、以上を総合して可制御電流耐量を大きくする。
［実施例］ 以下に、この発明の実施例について説明する。
第１図Ａは、この発明の第１の実施例を示すGTOサイ
リスタの構造図である。
リスタの構造図である。
図において、半導体基板１は従来と同様にPE−NB−PB
−NEの４層構造を備え、かつ、NE層は複数の島に分割配
置されている。また、PE層中に複数のN+層をNB層に到達
するように形成し、これらのN+層を介して前記NB層をア
ノード電極２に接触するようにしたアノードショート構
造を有している。そして、複数に分割されたNE層上に
は、それぞれカソード電極３を有し、前記NE層と段差を
設けて形成されたPB層上には、それぞれゲート電極４を
有する。
−NEの４層構造を備え、かつ、NE層は複数の島に分割配
置されている。また、PE層中に複数のN+層をNB層に到達
するように形成し、これらのN+層を介して前記NB層をア
ノード電極２に接触するようにしたアノードショート構
造を有している。そして、複数に分割されたNE層上に
は、それぞれカソード電極３を有し、前記NE層と段差を
設けて形成されたPB層上には、それぞれゲート電極４を
有する。
この発明のGTOサイリスタの特徴はアノードショート
構造を形成するためのN+層にある。
構造を形成するためのN+層にある。
すなわち、半導体基板１の中央部近傍に形成されたN+
層よりも半導体基板１の周辺部近傍に形成されたN+層の
方がNB層中に深く入り込んでいるように形成したことで
ある。
層よりも半導体基板１の周辺部近傍に形成されたN+層の
方がNB層中に深く入り込んでいるように形成したことで
ある。
これにより中央部に比較して周辺部の方が強いアノー
ドショート効果が得られ、結果的にGTOサイリスタにお
ける各カソードエミッタNE層の順方向電圧降下値および
ゲート電流値が均一化することができ、その結果、可制
御電流耐量を大きすることができる。
ドショート効果が得られ、結果的にGTOサイリスタにお
ける各カソードエミッタNE層の順方向電圧降下値および
ゲート電流値が均一化することができ、その結果、可制
御電流耐量を大きすることができる。
上記第１の実施例のGTOサイリスタは、例えば第１図
Ｂに示すような工程を経て製作される。
Ｂに示すような工程を経て製作される。
すなわち、まず、第１図Ｂの（イ）に示すようにＮ型
半導体基板10を用意し、ガリウムを拡散深さ約20μｍ、
表面抵抗値（V/I）約10Ωになるように両主面に拡散す
る。
半導体基板10を用意し、ガリウムを拡散深さ約20μｍ、
表面抵抗値（V/I）約10Ωになるように両主面に拡散す
る。
次に、周知のフォトリソ技術を用いて第１図Ｂ（ロ）
に示すようにアノードショート部の堀込みを行なう。こ
の場合、堀込み11aよりも、より周辺部に近い堀込み11b
の方が、その堀込み深さが深く、実際には堀込み11aが
８μｍ、堀込み11bが10μｍ程度に形成される。これは
前述の理由により半導体基板10の中央部よりもその周辺
部の方がエッチングされる量が多いために、結果的に堀
込み深さの差が生じる。
に示すようにアノードショート部の堀込みを行なう。こ
の場合、堀込み11aよりも、より周辺部に近い堀込み11b
の方が、その堀込み深さが深く、実際には堀込み11aが
８μｍ、堀込み11bが10μｍ程度に形成される。これは
前述の理由により半導体基板10の中央部よりもその周辺
部の方がエッチングされる量が多いために、結果的に堀
込み深さの差が生じる。
上記の堀込み深さの差は、その部分の表面抵抗値の差
としてあらわれる。すなわち、堀込み11aの表面抵抗値
（V/I）は約25Ω、堀込み11bの表面抵抗値（V/I）は約3
5Ωとなる。
としてあらわれる。すなわち、堀込み11aの表面抵抗値
（V/I）は約25Ω、堀込み11bの表面抵抗値（V/I）は約3
5Ωとなる。
次に、第１図Ｂ（ハ）に示すように上記の工程で形成
されたアノードショートのための堀込み11a〜11cに５族
不純物であるリンをディポジションした後、リン拡散を
行なう。この場合、上記の堀込み11aと堀込み11bとの深
さの差は僅か２μｍであるが、堀込み11bのガリウム濃
度は堀込み11aに比較して大きく減少しているので、リ
ン拡散によるアノードショート深さ12a、12bとでは、顕
著な差としてあらわれることになる。これはガリウム濃
度が大きいところにリン拡散を施した場合、リンの拡散
速度は小さくなり、逆にガリウム濃度が小さいところに
リン拡散を施した場合、リンの拡散速度は前者に比し大
きくなることによって助長されるためである。
されたアノードショートのための堀込み11a〜11cに５族
不純物であるリンをディポジションした後、リン拡散を
行なう。この場合、上記の堀込み11aと堀込み11bとの深
さの差は僅か２μｍであるが、堀込み11bのガリウム濃
度は堀込み11aに比較して大きく減少しているので、リ
ン拡散によるアノードショート深さ12a、12bとでは、顕
著な差としてあらわれることになる。これはガリウム濃
度が大きいところにリン拡散を施した場合、リンの拡散
速度は小さくなり、逆にガリウム濃度が小さいところに
リン拡散を施した場合、リンの拡散速度は前者に比し大
きくなることによって助長されるためである。
次に、第１図Ｂ（ニ）に示すように半導体基板10の一
主面側にカソードエミッタ層を形成すべくリン拡散を行
ない、全面にNE層13を形成する。
主面側にカソードエミッタ層を形成すべくリン拡散を行
ない、全面にNE層13を形成する。
次いで、NE層13を個々の島に分割するとともに、段差
を有するゲート部を形成するために、フォトリソ技術を
用いて、第１図Ｂ（ホ）に示すようにゲート部14a〜14c
の堀込みを行なう。このゲート部14a〜14cの堀込みは、
NE層13を突き抜けてPB層15に達する深さまで行なうが、
中央部と周辺部とのエッチング量の差によりその堀込み
深さは14a＜14b＜14cの関係となる。
を有するゲート部を形成するために、フォトリソ技術を
用いて、第１図Ｂ（ホ）に示すようにゲート部14a〜14c
の堀込みを行なう。このゲート部14a〜14cの堀込みは、
NE層13を突き抜けてPB層15に達する深さまで行なうが、
中央部と周辺部とのエッチング量の差によりその堀込み
深さは14a＜14b＜14cの関係となる。
次に、図示を省略したが半導体基板10のアノード側全
面にアルミニウム等を蒸着してアノード電極を形成し、
また、半導体基板10の他方のカソード側には互いに分割
したカソード電極および段差を有して複数のゲート電極
が設けられる。
面にアルミニウム等を蒸着してアノード電極を形成し、
また、半導体基板10の他方のカソード側には互いに分割
したカソード電極および段差を有して複数のゲート電極
が設けられる。
以上の工程を経て第１図Ａに示すような周辺部の方が
中央部よりも深さの深いN+層を有するアノードショート
構造を備えたGTOサイリスタが完成する。
中央部よりも深さの深いN+層を有するアノードショート
構造を備えたGTOサイリスタが完成する。
尚、製作工程で図示したGTOサイリスタの形と第１図
Ａに示したGTOサイリスタの形とは細部において若干異
なっているが、原理ないし動作は同一である。また、第
２図に示すGTOサイリスタは、第１図Ａに示したGTOサイ
リスタの構造とほぼ同一であるが、アノード側の主面を
平坦に仕上げ同一厚さのアノード電極を設けるようにし
たもので、第１図Ａと同一部分には同一符号が付してあ
る。
Ａに示したGTOサイリスタの形とは細部において若干異
なっているが、原理ないし動作は同一である。また、第
２図に示すGTOサイリスタは、第１図Ａに示したGTOサイ
リスタの構造とほぼ同一であるが、アノード側の主面を
平坦に仕上げ同一厚さのアノード電極を設けるようにし
たもので、第１図Ａと同一部分には同一符号が付してあ
る。
［発明の効果］ 以上のように、この発明によれば半導体基板の中央部
近傍に形成されたN+層よりも半導体基板の周辺部近傍に
形成されたN+層の方がNB層中に深く形成されるようにし
たので、半導体基板の中央部に比較して周辺部の方が強
いアノードショート効果が得られ、結果的にGTOサイリ
スタにおける各カソードエミッタNE層の順方向電圧降下
値およびゲート電流値の均一化が図れ、可制御電流耐量
を大きすることができるなどの効果がある。
近傍に形成されたN+層よりも半導体基板の周辺部近傍に
形成されたN+層の方がNB層中に深く形成されるようにし
たので、半導体基板の中央部に比較して周辺部の方が強
いアノードショート効果が得られ、結果的にGTOサイリ
スタにおける各カソードエミッタNE層の順方向電圧降下
値およびゲート電流値の均一化が図れ、可制御電流耐量
を大きすることができるなどの効果がある。
第１図Ａは、この発明の第１の実施例を示すGTOサイリ
スタの構造図、第１図Ｂの（イ）ないし（ホ）は、その
製作工程図、第２図は、第１図Ａの変形例を示すGTOサ
イリスタの構造図、第３図は、従来のGTOサイリスタの
構造図である。 １……半導体基板 ２……アノード電極 ３……カソード電極 ４……ゲート電極
スタの構造図、第１図Ｂの（イ）ないし（ホ）は、その
製作工程図、第２図は、第１図Ａの変形例を示すGTOサ
イリスタの構造図、第３図は、従来のGTOサイリスタの
構造図である。 １……半導体基板 ２……アノード電極 ３……カソード電極 ４……ゲート電極
Claims (1)
- 【請求項１】PE−NB−PB−NEの４層構造を備え、かつ、
NE層は複数の島に分割分割配置されたゲートターンオフ
サイリスタの一方の主面側のPE層を突き抜けてNB層に到
達するような複数のN+層を分離形成し、これらのN+層を
介して前記NB層をアノード電極に接触させたアノードシ
ョート構造を有するゲートターンオフサイリスタにおい
て、半導体基板の中央部近傍に形成されたNB層に到達す
るN+層よりも前記半導体基板の周辺部近傍に形成された
N+層の方がNB層中に深く形成されていることを特徴とす
るゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025585A JP2699079B2 (ja) | 1988-02-08 | 1988-02-08 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025585A JP2699079B2 (ja) | 1988-02-08 | 1988-02-08 | ゲートターンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01201957A JPH01201957A (ja) | 1989-08-14 |
| JP2699079B2 true JP2699079B2 (ja) | 1998-01-19 |
Family
ID=12169993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025585A Expired - Fee Related JP2699079B2 (ja) | 1988-02-08 | 1988-02-08 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699079B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214161A (ja) * | 1989-02-15 | 1990-08-27 | Hitachi Ltd | ゲートターンオフサイリスタ |
| DE3941932A1 (de) * | 1989-12-19 | 1991-06-20 | Eupec Gmbh & Co Kg | Verfahren zum herstellen von anodenseitigen kurzschluessen in thyristoren |
| CN103887329A (zh) * | 2014-03-10 | 2014-06-25 | 沈阳通美电器有限公司 | 一种集成门极换流晶闸管igct深门极结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH061831B2 (ja) * | 1986-07-08 | 1994-01-05 | 株式会社日立製作所 | ゲ−トタ−ンオフサイリスタ |
-
1988
- 1988-02-08 JP JP63025585A patent/JP2699079B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01201957A (ja) | 1989-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |