JPH0760894B2 - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
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- JPH0760894B2 JPH0760894B2 JP20738987A JP20738987A JPH0760894B2 JP H0760894 B2 JPH0760894 B2 JP H0760894B2 JP 20738987 A JP20738987 A JP 20738987A JP 20738987 A JP20738987 A JP 20738987A JP H0760894 B2 JPH0760894 B2 JP H0760894B2
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- Japan
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- gate
- cathode
- semiconductor layer
- electrode
- gate electrode
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Links
- 239000004065 semiconductor Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 13
- 230000000903 blocking effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートターンオフサイリスタ（以下単にGTO
という）に係り、特に、大口径半導体基体上に複数のGT
O素子を配列した場合におけるカソードエミツタ層、ゲ
ート電極のパターン構造に関する。
という）に係り、特に、大口径半導体基体上に複数のGT
O素子を配列した場合におけるカソードエミツタ層、ゲ
ート電極のパターン構造に関する。
〔従来の技術〕 電流遮断容量の増加を図るためのGTOのゲート電極構造
に関する従来技術として、例えば、特開昭59−165457号
公報に記載された技術が知られている。この従来技術
は、短冊状のカソードエミツタ層の両幅方向に設けられ
るゲート電極の一方をゲートリードに直接接続し、他方
をゲートリードに接続せずにフロート状態としておくも
のである。
に関する従来技術として、例えば、特開昭59−165457号
公報に記載された技術が知られている。この従来技術
は、短冊状のカソードエミツタ層の両幅方向に設けられ
るゲート電極の一方をゲートリードに直接接続し、他方
をゲートリードに接続せずにフロート状態としておくも
のである。
前記従来技術は、半導体基体が円板状で、カソードエミ
ツタ層を多重放射状に配列した構造とした場合、カソー
ドエミツタ層の配列が細密であるため、フロート状態と
したゲート電極を、全てのカソードエミツタ層に対して
設けることができず、従つて、大口径のGTOにおいて、
フロート状態のゲート電極を適用して電流遮断容量を増
加することができないという問題点があつた。
ツタ層を多重放射状に配列した構造とした場合、カソー
ドエミツタ層の配列が細密であるため、フロート状態と
したゲート電極を、全てのカソードエミツタ層に対して
設けることができず、従つて、大口径のGTOにおいて、
フロート状態のゲート電極を適用して電流遮断容量を増
加することができないという問題点があつた。
本発明の目的は、前記従来技術の問題点を解決し、大口
径のGTOにおいて、放射状に多重に配列された全てのカ
ソードエミツタ層に対して、フロート状態のゲート電極
を設け、電流遮断容量を増大させたGTOを提供すること
にある。
径のGTOにおいて、放射状に多重に配列された全てのカ
ソードエミツタ層に対して、フロート状態のゲート電極
を設け、電流遮断容量を増大させたGTOを提供すること
にある。
本発明によれば、前記目的は、多重放射状に配列される
短冊状カソードエミツタ層を二重輪一組とし、二重輪の
中央にフロート状態のゲート電極の中央部を設け、二重
輪の両外側にゲートリードと接続されるゲート電極の中
央部を設け、各カソードエミツタ層の幅方向の片側づつ
に両ゲート電極の分岐部を、各カソードエミツタ層と対
向して配置することにより達成される。
短冊状カソードエミツタ層を二重輪一組とし、二重輪の
中央にフロート状態のゲート電極の中央部を設け、二重
輪の両外側にゲートリードと接続されるゲート電極の中
央部を設け、各カソードエミツタ層の幅方向の片側づつ
に両ゲート電極の分岐部を、各カソードエミツタ層と対
向して配置することにより達成される。
カソードエミツタ層の二重輪の一組は、その中央にフロ
ート状態のゲート電極の中央部を配置しているので、全
てのカソードエミツタ層にフロート状態のゲート電極を
設けることが可能である。このため、各カソードエミツ
タ層へ流れる主電流をターンオフする場合、ターンオフ
動作の初期には、ゲートリードへ接続されるゲート電極
側から均一に主電流を引抜き、ターンオフ動作の後期に
は、フロート状態のゲート電極側から均一に主電流を引
抜くことができ、一部のカソードエミツタ層に主電流が
集中して流れることがなくなり、電流遮断容量を増大さ
せることができる。
ート状態のゲート電極の中央部を配置しているので、全
てのカソードエミツタ層にフロート状態のゲート電極を
設けることが可能である。このため、各カソードエミツ
タ層へ流れる主電流をターンオフする場合、ターンオフ
動作の初期には、ゲートリードへ接続されるゲート電極
側から均一に主電流を引抜き、ターンオフ動作の後期に
は、フロート状態のゲート電極側から均一に主電流を引
抜くことができ、一部のカソードエミツタ層に主電流が
集中して流れることがなくなり、電流遮断容量を増大さ
せることができる。
以下、本発明によるGTOの一実施例を図面により詳細に
説明する。
説明する。
第１図は本発明によるGTOの一実施例のカソード側電極
パターンを示す図、第２図は第１図のＡ−Ａ切断線に沿
つた単位GTOの構造を示す断面図である。第１図、第２
図において、１は半導体基体、２はアノードエミツタ
層、３はアノードベース層、４はカソードベース層、５
はカソードエミツタ層、６は高濃度不純物層、７はアノ
ード電極、８はカソード電極、９、10はゲート電極、9
a、10aは中央部、9b、10bは分岐部である。
パターンを示す図、第２図は第１図のＡ−Ａ切断線に沿
つた単位GTOの構造を示す断面図である。第１図、第２
図において、１は半導体基体、２はアノードエミツタ
層、３はアノードベース層、４はカソードベース層、５
はカソードエミツタ層、６は高濃度不純物層、７はアノ
ード電極、８はカソード電極、９、10はゲート電極、9
a、10aは中央部、9b、10bは分岐部である。
本発明によるGTOの単位GTOは、第１図に示すように、半
導体基体１内にアノード側からカソード側に向けて、隣
接相互で導電型が順次異なるpnpnの４層の半導体層、す
なわち、アノードエミツタ層２、アノードベース層３、
カソードベース層４及びカソードエミツタ層５を有して
構成されている。そして、アノードベース層３の高濃度
不純物層６は、アノード側主表面に露出し、アノードエ
ミツタ層２とともに、アノード電極７に低抵抗接触して
いる。また、カソードベース層４とカソードエミツタ層
５は、カソード側主表面に露出し、カソードエミツタ層
５にはカソード電極８が、カソードベース層４にはゲー
ト電極９、10が低抵抗接触している。ゲート電極９は、
外部よりGTO駆動用制御信号が印加されるゲートリード
と接続され、ゲート電極10はゲートリードと接続されず
フロート状態とされる。
導体基体１内にアノード側からカソード側に向けて、隣
接相互で導電型が順次異なるpnpnの４層の半導体層、す
なわち、アノードエミツタ層２、アノードベース層３、
カソードベース層４及びカソードエミツタ層５を有して
構成されている。そして、アノードベース層３の高濃度
不純物層６は、アノード側主表面に露出し、アノードエ
ミツタ層２とともに、アノード電極７に低抵抗接触して
いる。また、カソードベース層４とカソードエミツタ層
５は、カソード側主表面に露出し、カソードエミツタ層
５にはカソード電極８が、カソードベース層４にはゲー
ト電極９、10が低抵抗接触している。ゲート電極９は、
外部よりGTO駆動用制御信号が印加されるゲートリード
と接続され、ゲート電極10はゲートリードと接続されず
フロート状態とされる。
このような構成の単位GTOは、円板上の半導体基体１内
に多数形成されて、本発明によるGTOが形成される。そ
の際、単位GTOのカソードエミツタ層５は、短冊状の形
状に形成され、円板上の半導体基体１に二重に放射状に
配列される。また全ての単位GTOのゲート電極９は、円
板状の半導体基体１のカソード側主表面上で共通の電極
となるようにされる。
に多数形成されて、本発明によるGTOが形成される。そ
の際、単位GTOのカソードエミツタ層５は、短冊状の形
状に形成され、円板上の半導体基体１に二重に放射状に
配列される。また全ての単位GTOのゲート電極９は、円
板状の半導体基体１のカソード側主表面上で共通の電極
となるようにされる。
第１図は、前述したように円板状の半導体基体１に単位
GTOを配置したときのカソード電極８及びベース電極
９、10が設けられる面の電極パターンを示しており、カ
ソードベース層４とカソードエミツタ層５が作るカソー
ドエミツタ接合J3は省略して示している。
GTOを配置したときのカソード電極８及びベース電極
９、10が設けられる面の電極パターンを示しており、カ
ソードベース層４とカソードエミツタ層５が作るカソー
ドエミツタ接合J3は省略して示している。
カソードエミツタ層５は、短冊状で二重に放射状に配列
されている。そして、この二重に放射状に配列、すなわ
ち二重輪状に配列されたカソードエミツタ層５の二重輪
の中央にゲート電極10の円弧状に形成された中央部10a
が設けられ、二重輪の両外側、すなわち、外側に配列さ
れたカソードエミツタ層５の外側及び内側に配列された
カソードエミツタ層５の内側にゲート電極９の円弧状に
形成された中央部9aが設けられている。各ゲート電極
９、10の中央部9a、10aに連らなる分岐部9b、10bは、各
カソードエミツタ層５の幅方向の片側づつに位置するよ
うに中央部9a、10aから放射状に内周部、あるいは、内
周部、外周部の両方に伸びている。ゲート電極９の２種
類の中央部9a、すなわち、外側に配列されたカソードエ
ミツタ層５の外側及び内側に配列されたカソードエミツ
タ層５の内側に位置する中央部9aは、ゲート電極９の分
岐部を兼ねる放射状の連結部9cにより相互に接続されて
いる。
されている。そして、この二重に放射状に配列、すなわ
ち二重輪状に配列されたカソードエミツタ層５の二重輪
の中央にゲート電極10の円弧状に形成された中央部10a
が設けられ、二重輪の両外側、すなわち、外側に配列さ
れたカソードエミツタ層５の外側及び内側に配列された
カソードエミツタ層５の内側にゲート電極９の円弧状に
形成された中央部9aが設けられている。各ゲート電極
９、10の中央部9a、10aに連らなる分岐部9b、10bは、各
カソードエミツタ層５の幅方向の片側づつに位置するよ
うに中央部9a、10aから放射状に内周部、あるいは、内
周部、外周部の両方に伸びている。ゲート電極９の２種
類の中央部9a、すなわち、外側に配列されたカソードエ
ミツタ層５の外側及び内側に配列されたカソードエミツ
タ層５の内側に位置する中央部9aは、ゲート電極９の分
岐部を兼ねる放射状の連結部9cにより相互に接続されて
いる。
このような構成とすることにより、半導体基体１内に形
成される全ての単位GTOのカソードエミツタ層５の幅方
向の一方の側のゲート電極は、ゲート電極９の分岐部9b
により構成され、他方の側のゲート電極は、ゲート電極
10の分岐部10bにより構成されることになる。すなわ
ち、前述した本発明によるGTOは、単位GTOの全てのカソ
ードエミツタ層５に、フロート状態のゲート電極10とリ
ードに接続されたゲート電極９を対応させることができ
る。
成される全ての単位GTOのカソードエミツタ層５の幅方
向の一方の側のゲート電極は、ゲート電極９の分岐部9b
により構成され、他方の側のゲート電極は、ゲート電極
10の分岐部10bにより構成されることになる。すなわ
ち、前述した本発明によるGTOは、単位GTOの全てのカソ
ードエミツタ層５に、フロート状態のゲート電極10とリ
ードに接続されたゲート電極９を対応させることができ
る。
前述の構造を有する本発明のGTOは、ターンオン動作
時、ゲート電極９を介してゲート電流がカソードエミツ
タ層に流し込まれ、それに伴つて、アノードエミツタ層
２からアノードエミツタ接合J1を介してアノードベース
層３にホールが注入され、中央接合J2における電圧阻止
が不可能となつてターンオンする。また、ターンオフ
時、本発明のGTOは、ゲート電極９にカソード電極８よ
り負の電位が加えられることによりゲート電流が引抜か
れ、特開昭59−165457号公報に記載されているように、
導通領域がゲート電極９側からゲート電極10側に移つて
行き、主電流が引抜かれてターンオフする。
時、ゲート電極９を介してゲート電流がカソードエミツ
タ層に流し込まれ、それに伴つて、アノードエミツタ層
２からアノードエミツタ接合J1を介してアノードベース
層３にホールが注入され、中央接合J2における電圧阻止
が不可能となつてターンオンする。また、ターンオフ
時、本発明のGTOは、ゲート電極９にカソード電極８よ
り負の電位が加えられることによりゲート電流が引抜か
れ、特開昭59−165457号公報に記載されているように、
導通領域がゲート電極９側からゲート電極10側に移つて
行き、主電流が引抜かれてターンオフする。
本発明の一実施例によるGTOは、前述したように、全て
のカソードエミツタ層５の幅方向の片側づつに、ゲート
電極９、10の分岐部9bと10bが設けられ、分岐部10bがフ
ロート状態となつているので、ターンオフ動作時に、タ
ーンオフの早い部分と遅い部分が生じて、一部のカソー
ドエミツタ層５で主電流が流れ続けることがなく、全カ
ソードエミツタ層で均一に電流を遮断することができる
ので遮断容量の増加を図ることができる。
のカソードエミツタ層５の幅方向の片側づつに、ゲート
電極９、10の分岐部9bと10bが設けられ、分岐部10bがフ
ロート状態となつているので、ターンオフ動作時に、タ
ーンオフの早い部分と遅い部分が生じて、一部のカソー
ドエミツタ層５で主電流が流れ続けることがなく、全カ
ソードエミツタ層で均一に電流を遮断することができる
ので遮断容量の増加を図ることができる。
前述した本発明の実施例は、カソードエミツタ層を二重
輪状に配列したが、本発明は、四重輪、六重輪状等、偶
数輪状に多数輪状にカソードエミツタ層を配列してもよ
い。また、単位GTOとしてアノードシヨート型のGTOの構
造を示したが、本発明は、アノード非シヨート、すなわ
ち、アノード側主表面全体にアノードエミツタ層が存在
する形式のGTOであつてもよい。さらに、本発明は、半
導体基体にライフタイムキラーが添加されてもよく、さ
れなくてもよいし、ゲートリードを電極９のどの部分に
接続してもよい。また、カソードエミツタ接合は、プレ
ーナ接合であつても、メサ接合であつてもよく、各カソ
ードエミツタ層５に対するカソード電極とカソードリー
ドとの接続は、いかなる形式で行われてもよい。
輪状に配列したが、本発明は、四重輪、六重輪状等、偶
数輪状に多数輪状にカソードエミツタ層を配列してもよ
い。また、単位GTOとしてアノードシヨート型のGTOの構
造を示したが、本発明は、アノード非シヨート、すなわ
ち、アノード側主表面全体にアノードエミツタ層が存在
する形式のGTOであつてもよい。さらに、本発明は、半
導体基体にライフタイムキラーが添加されてもよく、さ
れなくてもよいし、ゲートリードを電極９のどの部分に
接続してもよい。また、カソードエミツタ接合は、プレ
ーナ接合であつても、メサ接合であつてもよく、各カソ
ードエミツタ層５に対するカソード電極とカソードリー
ドとの接続は、いかなる形式で行われてもよい。
以上説明したように、本発明によれば、GTOを構成する
多数のカソードエミツタ層の全てにフロート状態のゲー
ト電極を対応して設けることができるので、GTOの電流
遮断容量の増加を図ることができる。
多数のカソードエミツタ層の全てにフロート状態のゲー
ト電極を対応して設けることができるので、GTOの電流
遮断容量の増加を図ることができる。
第１図は本発明によるGTOの一実施例のカソード側電極
パターンを示す図、第２図は第１図のＡ−Ａ切断線に沿
つた単位GTOの構造を示す断面図である。 １……半導体基体、２……アノードエミツタ層、３……
アノードベース層、４……カソードベース層、５……カ
ソードエミツタ層、６……高濃度不純物層、７……アノ
ード電極、８……カソード電極、９、10……ゲート電
極、9a、10a……中央部、9b、10b……分岐部。
パターンを示す図、第２図は第１図のＡ−Ａ切断線に沿
つた単位GTOの構造を示す断面図である。 １……半導体基体、２……アノードエミツタ層、３……
アノードベース層、４……カソードベース層、５……カ
ソードエミツタ層、６……高濃度不純物層、７……アノ
ード電極、８……カソード電極、９、10……ゲート電
極、9a、10a……中央部、9b、10b……分岐部。
Claims (2)
- 【請求項１】導電型が隣接相互で異なる４個の半導体層
を備える半導体基体における、一方の最外層の半導体層
にアノード電極が、他方の短冊状の最外層の半導体層に
カソード電極が、前記他方の短冊状の最外層の半導体層
に隣接する他方の中間層に、前記他方の短冊状の最外層
の半導体層の幅方向の一方の側にゲートリードと直接接
続された第１のゲート電極が、幅方向の他方の側にゲー
トリードと接続されない第２のゲート電極が夫々低抵抗
接触されたゲートターンオフサイリスタにおいて、半導
体基体は円板状で、その一方の面に複数の前記他方の短
冊状の最外層の半導体層が放射状に二重輪を一組単位と
して配列され、前記他方の最外層の半導体層の二重輪の
中央部に前記第２のゲート電極の中央部が設けられ、該
二重輪の両外側に前記第１のゲート電極の中央部が設け
られ、夫々のゲート電極の分岐部が前記他方の最外層の
半導体層の幅方向の片側づつに、該他方の最外層の半導
体層に対向して設けられていることを特徴とするゲート
ターンオフサイリスタ。 - 【請求項２】前記他方の最外層の半導体層の二重輪の両
外側の第１のゲート電極の中央部は、放射状に設けられ
た接続部により互いに連結されていることを特徴とする
特許請求の範囲第１項のゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20738987A JPH0760894B2 (ja) | 1987-08-22 | 1987-08-22 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20738987A JPH0760894B2 (ja) | 1987-08-22 | 1987-08-22 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6451661A JPS6451661A (en) | 1989-02-27 |
| JPH0760894B2 true JPH0760894B2 (ja) | 1995-06-28 |
Family
ID=16538928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20738987A Expired - Lifetime JPH0760894B2 (ja) | 1987-08-22 | 1987-08-22 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760894B2 (ja) |
-
1987
- 1987-08-22 JP JP20738987A patent/JPH0760894B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6451661A (en) | 1989-02-27 |
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