KR20070083844A - 탄화규소 ｍｏｓ 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

탄화규소 ｍｏｓ 전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

저농도 p형 퇴적막 내에 채널 영역과 이온 주입에 의해 n형으로 역주입한 베이스 영역을 구비한 SiC 종형 MOSFET에서는, 오프 시에는 게이트 산화막의 절연 파괴가 일어나서, 한층 더한 고주압화를 저해하고 있었다. 본 발명은, 저농도 p형 퇴적막과 고농도 게이트층 사이에 저농도 n형 퇴적막을 개재시키고, 또한 이온 주입에 의해 n형으로 역주입한 베이스 영역을 저농도 p형 퇴적막 내에 선택적으로 형성하여 고농도 게이트층과 각 채널 영역 및 게이트 산화막 사이의 퇴적막의 두께를 크게 함으로써 이 문제를 해결한다.

Description

탄화규소 ＭＯＳ 전계 효과 트랜지스터 및 그 제조 방법 {SILICON CARBIDE MOS FIELD-EFFECT TRANSISTOR AND PROCESS FOR PRODUCING THE SAME}
본 발명은 탄화규소를 소재로 하는 저온저항, 고전압의 종형 MOSFET의 구조 및 제조 방법에 관한 것이다.
탄화규소(SiC) 단결정은 규소(Si) 단결정과 비교하여 밴드 갭이 넓고, 절연 파괴 강도가 크며, 전자의 포화 드리프트 속도가 크다는 등의 뛰어난 물성을 갖는다. 따라서, SiC를 출발 재료로서 이용함으로써, Si의 한계를 넘은 고내압이고 저저항인 전력용 반도체 소자를 제작할 수 있다. 또한 SiC에는 Si와 동일하게 열산화에 의해서 절연층을 형성할 수 있다는 특징이 있다. 이러한 것으로부터, SiC 단결정을 소재료로 한 고내압이고 저온저항인 종형 MOSFET를 실현할 수 있다고 생각되고 수많은 연구 개발이 행해지고 있다.
소재료로서 SiC를 이용한 경우, Si로 일반적으로 적용되고 있는 2중 확산법에 의한 종형 MOSFET의 제작을 할 수 없다. 그것은 불순물 원소의 확산 계수가 SiC 결정 내에서는 매우 작기 때문에 p 및 n형 불순물의 횡방향 확산 길이의 차이에 의해서 채널 영역을 형성할 수 없기 때문이다. 그 때문에, Si의 D-MOSFET와 유사한 종형 MOSFET는 p 및 n형 불순물의 이온 주입에 의해서 제작된다. 그러나, 이 방법으로는 이온 주입에 의해서 야기된 다수의 결정 결함이 채널 영역에 잔류하고, 채널 내에 야기되는 전도 전자를 산란하기 때문에 전자 이동도가 저하된다. 2중 이온 주입법으로 제작된 SiC 종형 MOSFET는 채널 이동도가 5㎠/Vs 이하로 Si의 D-MOSFET의 약 500㎠/Vs에 비교하여 지극히 작아진다. 그 결과, 온 저항이 이론값보다도 훨씬 높다고 하는 문제를 안고 있다.
이 문제를 해결하는 수단으로서 채널 영역을 이온 주입이 아니라 퇴적막에 의해서 형성한 구조가 제안되고 있다. 그 대표적인 예가 평성 14년 10월 18일에 출원된 일본특허출원 2002-304596에 개시되어 있다. 도 7은 그 단위 셀의 단면도이다. 이 구조에서는, 고농도 n형 기판(1) 상에 저농도 n형 드리프트층(2)이 퇴적되고 상기 n형 드리프트층(2)의 표면에 이온 주입에 의해서 고농도 p형 게이트층(31)이 형성되고 또한 그 위에 저농도 p형층(32)이 퇴적되어 있다. 이 저농도 p형층(32)의 표면 부분에는 이온 주입에 의해서 선택적으로 n형 소스층(5)이, 게이트 산화막(6)을 통하여 게이트 전극(7)이, 또한 층간 절연막(8)을 통하여 소스 전극(9)이 각각 형성되고, 채널 영역(11)이 게이트 산화막(6) 직하의 저농도 p형 퇴적층(32) 내에 형성된다. 그리고, 상기 저농도 p형 퇴적층(32)을 관통하여 n형 드리프트층(2)에 이르는 n형 베이스층(4)이 표면으로부터의 n형 불순물의 이온 주입에 의해서 선택적으로 형성되어 있는 것이 특징이다(이하, 이 n형 베이스층(4)을 「역주입층」이라고도 함). 이 구조에서는 채널 영역(11)이 이온 주입되어 있지 않은 저농도 p형 퇴적층 내에 형성되기 때문에 전도 전자가 높은 이동도를 얻을 수 있고, 온 저항이 작은 종형 MOSFET를 제작할 수 있다. 또, 전압 저지 상태에서는 고농도 p형 게이트층(31)으로부터 저농도 n형 드리프트층(2)에 횡방향으로 퍼지는 공핍층에 의해서 세로 채널 부분(24)이 낮은 전압에서 완전하게 핀치 오프되기 때문에, 채널 영역(11) 부근의 게이트 산화막 등으로의 전계의 누설을 막아 소스·드레인 내전압을 높게 할 수 있다고 하는 특징이 있다.
그러나, 이 구조에서도 이하에서 설명하는 한층 더한 고내압화나 저온저항화를 저해하는 문제가 있다. 그 하나는, 전압 저지 상태에서는 고농도 p형 게이트층(31)으로부터 저농도 n형 드리프트층(2)에 횡방향으로 퍼지는 공핍층에 의해서 세로 채널 부분(24)이 완전히 핀치 오프될 때까지는 공핍층은 상기한 n형 베이스층(4)(역주입층) 내를 위쪽으로도 퍼진다. 상기 되받아침층의 불순물 농도가 낮고, 두께가 얇은 경우에는, 세로 채널 부분이 완전히 핀치 오프하기 전에 공핍층이 게이트 산화막(6)과의 계면에 도달하고, 게이트 전극(7)과 n형 베이스층(4) 사이에 개재하는 게이트 산화막에 강한 전계가 걸려 절연 파괴를 일으킨다. 또한, 세로 채널 부분이 핀치 오프한 후에도 전압의 증가에 수반하여 이 전계가 강해지고, 이 부분의 게이트 산화막의 절연 파괴에 의해서 소스·드레인간의 내전압이 낮게 제한된다는 문제가 있다.
또한, 채널 영역(11)은 저농도 p형 퇴적막(32) 내에 형성되기 때문에 채널 내의 전자 이동도는 큰 값이 될 것이지만, 실제로는 이하의 이유로 기대하는 만큼 커지지 않는다. 즉, 저농도 p형 퇴적막(32)이 고농도로 이온 주입된 p형 게이트층(31) 상에 직접 형성되지만, 이러한 고농도 주입층 상의 퇴적막의 단결정막으로서의 물성은 현저하게 손상되기 쉬워지고, 특히 퇴적막의 두께가 얇은 경우에는 베 이스의 영향을 현저하게 받아 막 중의 전자 이동도가 커지지 않는다. 그 결과, 온 저항이 기대한만큼 작아지지 않는다는 문제가 있다.
이렇게 채널 영역을 저농도 p형 퇴적막 내에 설치하고, 상기 퇴적막의 부분을 선택적인 이온 주입에 의해서 n형에 역주입하여 전자 통로를 형성하는 종래 제안된 구조의 SiC를 소재로 하는 종형 MOSFET의 한층 더한 고내압화나 저온저항화를 저해하고 있는 문제는, 저농도 p형 퇴적막(32)을 어느 정도 이상으로 두껍게 하면 회피할 수 있다고 생각된다. 상기 퇴적막을 두껍게 하면, 두꺼운 n베이스층(4)에 의해서 게이트 산화막에 걸리는 전계를 낮출 수 있고, 또한 채널 영역이 고주입층으로부터 보다 멀어진 고품질의 퇴적막 내에 형성할 수 있게 되기 때문이다.
그러나, 지금까지 제안된 종래의 종형 MOSFEF 구조에서는, 그것을 제작할 때의 프로세스적인 제약에 의해서 상기한 저농도 p형 퇴적막을 두껍게 형성할 수 없다. 즉, <4>에서 설명한 대로, 종래 구조의 종형 MOSFET의 제작 방법에서는 n형 베이스층(4)은 저농도 p형 퇴적막(32)을 표면으로부터 관통할 때까지의 n형 불순물의 이온 주입에 의해, p형으로부터 n형으로 반전시켜(역주입시켜) 형성된다. 그런데, 이온 주입에 의해서 역주입할 수 있는 막의 두께에는 제한이 있다. 이온이 주입되는 깊이는 이온의 가속 전압에 의존하지만, 통상으로 사용되는 가속 전압(수 100keV~1000keV)에서는 깊어도 1㎛ 정도이다. 그 때문에, 역주입층의 두께(즉, p형 퇴적막의 두께에 상당함)는 통상은 0.5~0.7㎛ 정도로 제한되고 이 이상 두껍게 하는 것은 곤란하다.
SiC 종형 MOSFET는 Si-MOSFET에 비해 채널 이동도가 작고 온 저항이 낮아지지 않는다는 문제가 있다. 이것에 대해서, 채널 영역을 저농도의 p형 퇴적막에 의해 형성하는 구조의 종형 MOSFET는 채널 이동도가 향상되기 때문에 온 저항의 저감에 효과가 있다고 기대된다. 지금까지 제안된 구조는 저농도 p형 퇴적막의 전도형을 이온 주입으로 p형으로부터 n형으로 역주입하는 구조로 되어 있다. 그 때문에, 역주입할 수 있는 퇴적막의 두께가 얇게 제한되고, 채널 영역의 결정 품질이 충분히 높으며, 또한 전압 저지 상태에 있어서 전계를 완화하기에 충분한 두께의 퇴적막으로 할 수가 없었다. 그 결과, 높은 전압 저지 능력을 유지할 수 없다는 문제와 온 저항이 기대한 대로 낮아지지 않는다는 문제가 있었다.
이러한 문제를 감안하여 본 발명의 목적은 저온저항이며 또한 고내압의 SiC 종형 MOSFET를 실현하는 것으로, 저농도 p형 퇴적막에 의해 형성한 채널 영역을 갖는 SiC 종형 MOSFET의 새로운 구조를 제공하는 것이다.
본 발명의 다른 목적은 저농도 p형 퇴적층에 의해 형성한 채널 영역을 갖는 고내압 SiC 종형 MOSFET의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 저농도 p형 퇴적층에 의해 형성한 채널 영역을 갖는 고내압 SiC 종형 MOSFET를 수율 좋게 제작할 수 있는 구조 및 제작 방법을 제공하는 것이다.
상기 과제 해결을 위해 본 발명은, 저농도 p형 퇴적층 내에 형성한 저농도의 채널 영역을 갖는 SiC 종형 MOSFET를 고내압화, 저온저항화하는 수단으로서 상기 저농도 p형 퇴적층과 n형 드리프트층 사이에 고농도 p형층 및 저농도 n형 퇴적층을 개재하고, 상기 저농도 n형 퇴적층은 상기 고농도 p형층에 직접 접함과 함께, 상기 고농도 p형층에 구비된 부분 결여부에 있어서 상기 n형 드리프트층에 직접 접하는 구조로 한다.
상기 구조의 SiC 종형 MOSFET의, 상기 저농도 P형 퇴적층과 상기 저농도의 n형 퇴적층이 적층된 두 개의 퇴적막에 의해 각각 형성된 것을 특징으로 한다.
그러한 SiC 종형 MOSFET를 제작하는 방법으로서 n형 드리프트층 상에 부분적으로 고농도 p형층을 형성하는 공정과, 고농도 p형층 상 및 상기 부분 결여부에 있어서 노출하고 있는 n형 드리프트층 상에 저농도 n형 퇴적막을, 계속해서 그 위에 저농도 p형 퇴적막을 형성하는 공정과, 또한 상기 부분 결여부의 두께 방향에 투영된 부근과 그 주변의 영역에 있어서 상기 저농도 p형 퇴적막을 관통하여 상기 저농도 n형 퇴적막에 이르는 선택적인 약간 고농도인 n형 불순물 이온 주입을 행하고, 상기 저농도 p형 퇴적막의 부분을 n형에 반전(역주입)하여 n형 베이스 영역을 형성하는 공정을 구비한 것으로 한다. 이렇게 하면, 이온 주입에 의해서 관통하여 n형으로 역주입해야 하는 영역은 상기의 저농도 p형 퇴적막만으로 좋다. 따라서, 상기 저농도 p형 퇴적막과 상기 고농도 p형층 및 상기 부분 결여부의 n형 드리프트층 사이에 개재시킨 저농도 n형 퇴적막의 두께에는 프로세스 상의 두께 제한은 없고, 이것을 충분한 두께로 할 수 있다. 그 결과, 상기한 세로 채널 부분이 완전하게 핀치 오프하기 전에 공핍층이 게이트 산화막(6)과의 계면에 도달하고, 게이트 전극(7)과 n형 베이스 영역(4) 사이에 개재하는 게이트 산화막에 강한 전계가 걸리며, 절연 파괴를 일으키는 문제(<5>에 기재된 문제)나, 퇴적막의 두께가 얇은 경우에 베이스의 영향을 현저하게 받아 막 중의 전자 이동도가 커지지 않는다는 문제(<6>에 기재된 문제)를 해소할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 이하와 같은 효과를 나타낸다.
청구항 1, 2에 기재된 발명에서는 저농도 p형 퇴적층 내에 형성한 저농도의 채널 영역을 갖고, 또한 게이트 산화막과 고농도 게이트층 사이에 비교적 두꺼운 퇴적막을 개재시킴으로써, 저온저항이며 또한 고내압인 SiC 종형 MOSFET의 실현이 가능해졌다. 개재하는 n형 퇴적층(33)의 불순물 농도 및 두께를 적당히 선택하면 15 00V 이상의 고내압 종형 MOSFET를 실현할 수 있다.
청구항 3 및 청구항 6에 기재된 발명에서는, 제2 전도형의 고농도 게이트층을 높은 정밀도로 형성할 수 있기 때문에 셀의 미세화가 용이해지고 SiC 종형 MOSFET를 고내압화 및 저손실화할 수 있었다.
청구항 4 및 청구항 6에 기재된 발명에서는, 모두 퇴적막 위에 퇴적막을 적층하는 구조 및 제조 방법이므로 채널 영역의 결정 품질을 높게 할 수 있고, 그 SiC 종형 MOSFET의 온 저항을 저감할 수 있었다.
청구항 5에 기재된 발명에서는, 고내압이며 또한 저온저항인 SiC 종형 MOSFET를 용이하게 제작할 수 있다.
청구항 8에 기재된 발명에서는, 온일 때에 흐르는 전류의 균일성이 개선됨과 함께, 일종의 셀프 얼라이먼트 작용의 효과에 의해 셀 사이즈를 약 15㎛ 정도로 미세화할 수 있기 때문에 종형 MOSFET의 온 저항의 대폭적인 저감이 가능해졌다.
청구항 9 및 청구항 10에 기재된 발명에서는, 오프 상태인 전류의 리크 패스를 제거하는 것에 의해 누설 전류가 저감된 고내압의 SiC 종형 MOSFET를 실현할 수 있었다.
청구항 11에 기재된 발명에서는, 온일 때의 저항이 작고, 또한 높은 내전압의 SiC 종형 MOSFET를 실현할 수 있었다.
도 1은 본 발명 제1 실시 형태의 SiC 종형 MOSFET의 단위 셀의 단면도.
도 2a(a)~(f)는 본 발명 제1 실시 형태의 SiC 종형 MOSFET의 제조 공정의 셀 단면도.
도 2b(g)~(k)는 본 발명 제1 실시 형태의 SiC 종형 MOSFET의 제조 공정의 셀 단면도.
도 3은 본 발명 제2 실시 형태의 SiC 종형 MOSFET의 단위 셀의 단면도.
도 4는 본 발명 제3 실시 형태의 SiC 종형 MOSFET의 단위 셀의 단면도.
도 5(d)~(f)는 본 발명 제3 실시 형태의 SiC 종형 MOSFET의 제조 공정의 일부의 단면도.
도 6은 본 발명 제4 실시 형태의 SiC 종형 MOSFET의 단위 셀의 단면도.
도 7은 종래예를 나타내는 SiC 종형 MOSFET의 단위 셀의 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 고농도 n형 기판 2 : 저농도 n형 드리프트층
3 : p웰층 3a : p형 불순물 이온 주입
4 : n형 베이스 영역 4a : n형 불순물 이온 주입
5 : n형 소스층 5a : n형 불순물 이온 주입
6 : 게이트 절연막 6a : p형 불순물 이온 주입
7 : 게이트 전극 8 : 층간 절연막
9 : 소스 전극 10 : 드레인 전극
11 : 채널 영역 13 : 이온 주입 마스크
14 : 이온 주입 마스크 16 : 이온 주입 마스크
24 : p형층의 부분 결여부 31 : 고농도 p형층
32 : 저농도 p형층 33 : 저농도 n형층
34 : 고농도 p형층 40 : 이온 주입 마스크의 창
41 : 고농도 n형층 50 : 홈
51 : 절연막
이하의 본 발명에 대해 구체적 실시 형태를 나타내면서 상세하게 설명한다.
[실시 형태 1]
도 1은 본 발명 제1 실시 형태의 SiC 종형 MOSFET의 단위 셀의 단면도이다. 이 구조에서는 5×1018㎝-3의 질소가 도핑된 두께 약 300㎛의 n형 SiC 기판(1) 상에 5×1015㎝-3의 질소가 도핑된 두께 15㎛의 n형 드리프트층(2)이 퇴적되어 있다. 그 표면으로부터 깊이 0.5㎛에 걸쳐 2×1018㎝-3의 알루미늄이 도핑된 p형층(31)이 형성되고 상기 p형층(31)에는 폭 약 2.0㎛인 부분 결여부(24)가 설치된다. 상기 p형 층(31)의 표면 및 상기 부분 결여부(24)의 n형 드리프트층(2)의 표면에는 1×1016㎝-3의 질소가 도핑된 두께 1.0㎛의 n형층(33)이 퇴적되고, 그 표면 상에 5×1015㎝-3의 알루미늄이 도핑된 두께 0.5㎛의 p형층(32)이 퇴적되어 있다. 이 p형층(32)의 표면 부분에는 선택적으로 약 1×1020㎝-3인 인이 도핑된 n형 소스층(5)이 형성되어 있다. 또한, 상기 부분 결여부(24)의 두께 방향에 투영된 부근의 p형층(32)의 부분에는 이온 주입에 의해서 1×1016㎝-3 이상의 질소가 도핑된 깊이 약 0.7㎛의 n형 베이스 영역(4)이 p형층(32)을 관통하여 n형층(33)에 이르는 깊이까지 형성되어 있다. 상기 n형 베이스 영역(4)과 상기 n형 소스층(5)의 중간 부분의 p형층(32)의 표면층에 채널 영역(11)이 형성된다. 채널 영역(11) 상, n형 베이스 영역(4) 및 n형 소스층(5)의 표면 상의 부분에는 게이트 절연막(6)을 통하여 게이트 전극(7)이 설치되고, 게이트 전극(7) 상에는 층간 절연막(8)을 통하여 n형 소스층(5)의 표면에 저저항 접속된 소스 전극(9)이 형성된다. 또한, 상기 소스 전극(9)은 상기 n형층과의 사이에 pn 접합을 구성하고, 또한 상기 p형층(32)과 상기 p형층(31)에 걸쳐 형성된 1×1019㎝-3 정도의 고농도로 알루미늄이 도핑된 p+층(34)의 표면에도 저저항 접속되고 있다. 고농도 n형 기판(1)의 이면에는 드레인 전극(10)이 저저항 접속으로 형성되어 있다. 또한, n형 베이스 영역(4)의 표면에 형성되어 있는 게이트 산화막(6) 및 게이트 전극(7)은 삭제되는 경우도 있다.
이 SiC 종형 MOSFET의 동작은 기본적으로는 일반의 Si종형 MOSFET와 동일하 다. 즉, 온 상태에서는 게이트 전극(7)에 임계값 전압 이상의 게이트 전압이 인가되면, p형층(32)의 표면에 전자가 야기되어 채널 영역(11)이 형성된다. 이것에 의해서 n형 소스층(5)과 n형 드리프트층(2)이 채널 영역(11), n형 베이스 영역(4) 및 n형층(33), 부분 결여부(24)를 통과하는 전자의 통전로에 의해서 연결되고, 드레인 전극(10)으로부터 소스 전극(9)으로 전류가 흐른다. 이 구조에서는, 채널 영역(11)이 5×1015㎝-3의 저농도의 p형 퇴적막 내에 형성되고 또한 고농도의 p형층(31)과의 사이에 1.0㎛의 두께로 퇴적된 n형층(33) 및 0.5㎛의 두께로 퇴적된 p형층(32)을 통하여 p형층(31)보다 1μ 이상 이격된 표면층에 형성되어 있다. 그 때문에, 상기 p형층(31)이 고농도의 이온 주입에 의해 형성되어 결정 결함이 많이 포함된 층이라도, 그 위에 두껍게 퇴적한 부분의 막의 결정 품질이 충분히 높고, 수 10㎠/Vs의 높은 채널 이동도가 얻어져 온 저항을 저감할 수 있었다.
또한, 오프 상태에서는 드레인·소스 전극간의 인가 전압은 고농도의 p형층(31)과 n형 드리프트층(2) 사이에 구성되는 pn 접합에 의해서 저지되지만, p형층(31)의 부분 결여부(24)가 양측의 상기 pn 접합으로부터 신장되는 공핍층에 의해서 완전하게 핀치 오프될 때까지는 n형 베이스 영역(4), p형층(32), n형 소스층(5), 게이트 산화막(6) 및 게이트 전극(7)으로 이루어지는 가로 방향의 MOSFET 부분에서 전압을 저지한다. p형층(31)의 부분 결여부(24)의 폭이 2㎛이고, n형 드리프트층(2)의 도핑 농도가 5×1015㎝-3이므로 핀치 오프 전압은 30~50V가 되고 가로 방향의 MOSFET 부분은 이러한 낮은 전압에 견딜 수 있다. 부분 결여부(24)에서의 핀치 오프가 끝난 후라도, 보다 높은 전압이 인가되었을 때, 누설 전계에 의해서 가로 방향의 MOSFET의 게이트 산화막이 절연 파괴를 일으킨다는 종래의 문제는, 부분 결여부(24)와 n형 베이스 영역(4) 사이에 개재하는 n형층(33)에 의해서 전계가 완화됨으로써 해소할 수 있고, 본 실시 형태에서는 1500V의 저지 전압을 얻을 수 있었다. 또한, 상기 n형층(33)의 불순물 농도나 두께는 본 실시 형태의 값에 제한되는 일은 없고, 설계되는 SiC 종형 MOSFET의 저지 전압에 의해서 어떻게라도 조정될 수 있다.
도 2a의 (a) 내지 (f) 및 도 2b의 (g) 내지 (k)는, 본 발명 제1 실시 형태의 SiC 종형 MOSFET의 제조 공정을 나타내는 도면이다. 각각 단위 셀의 단면도를 나타낸다. 우선 고농도 n형 기판(1) 상에 5×1015㎝-3의 질소를 도핑한 저농도 n형 드리프트층(2)을 15㎛의 두께로 퇴적한다(a). 다음에 고농도 p형층(31)을 형성하기 위해서 마스크(15)를 사용한 p형 불순물 이온 주입(3a)을 행한다(b). 마스크(15)는 표면 상에 감압 CVD법에 의해 퇴적한 두께 1㎛의 SiO2막을 포토리소그래피에 의해 패턴 가공하여 형성하였다. p형 불순물 이온 주입(3a)은 알루미늄 이온을 기판 온도 500℃, 가속 에너지 40keV~250keV, 주입량 2×1018㎝-3으로 하여 실시하였다. 마스크를 제거한 후, 표면에 1×1016㎝-3의 인이 도프된 저농도 n형층(33)을 1.0㎛의 두께로 퇴적하고, 계속해서 5×1015㎝-3의 알루미늄이 도프된 저농도 p형층(32)을 0.5㎛의 두께로 퇴적한다(c). 그 후, n형 소스 영역(5)을 형성하기 위해서 마스 크(13)를 사용한 n형 불순물 이온 주입(4a)을 행한다(d). n형 불순물 이온 주입(4a)은 인 이온을 기판 온도 500℃, 가속 에너지 40keV~250keV, 주입량 2×1020㎝-3로 하여 실시하였다. 마스크(13)를 제거한 후, n형 베이스 영역(4)을 형성하기 위해서 마스크(14)를 사용한 n형 불순물 이온 주입(5a)을 행한다(e). n형 불순물 이온 주입(5a)은 질소 이온을 실온에서 가속 에너지 40keV~250keV, 주입량 1×1016㎝-3으로 하여 실시하였다. 마스크(14)를 제거한 후, 아르곤 분위기 중에서 1500℃에서 30분간에 걸쳐 활성화 어닐을 행한다(f). 이것에 의해 p형층(32), n+ 베이스층(4) 및 n형 소스층(5)이 형성된다. 그 다음에, n형 소스층(5)으로부터 p형층(31)에 닿는 홈(50)을 드라이 선택 에칭으로 형성한 후(g), 마스크(16)를 사용한 p형 불순물 이온 주입을 행한다. p형 불순물 이온 주입(6a)은 알루미늄 이온을 기판 온도 500℃, 가속 에너지 40keV~250keV, 주입량 2×1018㎝-3으로 하여 실시하였다. 이것에 의해서, 1×1019㎝-3 정도의 고농도로 알루미늄이 도핑된 p+층(34)이 형성된다(h). 그 다음에, 1200℃, 140분의 열산화를 하여 두께 40㎚의 게이트 절연막(6)을 형성하고, 그 위에 감압 CVD법에 의해 퇴적한 0.3㎛의 다결정 실리콘을 포토리소그래피에 의해 패턴 가공하여 게이트 전극(7)을 형성한다(i). 또한, 감압 CVD법에 의해 표면 상에 0.5㎛의 층간 절연막(8)을 퇴적하고, 그 층간 절연막(8)에 창을 열고(j), n형 소스층(5)과 고농도의 p+층(34)에 공통의 소스 전극(9)을 형성 하여 디바이스를 완성한다.
[실시 형태 2]
도 3은 본 발명의 제2 실시 형태의 SiC 종형 MOSFET의 단위 셀의 단면도이다. 이 구조에서는 5×1018㎝-3의 질소가 도핑된 두께 약 300㎛의 기판(1) 상에 5×1015㎝-3의 질소가 도핑된 두께 15㎛의 n형 드리프트층(2)이 퇴적되어 있다. 그 표면 상에 2×1018㎝-3의 알루미늄이 도핑된 두께 0.5㎛의 p형층(31)이 퇴적되고 상기 p형층(31)에는 폭 약 2.0㎛인 부분 결여부(24)가 설치된다. 상기 p형층(31)의 표면 및 상기 부분 결여부(24)의 n형 드리프트층(2)의 표면에는 1×1016㎝-3의 질소가 도핑된 두께 1.0㎛의 n형층(33)이 퇴적되고 또한 그 표면 상에 5×1015㎝-3의 알루미늄이 도핑된 두께 0.5㎛의 p형층(32)이 퇴적되어 있다. p형층(32)의 표면 부분에는 선택적으로 약 1×1020㎝-3의 인이 도핑된 n형 소스층(5)이 형성되어 있다. 또한, 상기 부분 결여부(24)의 두께 방향에 투영된 부근의 p형층(32)의 부분에는 이온 주입에 의해 1×1016㎝-3 이상의 질소가 도핑된 깊이 약 0.7㎛의 n형 베이스 영역(4)이 p형층(32)을 관통하여 n형층(33)에 이르는 깊이까지 형성되어 있다. 상기 n형 베이스 영역(4)과 상기 n형 소스층(5)의 중간 부분의 p형층(32)의 표면층에 채널 영역(11)이 형성된다. 채널 영역(11) 상, n형 베이스 영역(4) 및 n형 소스층(5)의 표면 상의 부분에는 게이트 절연막(6)을 통하여 게이트 전극(7)이 설치되 고, 게이트 전극(7) 상에는 층간 절연막(8)을 통하여 n형 소스층(5)의 표면에 저저항 접속된 소스 전극(9)이 형성된다. 또한, 상기 소스 전극(9)은 상기 n형층과의 사이에 pn접합을 구성하고, 또한 상기 p형층과 상기 p형층에 걸쳐서 형성된 1×1019㎝-3 정도의 고농도로 알루미늄이 도핑된 p+층(34)의 표면에도 저저항 접속되고 있다. 고농도 n형 기판(1)의 이면에는 드레인 전극(10)이 저저항 접속으로 형성되어 있다. 또한, n형 베이스 영역(4)의 표면에 형성되어 있는 게이트 산화막(6) 및 게이트 전극(7)은 삭제되는 경우도 있다.
이 SiC 종형 MOSFET와 도 1의 실시 형태 1의 차이점은, p형층(31)이 n형 드리프트층(2) 안에 이온 주입에 의해 형성되어 있는 것이 아니라, n형 드리프트층(2)의 표면에 퇴적막으로서 형성되어 있는 것이고, 상기 p형층(31)의 일부를 에칭으로 제거함으로써 부분 결여부(24)가 설치되어 있는 점이다. p형층(31)이 이온 주입이 아니고, 에피택셜 성장 등의 퇴적막에 의해 형성되어 있으므로, 그 위에 퇴적되는 n형층(33)이나 p형층(32)의 결정막의 품질이 현저하게 손상되는 일이 없기 때문에, 실시 형태 2에 비해 높은 전자 이동도가 얻어지기 쉽다는 이점이 있다.
[실시 형태 3]
도 4는 본 발명 제3 실시 형태의 SiC 종형 MOSFET의 단면도이다. 도면 중 상기한 도 1과 동일한 번호인 부위는 동일한 부분을 나타내고, n형 베이스 영역(4)의 양 사이드의 고농도의 n형층(41)이 추가되고 있는 점을 제외하면 기본적인 구조는 실시 형태 1의 도 1과 동일하다. 상기 고농도의 n형층(41)은 n형 소스층(5)과 동시에 형성되어 불순물 농도나 표면으로부터의 깊이 등은 동일하고, 상기 부분 결여부(24)와 거의 동일한 길이이다. 이 층을 구비함으로써 단위 셀 중에 있는 2개의 채널 영역(11)의 길이를 동일하게 하고, 또한 그들의 상대적인 위치를 소정의 관계로 할 수 있기 때문에, 셀의 미세화나 전류 집중을 방지하는데 있어서 효과가 있다. 이 작용 효과는, 이하에 설명하는 제작 방법에 의해서 더욱 잘 이해될 것이다.
도 5의 (d) 내지 (f)는 본 발명 제3 실시 형태의 SiC 종형 MOSFET의 제조 공정의 일부를 나타내는 도면이다. 도 2a의 (a) 내지 (f) 및 도 2b의 (g) 내지 (k)에서 나타낸 본 발명 제1 실시 형태의 SiC 종형 MOSFET의 제조 공정 중, 도 2a의 (d) 내지 (f)의 공정 대신에 본 도면의 (d) 내지 (f)의 공정으로 한 것으로, 다른 공정은 동일하다. 즉, 공정 (d)에 있어서 n형 불순물 이온 주입(4a)에 의해서 n형 소스 영역(5)을 형성하기 위한 마스크(13)에, 상기한 p형층(31)의 부분 결여부(24)의 수직 투영된 부근의 위치에 상기 부분 결여부(24)에 거의 동일한 폭으로 마스크의 창(40)을 열어 이온 주입한다(d). n형 불순물 이온 주입(4a)은 인 이온을 기판 온도 500℃, 가속 에너지 40keV~250keV, 주입량 2×1020㎝-3에서 실시하였다. 마스크(13)를 제거한 후, n형 베이스 영역(4)을 형성하기 위해서 마스크(14)를 사용한 n형 불순물 이온 주입(5a)을 행한다(e). n형 불순물 이온 주입(5a)은 질소 이온을 실온에서 가속 에너지 40keV~250keV, 주입량 1×1016㎝-3으로서 실시하였다. 마스크(14)를 제거한 후, 아르곤 분위기 중에서 1500℃에서 30분간에 걸쳐 활성화 어닐 을 행한다(f). (f)도에 나타내는 대로 저농도 p형 퇴적막(32)의 부분을 n형으로 반전(역주입)하여 형성되는 n형 베이스 영역(4)의 양 사이드에 약간 삐져나오는 형태로 고농도의 n형층(41)이 형성된다. 동일한 이온 주입에 의해서 형성되기 때문에 불순물 농도나 표면으로부터의 깊이 등은 n형 소스층(5)과 동일하다. 도면에 의한 설명은 생략했지만, 이후의 제작 공정(도 2b의 (g) 내지 (k)에 상당하는 공정)에서는 모두 상기 n형층(41)이 있게 된다.
상기 n형층(41)과 n형 음극층(5)이 동일한 포토마스크를 사용하여 동시의 이온 주입으로 형성되므로, 양층의 사이에서 생기는 단위 셀 중의 2개의 채널 영역(11)은 그 길이(이른바 게이트 길이에 상당함)를 동일하게 또한 그들의 상대적인 위치 관계를 미리 설계된 대로 형성할 수 있다. 따라서, 온일 때에 흐르는 전류의 균일성이 개선됨과 함께 일종의 셀프 얼라이먼트 작용의 효과에 의해서 셀을 미세화할 수 있으므로 종형 MOSFET의 온 저항의 저감이 가능하게 된다.
[실시 형태 4]
도 6은 본 발명 제4 실시 형태의 SiC 종형 MOSFET의 단면도이다. 도면 중 상기한 도 1과 동일한 번호의 부위는 동일 부분을 나타낸다. 셀의 기본적인 구조는 도 1의 실시 형태 1과 동일하다. 실시 형태 1과 상이한 점은, 도 1의 n형층(33)과의 사이에 pn 접합을 구성하고, 또한 p형층(32)과 p형층(31)에 걸쳐서 형성된 1×1019㎝-3 정도의 고농도로 알루미늄이 도핑된 p+층(34) 대신에 절연막(51)이 n형층(33)과 음극 전극(9) 사이에 개재된 점이다. 이것에 의해서 n형층과 음극 전 극의 단락을 방지하고, 전압 저지 상태에서의 전류의 리크 패스를 없게 한다. 이 구조는 상기 실시 형태 2나 실시 형태 3의 셀 구조에도 적용할 수 있다.
본 발명의 실시 형태 1 내지 실시 형태 4에서 나타낸 종형 MOSFET의 단위 셀의 구조에서는, 소스 전극(9)은 게이트 전극(7)과의 사이에 층간 절연막(8)을 통하여 셀 표면을 스팬(span)한 구조로 하였지만, 본 발명은 여기에 한정되는 것이 아니고, 소스 전극이 각각의 소스층(5), p형층(32) 및 p형층(31)의 표면 노출부에 저저항 접촉된 것이면 좋다. 또한, 모든 실시 형태에 있어서 게이트 산화막(6)과 게이트 전극(7)이 이온 주입에 의해서 p형으로부터 n형으로 역주입하여 형성된 n형 베이스 영역(4)의 표면의 모두를 피복하는 구조를 나타냈지만, 이 부분의 게이트 산화막과 게이트 전극이 일부 또는 모두가 삭제된 구조나, 게이트 산화막의 두께가 채널 영역(11)의 표면 부분보다 두껍게 한 구조라도 발명의 작용 효과는 없어지지 않는다. 또한, 상기 채널 영역(11)이 되는 p형층(32)의 표면에 얇게 n형 불순물을 이온 주입하여 채널 전도를 높이는 이른바 매입 채널 구조의 MOSFET에도 본 발명은 적용할 수 있다.
상기한 본 발명의 실시 형태에 나타낸 SiC 종형 MOSFET에서는, SiC 결정 기판(1)의 결정면의 방위에 대해 규정은 하고 있지 않지만, 통상 넓게 적용되고 있는{0001}면(실리콘면이라 함) 기판이나 {1120}면 기판, 혹은 {0001}면(카본면이라 함) 기판, 및 이들의 면에 약간의 오프각을 부여한 면에 평행한 표면을 갖는 기판의 모두에 적용할 수 있는 것이지만, {0001}면(카본면) 기판 및 이 면에 약간의 오프각을 부여한 면에 평행한 표면 기판을 적용하면, 전압 저지 접합 부근의 파괴 전 기장 강도가 높고, 또한 채널 영역 내의 전자 이동도가 높은 성질이 있어, 고전압, 저온저항의 종형 MOSFET를 얻기에 훨씬 우수하다.
이상, 도시예에 의거하여 설명했지만, 이 발명은 전술의 예에 한정되는 것이 아니고 특허청구의 범위의 기재의 범위 내에서 당업자가 용이하게 개변할 수 있는 다른 구성도 포함하는 것이다.

Claims (11)

  1. 제1 전도형 탄화규소 기판(1) 상에 제1 전도형 탄화규소로 이루어지는 제1 퇴적막(2)이 형성되어 있고,
    그 위에 제1 전도형 탄화규소로 이루어지는 제2 퇴적막(33)이 형성되어 있으며,
    또한 그 위에 제2 전도형 탄화규소로 이루어지는 제3 퇴적막(32)이 형성되어 있고, 상기 제3 퇴적막 내에는 선택적으로 제1 전도형의 베이스 영역(4)과 제2 전도형의 게이트 영역(11)이 형성되어 있으며,
    적어도 상기 제2 전도형의 게이트 영역의 표면 상에는 게이트 절연막(6)을 통하여 게이트 전극(7)이 설치되어 있고,
    상기 제2 전도형의 게이트 영역(11) 내에는 선택적으로 제1 전도형의 고농도 소스 영역(5)이 형성되어 있으며,
    상기 제1 전도형 탄화규소 기판(1)의 표면에 드레인 전극(10)이 저저항 접속되고,
    상기 제1 퇴적막(2)과 상기 제2 퇴적막(33) 사이에는 제2 전도형의 고농도 게이트층(31)이 개재하고,
    상기 고농도 소스 영역(5) 및 상기 고농도 게이트층(31)의 표면에 소스 전극(9)이 저저항 접속되고 있으며,
    상기 제2 전도형의 고농도 게이트층은 부분 결여부(24)를 갖고, 상기 부분 결여부(24)에 있어서 상기 제2 퇴적막(33)이 상기 제1 퇴적막(2)에 직접 접하며, 또한 상기 부분 결여부(24)가 투영되는 영역에 있어서 상기 제3 퇴적막(32) 내의 상기 제1 전도형의 베이스 영역(4)이 상기 제2 퇴적막(33)에 직접 접하는 것을 특징으로 한 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제3 퇴적막(32) 내에 선택적으로 형성된 상기 제2 전도형의 게이트 영역(11)의 상기 게이트 절연막(6)과 접하는 부분의 제2 전도형 불순물 농도가 2x10㎝ 이하인 것을 특징으로 한 반도체 장치.
  3. 청구항 1에 있어서,
    상기 제2 전도형층의 고농도의 게이트층(31)을 상기 제1 퇴적막(2) 내에 형성한 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 제2 전도형층의 고농도 게이트층(31)을 제1 퇴적막(2) 상에 형성한 고농도의 제2 전도형 탄화규소로 이루어지는 제4 퇴적막으로 한 것을 특징으로 하는 반도체 장치.
  5. 청구항 1에 기재된 반도체 장치의 제조 방법으로서, 상기 제1 퇴적막(2) 상 에 부분적으로 상기 제2 전도형의 고농도 게이트층(31)을 형성하는 공정과, 상기 제2 전도형의 고농도 게이트층(31) 상 및 상기 부분 결여부(24)에 있어서 노출하고 있는 상기 제1 퇴적막(2) 상에 제1 전도형의 상기 제2 퇴적막(33)을 형성하는 공정과, 또한 그 위에 상기 제2 전도형의 제3 퇴적막(32)을 형성하는 공정과 또한, 상기 제3 퇴적막(32)의 상기 부분 결여부가 투영되는 영역의 표면으로부터 상기 제2 퇴적막(33)에 이르는 선택적인 제1 전도형 불순물 이온 주입을 행하고, 상기 제1 전도형의 베이스 영역(4)을 형성하는 공정을 갖는 것을 특징으로 한 반도체 장치의 제조 방법.
  6. 청구항 5에 있어서,
    상기 제2 전도형의 고농도 게이트층(31)을 상기 제1 퇴적막(2) 표면에 선택적으로 고농도의 제2 전도형 불순물 이온 주입에 의해 형성하고, 그 위에 제2 퇴적막(33)을 형성하는 공정과, 또한 그 위에 상기 제2 전도형의 제3 퇴적막(32)을 형성하는 공정과, 상기 제3 퇴적막 내에 상기 제1 전도형의 베이스 영역(4)을 형성하기 위해서 선택적으로 제1 전도형 불순물 이온 주입을 행하는 공정을 갖는 것을 특징으로 한 반도체 장치의 제조 방법.
  7. 청구항 5에 있어서,
    상기 제1 퇴적막(2) 상에 상기 제4 퇴적막(31)을 형성하는 공정과, 상기 제4 퇴적막 표면으로부터 상기 제1 퇴적막(2)에 이르는 트랜치홈을 형성하는 공정과, 상기 제4 퇴적막(31) 및 상기 트랜치막 상에 제2 퇴적막(33)을 형성하는 공정과, 또한 그 위에 상기 제2 전도형의 제3 퇴적막(32)을 형성하는 공정과, 상기 제3 퇴적막 내에 상기 제1 전도형의 베이스 영역(4)을 형성하기 위해서 선택적으로 제1 전도형 불순물 이온 주입을 행하는 공정을 갖는, 반도체 장치의 제조 방법.
  8. 청구항 1에 있어서,
    상기 제3 퇴적막(32) 내의 상기 부분 결여부(24)가 투영되는 영역에서 상기 제1 전도형의 베이스 영역(4) 및 그 주변 부분에 상기 제1 전도형의 고농도 소스 영역(5)과 동일한 불순물 농도, 동일한 깊이로, 동시의 이온 주입에 의해서 선택적으로 형성된 제1 전도형의 고농도층(41)이 구비된 것을 특징으로 한 반도체 장치.
  9. 청구항 1에 있어서,
    상기 제2 퇴적막(33)과 상기 소스 전극(9) 사이에 고농도의 제2 전도형의 이온 주입으로 형성된 영역(34)이 개재하고, 그 표면에 있어 상기 소스 전극(9)에 저저항 접촉한 것을 특징으로 한 반도체 장치.
  10. 청구항 1에 있어서,
    상기 제2 퇴적막(33)과 상기 소스 전극(9) 사이에 절연막(51)이 개재한 것을 특징으로 한 반도체 장치.
  11. 청구항 1에 있어서,
    상기 제1 전도형 탄화규소 기판(1)의 표면의 결정학적 면지표가 {0001}(카본면)면에 대해서 대략 평행한 면인 것을 특징으로 한 반도체 장치.
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