JP4073669B2 - 縦型高電圧半導体素子 - Google Patents
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Description
【0001】
US 4 754 310によって知られている半導体素子の場合、半導体本体(Halbleiterkoerpers)の表面に、2つのトレンチ電極を互いに距離を置いて備えている。これらのトレンチ電極は、異なる伝導型の半導体領域(Halbleiterbereiche)と境を接している(grenzen)。すなわち、第1トレンチ電極はp伝導域と境を接し、第2トレンチ電極はn伝導域に備えられている。これら2つの異なる伝導型の領域間には、p伝導域とn伝導域とが横方向に交互に広がっている。また、これらの伝導域は、電気的に並列の電流パス(Strompfade)を形成しており、このパスが、半導体素子の本体領域(Bodybereich)において、直列抵抗を、そのブロッキング出力(Sperrfaehigkeit)を妨害することなく低下させる。
【0002】
さらに、補償原理(Kompensationsprinzip)にしたがって駆動している高電圧トランジスタは、横に広がって交互に配置されたn伝導層およびp伝導層を備えている。なお、これらの層は、エピタキシーによって形成されることが好ましい。これらの高電圧トランジスタのソース端子およびドレイン端子は、半導体素子の同じ表面上に備えられている。
【0003】
一方で、同様に補償原理にしたがって駆動し、このためにいわゆる構成技術(Aufbautechnik)によって実現する高電圧DMOSトランジスタもある。なお、上記構成技術では、垂直に延びるn伝導円柱型領域およびp伝導円柱型領域が、逆電圧を受けるドリフトパスにおいて備えられている。この高電圧DMOSトランジスタは、スイッチオン抵抗(Einschaltwiderstandes)を著しく低下させること、すなわち莫大なRonゲイン(Ron−Gewinn)を特徴としている。しかし、上記構成技術の際に用いられる複数のエピタキシーは、コストを相対的に高くしてしまう。したがって、このコストを回避するために、円柱型の領域をトレンチエッチングおよび後続のエピタキシー充填によって形成することが、すでに考慮されてきた。しかし、広範な試みにもかかわらず、今まで、このような高電圧DMOSトランジスタの製造を広範囲にわたって満足のいくようにできる道は見出されていない。
【0004】
DE 198 18 298 C1から、非常に低オームの縦型MOSFETの詳細が知られている。このMOSFETでは、ソースおよびゲートが半導体本体の表面上に、ドレインが半導体本体の上記表面とは逆の表面に備えられている。さらにこのMOSFETでは、半導体本体のドリフトパスにおいて、上記表面からそれに向き合う上記逆の表面への方向に延びている、異なる伝導型をした円柱型の帯が配置されている。さらに、ドリフトパスは、円柱型の帯に対して垂直に延びる交互に逆の伝導型を有する複数の領域を備えており、これらの領域は、相互に間隔をあけて配置された円柱型の帯を介して接触している。このMOSFETを、エピタキシー工程およびイオン注入工程によって形成する。
【0005】
DE 198 18 298 C1から、非常に低オームの縦型MOSFETの詳細が知られている。このMOSFETでは、ソースおよびゲートが半導体本体の表面上に、ドレインが半導体本体の上記表面とは逆の表面に備えられている。さらにこのMOSFETでは、半導体本体のドリフトパスにおいて、上記表面からそれに向き合う上記逆の表面への方向に延びている、異なる伝導型をした円柱型の帯が配置されている。さらに、ドリフトパスは、円柱型の帯に対して垂直に延びる交互に逆の伝導型を有する複数の領域を備えており、これらの領域は、相互に間隔をあけて配置された円柱型の帯を介して接触している。このMOSFETを、エピタキシー工程およびイオン注入工程によって形成する。
【0006】
したがって、本発明の目的は、補償原理にしたがって稼動でき、比較的簡易に形成できるために、製造コストの低いことを特徴とする、高電圧半導体素子を提示することにある。
【0007】
上記目的を、本発明に係る高電圧半導体素子としての、請求項1における前提構成である、以下の構成によって達成する。すなわち、半導体層を介して続く電気伝導連結部(elektrisch leitende Verbindung)によって、第1伝導型の半導体領域と、上に第1電極を配置している半導体基板とが連結していること。そして、半導体領域を介して続く他の伝導連結部によって、第2伝導型の半導体領域と、半導体層上に備えられた第2電極とが連結していることである。
【0008】
本発明による高電圧半導体素子は、縦型構成素子である。なぜなら、2つの電極が、半導体チップの互いに向き合う面に備えられているからである。しかし、横構造および縦構造の利点が、驚くほど簡易に一体化されている。すなわち、補償の原則にしたがって動作し、垂直に延びる高電圧トランジスタのソース端子およびドレイン端子に、横に広がるドリフトパスが備えられている。また、このソース端子またはドレイン端子は、共通のソース(gemeinsamer Source)または共通のドレイン(gemeinsamer Drain)を備える構造となるように、半導体基板と連結している。
【0009】
本発明による高電圧半導体素子の製造コストは、著しく減少する。なぜなら、第1または第2伝導型の半導体領域を形成しているn伝導層またはp伝導層(またはp伝導層またはn伝導層)を、一度のエピタキシー工程において形成できるとともに、例えばn+またはp+にドープされた多結晶シリコンの充填されたトレンチを用いて伝導連結部を簡易に形成できるからである。もちろん、この伝導連結部には、他の適切な材料を選択することもできる。その際、このトレンチの形状とトレンチの表面の条件(Oberflaechenbeschaffenheit)とに応じて、ごくわずかの要求のみが、満足されている必要がある。トレンチと好ましくはシリコンである単結晶半導体材料との間には、拡散によって成り立つpn接合が必ず存在していなければならない。
【0010】
第1伝導型および第2伝導型の半導体領域の間隔、すなわち、n伝導層とp伝導層との間隔は、明らかに縮小させることができる。なぜなら、この間隔は、高電圧半導体素子を形成しているセルの格子図形に、全く依存していないからである。第1伝導型の半導体領域と第2伝導型の半導体領域との間隔の典型的な寸法は、1〜5μmである。第1および第2伝導型の全半導体領域にわたる全体の厚さは、例えば5〜30μmであるが、それ以下またはそれ以上の値でも可能である。
【0011】
半導体領域の間隔、すなわちn伝導層とp伝道層との間に位置する層の間隔を減少させることによって、各領域または各層のドーピングを適度に高めることができる。
【0012】
半導体領域または層との約2μmの間隔と、ドリフトパス全体の約20μmの厚さとによって、スイッチオン抵抗の減少を、約0.3の因数だけ見込むことができる。
【0013】
本発明に係る高電圧半導体素子によれば、異なる伝導型の半導体領域が交互になっている横方向の設計のために、基本的にはエッジを成端(Randabschluss)する必要がないという特別の利点がある。なお、このことは、チップ面積の小さい場合において、著しく面積を縮小できることを意味する。
【0014】
本発明の有効な新形態は、フィールドプレート(Feldplatten)をドリフトパスの下面および/または上面に沿ってさらに取り付けるということにある。ここでは、ドリフトパスの上面をチップ表面とする。このフィールドプレートによって、ドリフトパスにおける電界の分配が、好ましいものにされる。なぜなら、アバランシェ抵抗(Avalanchefestigkeit)のために必要な、屋根の形(dachfoermige)をした電界の形状(Feldverlauf)を、ドリフトパスに設定できるという点において、フィールドプレートは、導入部で述べたような円柱型の領域における、調節可能な「円柱ドーピング」と同じ作用を達成するからである。そのような高いアバランシェ抵抗を達成するために、半導体領域または半導体層に対して、より高いドーピングを行うことも有用である。なぜなら、ブレークダウン(Durchbruch)の際のダイナミックな電界変動(Feldaenderung)は、電流が比較的高いときにようやく始まるからである。
【0015】
上述の目的を達成するために、半導体基板に形成されるとともに、ドレイン電極と連結しているドリフトパスを有する、MOS電界効果トランジスタを備えている高電圧半導体素子において、ドリフトパスは、MOS電界効果トランジスタのソース‐ゲート領域外に配置され、この領域にスイッチング素子を介して接続される。スイッチング素子は、好ましくは、接合型電界効果トランジスタとして形成される。ドリフトパスを導入部で提示したように形成すると、接合型電界効果トランジスタは、第1伝導型の半導体領域と、これらによって遮断された他の伝導連結部とから構成される。このことを以下でさらに詳述する。
【0016】
この高電圧半導体素子において、接合型電界効果トランジスタのピンチオフ電圧(スイッチオフ電圧)は、第2伝導型の半導体領域と高ドープされたソース側の第1伝導型の「円柱」との間のブレークダウン電圧よりも低い。なお、「円柱」は、ソース‐ゲート領域またはセル領域の、第1伝導型の半導体領域を、互いに連結するものである。これは、接合型電界効果トランジスタが、半導体素子のソース‐ゲート領域またはセル領域においてブレークダウンの生ずる前に、オフ状態に切り替わることを意味する。
【0017】
したがって、例えば共通のドレインを備える構成の場合、n伝導域を連結し、例えば多結晶シリコンから構成されているn+伝導の円柱は、2つの電気伝導連結部の間には備えられておらず、すなわち、ドリフトパスはセル領域から分離される。さらに、伝導連結部と、この伝導連結部とは逆の伝導型の半導体接続部とによって形成された接合型電界効果トランジスタは、そのピンチオフ電圧が、p伝導半導体領域およびソース側のn+伝導の円柱におけるブレークダウン電圧よりも小さくなるように、寸法を決められる。
【0018】
共通のソースを備える構成に関して、伝導型が適切に変更される場合には、同様の要請が適用される。
【0019】
次に、本発明を図面に基づいて詳述する。図1は、共通のドレインを備える構成を示す概略の断面図である。図2は、共通のソースを備える構成を示す概略の断面図である。図3は、共通のドレインを備えるソース‐ゲート構成の、具体的な一実施形態を示す概略の断面図である。図4は、図3の実施形態を貫く切断部BB´を示す断面図である。図5は、図3および図4の実施形態における概略の等価回路図を示す。
【0020】
図1は、n+伝導のシリコン基板1から構成される共通のドレインを備える構成のダイオード構造を示している。なお、n+伝導のシリコン基板1上には、p-伝導のシリコン層2を備えている。p-伝導のシリコン層2の代わりに、n-伝導のシリコン層も用いることができる。このp-伝導のシリコン層2に、層2のようにエピタキシャルに蒸着(abgeschieden)できる、n伝導域およびp伝導域、または層3・4を、交互に配置する。層3・4の全体の厚さd1を5〜30μmにでき、また各領域または層3・4の間隔d2を1〜5μmにできる。もちろん、ここでは上述の範囲外の寸法も可能である。同様に、半導体材料はシリコンに限定されるものではない。それ以外にも、例えばSiC、AIIIBV半導体のような、他の半導体材料も使用できる。
【0021】
本発明の本質的な特徴は、以下の点にある。すなわち、ドレイン端子Dを取り付けているn+伝導のシリコン基板1が、例えばn+伝導の多結晶シリコンから構成される伝導連結部5を介して、n伝導域または層3と連結している点、および、それに加えて、ソース端子Sが、例えばp+伝導の多結晶シリコンから構成される円柱型の伝導連結部6を介して、p伝導域または層4と連結している点である。多結晶シリコンの代わりに、例えば金属のような、他の適切な導体材料を使用できる。
【0022】
伝導連結部5・6は、トレンチエッチングし、続いて多結晶シリコンを用いてこのトレンチを充填し、単結晶材料にpn接合を配置するための拡散をすることによって、比較的簡易に形成できる。なぜなら、このトレンチの形状および表面の条件に関する要求は、比較的わずかだからである。すなわち、各領域または層3・4が、低インピーダンス(niederohmig)状態にて、伝導連結部5・6を介して適切な端子DおよびSと連結しているということのみが、必要とされる。多結晶シリコンの代わりに、伝導連結部のために他の材料、例えば金属または特に高ドープされたシリコンを使用することもできる。
【0023】
図2は、共通のソースを備える構成のソース‐ドレイン構造の概略を示している。ここでは、参照符号1´〜6´を備えた部分は、図1の部分1〜6とちょうど逆の伝導型である。すなわち、p+伝導シリコン基板1上に、n-伝導シリコン層を配置し、その上に、再び交互にp伝導域または層3´またはn伝導域または層4´を配置する。シリコン基板1´は、p+ドープされた多結晶シリコンから構成される伝導連結部5´を介して、領域または層3´と連結している。他方、ドレイン端子Dは、多結晶シリコンから構成されるn+伝導連結部6´を介して、n伝導層4´に接続している。
【0024】
図2の実施形態には、図1の実施形態に加えてフィールドプレート7〜10も示されている。フィールドプレート7〜10は、フィールドプレート7・8のように、絶縁層(図示せず)におけるチップ表面上に備えられているか、または、フィールドプレート9・10のように、領域3´および4´の下面に位置している。このとき、フィールドプレート7・8は、例えばアルミニウムから構成されており、他方でフィールドプレート9・10は、n+伝導帯(leitende Zonen)である。フィールドプレート7は伝導連結部5´に接続し、他方、フィールドプレート8は浮動している(floatend)。そして、フィールドプレート9は伝導連結部6´に接続し、他方、フィールドプレート10は浮動している。
【0025】
これらのフィールドプレートは、ドリフトパスにおける電界の分配を、好ましいものにできる。これにより、補償構成素子(Kompensationsbauelement)において、調節できる円柱ドーピングを用いるのと同じ作用が、円柱型のドーピング領域によって達成される。
【0026】
図を簡略化するために、図2と同様に図1には、特に、1つのソース帯(Sourcezone)と1つのゲート電極とを備えるセル領域は示していない。しかしながら、このセル領域を、(さらに以下に詳述する)図3に示す細部のように形成することができる。図1および図2には、主として、約50μmの長さlであるドリフトパスが示されている。このドリフトパスは、それぞれ両側からセル領域に接続できる。また、ドリフトパスによってそれぞれ遮断された複数のセル領域を備えることもできる。
【0027】
図3は、共通のドレインを備える構成に関する、すなわち図1の実施形態に関するソース‐ゲート構造を示している。図1に加えてさらに、連結部5と同様に形成された、ゲート端子Gのためのゲート電極11から構成されるセル領域、最も上に位置するp伝導域4のソース帯12、およびn+伝導連結部13をも示している。このとき、図3における2つのn+伝導連結部5・13間の領域は、半セルを形成する。このとき、各領域または層3を互いに連結している伝導連結部5は、p+伝導連結部または「ソース円柱」6とn+伝導連結部13との間の領域外に位置する必要がある。
【0028】
円柱型の連結部6と層3とによって形成された接合型電界効果トランジスタJFET(図4参照)は、そのピンチオフ電圧が、p伝導域4とn+伝導連結部13との間のブレークダウン電圧よりも小さくなるように、寸法が決められる。これにより、セル領域において、またはドリフトパスにおいて、ブレークダウンが発生するより前に、接合型電界効果トランジスタはオフ状態に切り替わる。
【0029】
さらに、図5は、MOS電界効果トランジスタを備える図3および図4の高電圧半導体素子の等価回路図を示す。なお、MOS電界効果トランジスタは、セル領域と、ゲートが連結部6によって形成され、チャネルが連結部6間に位置するn伝導層3から構成されている接合型電界効果トランジスタJFETと、層4と伝導連結部5との間に位置するpn接合から構成されるダイオードDiとを備えている。
【図面の簡単な説明】
【図1】 図1は、共通のドレインを備える構成を示す概略の断面図である。
【図2】 図2は、共通のソースを備える構成を示す概略の断面図である。
【図3】 図3は、共通のドレインを備えるソース‐ゲート構成の、具体的な一実施形態を示す概略の断面図である。
【図4】 図4は、図3の実施形態を貫く切断部BB´を示す断面図である。
【図5】 図5は、図3および図4の実施形態における概略の等価回路図である。
Claims (7)
- 第1伝導型の半導体基板(1・1´)を有しており、この半導体基板(1・1´)のうちの一の面に、この半導体基板(1・1´)よりも弱くドーピングされた第2伝導型の半導体層(2・2´)、または第1伝導型の半導体層(2・2´)が、高電圧半導体素子の逆電圧を受けるドリフトパスとして備えられ、このドリフトパスの、半導体基板(1・1´)と反対側の上部には、積層型に形成され、半導体層(2・2´)の面に対して横に平行に広がる、第1導電型と第2導電型とを交互に備えた半導体領域(3・4;3´・4´)が、上下方向に配置されている、高電圧半導体素子において、
上記の第1伝導型の半導体領域(3・3´)は、上記半導体層(2・2´)の下部領域を介して続く電気伝導連結部(5・5´)によって、上記半導体基板(1・1´)の、上記一の面と反対の他の面に配置された第1電極(D;S)と連結しており、
上記の第2伝導型の半導体領域(4・4´)は、上記半導体領域(3・4;3´・4´)を介して続く他の電気伝導連結部(6・6´)によって、半導体層(2・2´)上方に備えられた第2電極(S;D)と連結していることを特徴とする高電圧半導体素子。 - 上記第1伝導型の半導体領域(3・3´)の真ん中と上記第2伝導型の半導体領域(4・4´)の真ん中との間隔(d2)が、約1〜5μmであることを特徴とする請求項1に記載の高電圧半導体素子。
- 上記の第1および第2伝導型の半導体領域(3・4;3´・4´)の全体の厚さが、約5〜30μmであることを特徴とする請求項1または2に記載の高電圧半導体素子。
- 上記電気伝導連結部(5・5´)および他の電気伝導連結部(6・6´)が、ドーパントがドープされた多結晶シリコンまたは高ドープされた単結晶シリコンまたは金属から構成されることを特徴とする請求項1〜3のいずれか1項に記載の高電圧半導体素子。
- 上記半導体領域(3・4;3´・4´)の上面の上の絶縁層内、および/または、上記半導体領域(3・4;3´・4´)の下面に接している半導体層(2・2´)の下部領域内に位置するフィールドプレート(7〜10)を特徴とする請求項1〜4のいずれか1項に記載の高電圧半導体素子。
- 上記の半導体領域(3・4;3´・4´)の下面に沿って配置されたフィールドプレート(9・10)が、第2伝導型の高ドープされた領域から構成されていることを特徴とする請求項5に記載の高電圧半導体素子。
- 上記のフィールドプレート(7・9)が、伝導連結部(5・5´)および/または他の伝導連結部(6・6´)と連結していることを特徴とする請求項5または6に記載の高電圧半導体素子。
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