JP4073669B2 - 縦型高電圧半導体素子 - Google Patents

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Description

本発明は、第１伝導型（Leitungstyp）の半導体基板を備える高電圧半導体素子に関するものである。なお、半導体基板上には、半導体基板よりも弱くドーピングされた、第１伝導型とは逆の第２伝導型の半導体層が、または、第１伝導型の半導体層が、半導体素子の逆電圧を受けるドリフトパスとして備えられている。また、ドリフトパス（Driftstrecke）には、交互に横に広がる第１および第２伝導型の半導体領域（Halbleitergebiete）が備えられている。さらに、本発明は、ＭＯＳ電界効果トランジスタを備える高電圧半導体素子に関するものであり、このＭＯＳ電界効果トランジスタは、半導体基板に形成され、そのドレイン電極と連結したドリフトパスを備えるものである。
【０００１】
US 4 754 310によって知られている半導体素子の場合、半導体本体（Halbleiterkoerpers）の表面に、２つのトレンチ電極を互いに距離を置いて備えている。これらのトレンチ電極は、異なる伝導型の半導体領域（Halbleiterbereiche）と境を接している（grenzen）。すなわち、第１トレンチ電極はｐ伝導域と境を接し、第２トレンチ電極はｎ伝導域に備えられている。これら２つの異なる伝導型の領域間には、ｐ伝導域とｎ伝導域とが横方向に交互に広がっている。また、これらの伝導域は、電気的に並列の電流パス（Strompfade）を形成しており、このパスが、半導体素子の本体領域（Bodybereich）において、直列抵抗を、そのブロッキング出力（Sperrfaehigkeit）を妨害することなく低下させる。
【０００２】
さらに、補償原理（Kompensationsprinzip）にしたがって駆動している高電圧トランジスタは、横に広がって交互に配置されたｎ伝導層およびｐ伝導層を備えている。なお、これらの層は、エピタキシーによって形成されることが好ましい。これらの高電圧トランジスタのソース端子およびドレイン端子は、半導体素子の同じ表面上に備えられている。
【０００３】
一方で、同様に補償原理にしたがって駆動し、このためにいわゆる構成技術（Aufbautechnik）によって実現する高電圧ＤＭＯＳトランジスタもある。なお、上記構成技術では、垂直に延びるｎ伝導円柱型領域およびｐ伝導円柱型領域が、逆電圧を受けるドリフトパスにおいて備えられている。この高電圧ＤＭＯＳトランジスタは、スイッチオン抵抗（Einschaltwiderstandes）を著しく低下させること、すなわち莫大なＲonゲイン（Ron−Gewinn）を特徴としている。しかし、上記構成技術の際に用いられる複数のエピタキシーは、コストを相対的に高くしてしまう。したがって、このコストを回避するために、円柱型の領域をトレンチエッチングおよび後続のエピタキシー充填によって形成することが、すでに考慮されてきた。しかし、広範な試みにもかかわらず、今まで、このような高電圧ＤＭＯＳトランジスタの製造を広範囲にわたって満足のいくようにできる道は見出されていない。
【０００４】
DE 198 18 298 C1から、非常に低オームの縦型ＭＯＳＦＥＴの詳細が知られている。このＭＯＳＦＥＴでは、ソースおよびゲートが半導体本体の表面上に、ドレインが半導体本体の上記表面とは逆の表面に備えられている。さらにこのＭＯＳＦＥＴでは、半導体本体のドリフトパスにおいて、上記表面からそれに向き合う上記逆の表面への方向に延びている、異なる伝導型をした円柱型の帯が配置されている。さらに、ドリフトパスは、円柱型の帯に対して垂直に延びる交互に逆の伝導型を有する複数の領域を備えており、これらの領域は、相互に間隔をあけて配置された円柱型の帯を介して接触している。このＭＯＳＦＥＴを、エピタキシー工程およびイオン注入工程によって形成する。
【０００５】
DE 198 18 298 C1から、非常に低オームの縦型ＭＯＳＦＥＴの詳細が知られている。このＭＯＳＦＥＴでは、ソースおよびゲートが半導体本体の表面上に、ドレインが半導体本体の上記表面とは逆の表面に備えられている。さらにこのＭＯＳＦＥＴでは、半導体本体のドリフトパスにおいて、上記表面からそれに向き合う上記逆の表面への方向に延びている、異なる伝導型をした円柱型の帯が配置されている。さらに、ドリフトパスは、円柱型の帯に対して垂直に延びる交互に逆の伝導型を有する複数の領域を備えており、これらの領域は、相互に間隔をあけて配置された円柱型の帯を介して接触している。このＭＯＳＦＥＴを、エピタキシー工程およびイオン注入工程によって形成する。
【０００６】
したがって、本発明の目的は、補償原理にしたがって稼動でき、比較的簡易に形成できるために、製造コストの低いことを特徴とする、高電圧半導体素子を提示することにある。
【０００７】
上記目的を、本発明に係る高電圧半導体素子としての、請求項１における前提構成である、以下の構成によって達成する。すなわち、半導体層を介して続く電気伝導連結部（elektrisch leitende Verbindung）によって、第１伝導型の半導体領域と、上に第１電極を配置している半導体基板とが連結していること。そして、半導体領域を介して続く他の伝導連結部によって、第２伝導型の半導体領域と、半導体層上に備えられた第２電極とが連結していることである。
【０００８】
本発明による高電圧半導体素子は、縦型構成素子である。なぜなら、２つの電極が、半導体チップの互いに向き合う面に備えられているからである。しかし、横構造および縦構造の利点が、驚くほど簡易に一体化されている。すなわち、補償の原則にしたがって動作し、垂直に延びる高電圧トランジスタのソース端子およびドレイン端子に、横に広がるドリフトパスが備えられている。また、このソース端子またはドレイン端子は、共通のソース（gemeinsamer Source）または共通のドレイン（gemeinsamer Drain）を備える構造となるように、半導体基板と連結している。
【０００９】
本発明による高電圧半導体素子の製造コストは、著しく減少する。なぜなら、第１または第２伝導型の半導体領域を形成しているｎ伝導層またはｐ伝導層（またはｐ伝導層またはｎ伝導層）を、一度のエピタキシー工程において形成できるとともに、例えばｎ+またはｐ+にドープされた多結晶シリコンの充填されたトレンチを用いて伝導連結部を簡易に形成できるからである。もちろん、この伝導連結部には、他の適切な材料を選択することもできる。その際、このトレンチの形状とトレンチの表面の条件（Oberflaechenbeschaffenheit）とに応じて、ごくわずかの要求のみが、満足されている必要がある。トレンチと好ましくはシリコンである単結晶半導体材料との間には、拡散によって成り立つｐｎ接合が必ず存在していなければならない。
【００１０】
第１伝導型および第２伝導型の半導体領域の間隔、すなわち、ｎ伝導層とｐ伝導層との間隔は、明らかに縮小させることができる。なぜなら、この間隔は、高電圧半導体素子を形成しているセルの格子図形に、全く依存していないからである。第１伝導型の半導体領域と第２伝導型の半導体領域との間隔の典型的な寸法は、１〜５μｍである。第１および第２伝導型の全半導体領域にわたる全体の厚さは、例えば５〜３０μｍであるが、それ以下またはそれ以上の値でも可能である。
【００１１】
半導体領域の間隔、すなわちｎ伝導層とｐ伝道層との間に位置する層の間隔を減少させることによって、各領域または各層のドーピングを適度に高めることができる。
【００１２】
半導体領域または層との約２μｍの間隔と、ドリフトパス全体の約２０μｍの厚さとによって、スイッチオン抵抗の減少を、約０．３の因数だけ見込むことができる。
【００１３】
本発明に係る高電圧半導体素子によれば、異なる伝導型の半導体領域が交互になっている横方向の設計のために、基本的にはエッジを成端（Randabschluss）する必要がないという特別の利点がある。なお、このことは、チップ面積の小さい場合において、著しく面積を縮小できることを意味する。
【００１４】
本発明の有効な新形態は、フィールドプレート（Feldplatten）をドリフトパスの下面および／または上面に沿ってさらに取り付けるということにある。ここでは、ドリフトパスの上面をチップ表面とする。このフィールドプレートによって、ドリフトパスにおける電界の分配が、好ましいものにされる。なぜなら、アバランシェ抵抗（Avalanchefestigkeit）のために必要な、屋根の形（dachfoermige）をした電界の形状（Feldverlauf）を、ドリフトパスに設定できるという点において、フィールドプレートは、導入部で述べたような円柱型の領域における、調節可能な「円柱ドーピング」と同じ作用を達成するからである。そのような高いアバランシェ抵抗を達成するために、半導体領域または半導体層に対して、より高いドーピングを行うことも有用である。なぜなら、ブレークダウン（Durchbruch）の際のダイナミックな電界変動（Feldaenderung）は、電流が比較的高いときにようやく始まるからである。
【００１５】
上述の目的を達成するために、半導体基板に形成されるとともに、ドレイン電極と連結しているドリフトパスを有する、ＭＯＳ電界効果トランジスタを備えている高電圧半導体素子において、ドリフトパスは、ＭＯＳ電界効果トランジスタのソース‐ゲート領域外に配置され、この領域にスイッチング素子を介して接続される。スイッチング素子は、好ましくは、接合型電界効果トランジスタとして形成される。ドリフトパスを導入部で提示したように形成すると、接合型電界効果トランジスタは、第１伝導型の半導体領域と、これらによって遮断された他の伝導連結部とから構成される。このことを以下でさらに詳述する。
【００１６】
この高電圧半導体素子において、接合型電界効果トランジスタのピンチオフ電圧（スイッチオフ電圧）は、第２伝導型の半導体領域と高ドープされたソース側の第１伝導型の「円柱」との間のブレークダウン電圧よりも低い。なお、「円柱」は、ソース‐ゲート領域またはセル領域の、第１伝導型の半導体領域を、互いに連結するものである。これは、接合型電界効果トランジスタが、半導体素子のソース‐ゲート領域またはセル領域においてブレークダウンの生ずる前に、オフ状態に切り替わることを意味する。
【００１７】
したがって、例えば共通のドレインを備える構成の場合、ｎ伝導域を連結し、例えば多結晶シリコンから構成されているｎ+伝導の円柱は、２つの電気伝導連結部の間には備えられておらず、すなわち、ドリフトパスはセル領域から分離される。さらに、伝導連結部と、この伝導連結部とは逆の伝導型の半導体接続部とによって形成された接合型電界効果トランジスタは、そのピンチオフ電圧が、ｐ伝導半導体領域およびソース側のｎ+伝導の円柱におけるブレークダウン電圧よりも小さくなるように、寸法を決められる。
【００１８】
共通のソースを備える構成に関して、伝導型が適切に変更される場合には、同様の要請が適用される。
【００１９】
次に、本発明を図面に基づいて詳述する。図１は、共通のドレインを備える構成を示す概略の断面図である。図２は、共通のソースを備える構成を示す概略の断面図である。図３は、共通のドレインを備えるソース‐ゲート構成の、具体的な一実施形態を示す概略の断面図である。図４は、図３の実施形態を貫く切断部ＢＢ´を示す断面図である。図５は、図３および図４の実施形態における概略の等価回路図を示す。
【００２０】
図１は、ｎ+伝導のシリコン基板１から構成される共通のドレインを備える構成のダイオード構造を示している。なお、ｎ+伝導のシリコン基板１上には、ｐ-伝導のシリコン層２を備えている。ｐ-伝導のシリコン層２の代わりに、ｎ-伝導のシリコン層も用いることができる。このｐ-伝導のシリコン層２に、層２のようにエピタキシャルに蒸着（abgeschieden）できる、ｎ伝導域およびｐ伝導域、または層３・４を、交互に配置する。層３・４の全体の厚さｄ１を５〜３０μｍにでき、また各領域または層３・４の間隔ｄ２を１〜５μｍにできる。もちろん、ここでは上述の範囲外の寸法も可能である。同様に、半導体材料はシリコンに限定されるものではない。それ以外にも、例えばＳｉＣ、ＡIIIＢV半導体のような、他の半導体材料も使用できる。
【００２１】
本発明の本質的な特徴は、以下の点にある。すなわち、ドレイン端子Ｄを取り付けているｎ+伝導のシリコン基板１が、例えばｎ+伝導の多結晶シリコンから構成される伝導連結部５を介して、ｎ伝導域または層３と連結している点、および、それに加えて、ソース端子Ｓが、例えばｐ+伝導の多結晶シリコンから構成される円柱型の伝導連結部６を介して、ｐ伝導域または層４と連結している点である。多結晶シリコンの代わりに、例えば金属のような、他の適切な導体材料を使用できる。
【００２２】
伝導連結部５・６は、トレンチエッチングし、続いて多結晶シリコンを用いてこのトレンチを充填し、単結晶材料にｐｎ接合を配置するための拡散をすることによって、比較的簡易に形成できる。なぜなら、このトレンチの形状および表面の条件に関する要求は、比較的わずかだからである。すなわち、各領域または層３・４が、低インピーダンス（niederohmig）状態にて、伝導連結部５・６を介して適切な端子ＤおよびＳと連結しているということのみが、必要とされる。多結晶シリコンの代わりに、伝導連結部のために他の材料、例えば金属または特に高ドープされたシリコンを使用することもできる。
【００２３】
図２は、共通のソースを備える構成のソース‐ドレイン構造の概略を示している。ここでは、参照符号１´〜６´を備えた部分は、図１の部分１〜６とちょうど逆の伝導型である。すなわち、ｐ+伝導シリコン基板１上に、ｎ-伝導シリコン層を配置し、その上に、再び交互にｐ伝導域または層３´またはｎ伝導域または層４´を配置する。シリコン基板１´は、ｐ+ドープされた多結晶シリコンから構成される伝導連結部５´を介して、領域または層３´と連結している。他方、ドレイン端子Ｄは、多結晶シリコンから構成されるｎ+伝導連結部６´を介して、ｎ伝導層４´に接続している。
【００２４】
図２の実施形態には、図１の実施形態に加えてフィールドプレート７〜１０も示されている。フィールドプレート７〜１０は、フィールドプレート７・８のように、絶縁層（図示せず）におけるチップ表面上に備えられているか、または、フィールドプレート９・１０のように、領域３´および４´の下面に位置している。このとき、フィールドプレート７・８は、例えばアルミニウムから構成されており、他方でフィールドプレート９・１０は、ｎ+伝導帯（leitende Zonen）である。フィールドプレート７は伝導連結部５´に接続し、他方、フィールドプレート８は浮動している（floatend）。そして、フィールドプレート９は伝導連結部６´に接続し、他方、フィールドプレート１０は浮動している。
【００２５】
これらのフィールドプレートは、ドリフトパスにおける電界の分配を、好ましいものにできる。これにより、補償構成素子（Kompensationsbauelement）において、調節できる円柱ドーピングを用いるのと同じ作用が、円柱型のドーピング領域によって達成される。
【００２６】
図を簡略化するために、図２と同様に図１には、特に、１つのソース帯（Sourcezone）と１つのゲート電極とを備えるセル領域は示していない。しかしながら、このセル領域を、（さらに以下に詳述する）図３に示す細部のように形成することができる。図１および図２には、主として、約５０μｍの長さｌであるドリフトパスが示されている。このドリフトパスは、それぞれ両側からセル領域に接続できる。また、ドリフトパスによってそれぞれ遮断された複数のセル領域を備えることもできる。
【００２７】
図３は、共通のドレインを備える構成に関する、すなわち図１の実施形態に関するソース‐ゲート構造を示している。図１に加えてさらに、連結部５と同様に形成された、ゲート端子Ｇのためのゲート電極１１から構成されるセル領域、最も上に位置するｐ伝導域４のソース帯１２、およびｎ+伝導連結部１３をも示している。このとき、図３における２つのｎ+伝導連結部５・１３間の領域は、半セルを形成する。このとき、各領域または層３を互いに連結している伝導連結部５は、ｐ+伝導連結部または「ソース円柱」６とｎ+伝導連結部１３との間の領域外に位置する必要がある。
【００２８】
円柱型の連結部６と層３とによって形成された接合型電界効果トランジスタＪＦＥＴ（図４参照）は、そのピンチオフ電圧が、ｐ伝導域４とｎ+伝導連結部１３との間のブレークダウン電圧よりも小さくなるように、寸法が決められる。これにより、セル領域において、またはドリフトパスにおいて、ブレークダウンが発生するより前に、接合型電界効果トランジスタはオフ状態に切り替わる。
【００２９】
さらに、図５は、ＭＯＳ電界効果トランジスタを備える図３および図４の高電圧半導体素子の等価回路図を示す。なお、ＭＯＳ電界効果トランジスタは、セル領域と、ゲートが連結部６によって形成され、チャネルが連結部６間に位置するｎ伝導層３から構成されている接合型電界効果トランジスタＪＦＥＴと、層４と伝導連結部５との間に位置するｐｎ接合から構成されるダイオードＤｉとを備えている。
【図面の簡単な説明】
【図１】 図１は、共通のドレインを備える構成を示す概略の断面図である。
【図２】 図２は、共通のソースを備える構成を示す概略の断面図である。
【図３】 図３は、共通のドレインを備えるソース‐ゲート構成の、具体的な一実施形態を示す概略の断面図である。
【図４】 図４は、図３の実施形態を貫く切断部ＢＢ´を示す断面図である。
【図５】 図５は、図３および図４の実施形態における概略の等価回路図である。

Claims (7)

  1. 第１伝導型の半導体基板（１・１´）を有しており、この半導体基板（１・１´）のうちの一の面に、この半導体基板（１・１´）よりも弱くドーピングされた第２伝導型の半導体層（２・２´）、または第１伝導型の半導体層（２・２´）が、高電圧半導体素子の逆電圧を受けるドリフトパスとして備えられ、このドリフトパスの、半導体基板（１・１´）と反対側の上部には、積層型に形成され、半導体層（２・２´）の面に対して横に平行に広がる、第１導電型と第２導電型とを交互に備えた半導体領域（３・４；３´・４´）が、上下方向に配置されている、高電圧半導体素子において、
    上記の第１伝導型の半導体領域（３・３´）は、上記半導体層（２・２´）の下部領域を介して続く電気伝導連結部（５・５´）によって、上記半導体基板（１・１´）の、上記一の面と反対の他の面に配置された第１電極（Ｄ；Ｓ）と連結しており、
    上記の第２伝導型の半導体領域（４・４´）は、上記半導体領域（３・４；３´・４´）を介して続く他の電気伝導連結部（６・６´）によって、半導体層（２・２´）上方に備えられた第２電極（Ｓ；Ｄ）と連結していることを特徴とする高電圧半導体素子。
  2. 上記第１伝導型の半導体領域（３・３´）の真ん中と上記第２伝導型の半導体領域（４・４´）の真ん中との間隔（ｄ２）が、約１〜５μｍであることを特徴とする請求項１に記載の高電圧半導体素子。
  3. 上記の第１および第２伝導型の半導体領域（３・４；３´・４´）の全体の厚さが、約５〜３０μｍであることを特徴とする請求項１または２に記載の高電圧半導体素子。
  4. 上記電気伝導連結部（５・５´）および他の電気伝導連結部（６・６´）が、ドーパントがドープされた多結晶シリコンまたは高ドープされた単結晶シリコンまたは金属から構成されることを特徴とする請求項１〜３のいずれか１項に記載の高電圧半導体素子。
  5. 上記半導体領域（３・４；３´・４´）の上面の上の絶縁層内、および／または、上記半導体領域（３・４；３´・４´）の下面に接している半導体層（２・２´）の下部領域内に位置するフィールドプレート（７〜１０）を特徴とする請求項１〜４のいずれか１項に記載の高電圧半導体素子。
  6. 上記の半導体領域（３・４；３´・４´）の下面に沿って配置されたフィールドプレート（９・１０）が、第２伝導型の高ドープされた領域から構成されていることを特徴とする請求項５に記載の高電圧半導体素子。
  7. 上記のフィールドプレート（７・９）が、伝導連結部（５・５´）および／または他の伝導連結部（６・６´）と連結していることを特徴とする請求項５または６に記載の高電圧半導体素子。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4534303B2 (ja) * 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子
US7126186B2 (en) * 2002-12-20 2006-10-24 Infineon Technolgies Ag Compensation component and process for producing the component
DE10310552B4 (de) 2003-03-11 2014-01-23 Infineon Technologies Ag Feldeffekttransistor und Halbleiterchip mit diesem Feldeffekttransistor
DE10325748B4 (de) * 2003-06-06 2008-10-02 Infineon Technologies Ag Sperrschicht-Feldeffekttransistor (JFET) mit Kompensationsstruktur und Feldstoppzone
US20060223261A1 (en) * 2005-03-31 2006-10-05 California Micro Devices Corporation CMOS-based low ESR capacitor and ESD-protection device and method
JP5298488B2 (ja) * 2007-09-28 2013-09-25 富士電機株式会社 半導体装置
US7582922B2 (en) * 2007-11-26 2009-09-01 Infineon Technologies Austria Ag Semiconductor device
US8101997B2 (en) 2008-04-29 2012-01-24 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure in a semiconductor body and method for its production
US8373208B2 (en) * 2009-11-30 2013-02-12 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-gate breakdown and built-in avalanche clamp diode
US10103240B2 (en) * 2010-04-30 2018-10-16 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-gate breakdown and built-in avalanche clamp diode
US8575695B2 (en) * 2009-11-30 2013-11-05 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-drain breakdown and built-in avalanche clamp diode
US10290566B2 (en) * 2014-09-23 2019-05-14 Infineon Technologies Austria Ag Electronic component
DE102016101679B4 (de) 2016-01-29 2019-03-28 Infineon Technologies Austria Ag Halbleitervorrichtung mit einem lateralen Transistor
DE102017131274B3 (de) 2017-12-22 2019-05-09 Infineon Technologies Dresden Gmbh Transistoranordnung und verfahren zu deren herstellung
EP3696863B1 (en) * 2019-02-15 2021-10-13 Infineon Technologies Austria AG Lateral transistor device
US11837658B1 (en) * 2022-06-21 2023-12-05 K. Eklund Innovation Semiconductor device comprising a lateral super junction field effect transistor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
EP0167813A1 (en) * 1984-06-08 1986-01-15 Eaton Corporation Multi-channel power JFET
US5264719A (en) * 1986-01-07 1993-11-23 Harris Corporation High voltage lateral semiconductor device
US6097063A (en) * 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
US5917203A (en) * 1996-07-29 1999-06-29 Motorola, Inc. Lateral gate vertical drift region transistor
DE19818300C1 (de) * 1998-04-23 1999-07-22 Siemens Ag Lateraler Hochvolt-Seitenwandtransistor
DE19818298C1 (de) * 1998-04-23 1999-06-24 Siemens Ag Superniederohmiger vertikaler MOSFET und Verfahren zu dessen Herstellung
DE10026924A1 (de) * 2000-05-30 2001-12-20 Infineon Technologies Ag Kompensationsbauelement

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