JP2003526947A - 縦型高電圧半導体素子 - Google Patents
縦型高電圧半導体素子Info
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Abstract
Description
子に関するものである。なお、半導体基板上には、半導体基板よりも弱くドーピ
ングされた、第1伝導型とは逆の第2伝導型の半導体層が、または、第1伝導型
の半導体層が、半導体素子の逆電圧を受けるドリフトパスとして備えられている
。また、ドリフトパス(Driftstrecke)には、交互に横に広がる第1および第2
伝導型の半導体領域(Halbleitergebiete)が備えられている。さらに、本発明
は、MOS電界効果トランジスタを備える高電圧半導体素子に関するものであり
、このMOS電界効果トランジスタは、半導体基板に形成され、そのドレイン電
極と連結したドリフトパスを備えるものである。
erkoerpers)の表面に、2つのトレンチ電極を互いに距離を置いて備えている。
これらのトレンチ電極は、異なる伝導型の半導体領域(Halbleiterbereiche)と
境を接している(grenzen)。すなわち、第1トレンチ電極はp伝導域と境を接
し、第2トレンチ電極はn伝導域に備えられている。これら2つの異なる伝導型
の領域間には、p伝導域とn伝導域とが横方向に交互に広がっている。また、こ
れらの伝導域は、電気的に並列の電流パス(Strompfade)を形成しており、この
パスが、半導体素子の本体領域(Bodybereich)において、直列抵抗を、そのブ
ロッキング出力(Sperrfaehigkeit)を妨害することなく低下させる。
トランジスタは、横に広がって交互に配置されたn伝導層およびp伝導層を備え
ている。なお、これらの層は、エピタキシーによって形成されることが好ましい
。これらの高電圧トランジスタのソース端子およびドレイン端子は、半導体素子
の同じ表面上に備えられている。
Aufbautechnik)によって実現する高電圧DMOSトランジスタもある。なお、
上記構成技術では、垂直に延びるn伝導円柱型領域およびp伝導円柱型領域が、
逆電圧を受けるドリフトパスにおいて備えられている。この高電圧DMOSトラ
ンジスタは、スイッチオン抵抗(Einschaltwiderstandes)を著しく低下させる
こと、すなわち莫大なRonゲイン(Ron−Gewinn)を特徴としている。しかし、
上記構成技術の際に用いられる複数のエピタキシーは、コストを相対的に高くし
てしまう。したがって、このコストを回避するために、円柱型の領域をトレンチ
エッチングおよび後続のエピタキシー充填によって形成することが、すでに考慮
されてきた。しかし、広範な試みにもかかわらず、今まで、このような高電圧D
MOSトランジスタの製造を広範囲にわたって満足のいくようにできる道は見出
されていない。
いる。このMOSFETでは、ソースおよびゲートが半導体本体の表面上に、ド
レインが半導体本体の上記表面とは逆の表面に備えられている。さらにこのMO
SFETでは、半導体本体のドリフトパスにおいて、上記表面からそれに向き合
う上記逆の表面への方向に延びている、異なる伝導型をした円柱型の帯が配置さ
れている。さらに、ドリフトパスは、円柱型の帯に対して垂直に延びる交互に逆
の伝導型を有する複数の領域を備えており、これらの領域は、相互に間隔をあけ
て配置された円柱型の帯を介して接触している。このMOSFETを、エピタキ
シー工程およびイオン注入工程によって形成する。
いる。このMOSFETでは、ソースおよびゲートが半導体本体の表面上に、ド
レインが半導体本体の上記表面とは逆の表面に備えられている。さらにこのMO
SFETでは、半導体本体のドリフトパスにおいて、上記表面からそれに向き合
う上記逆の表面への方向に延びている、異なる伝導型をした円柱型の帯が配置さ
れている。さらに、ドリフトパスは、円柱型の帯に対して垂直に延びる交互に逆
の伝導型を有する複数の領域を備えており、これらの領域は、相互に間隔をあけ
て配置された円柱型の帯を介して接触している。このMOSFETを、エピタキ
シー工程およびイオン注入工程によって形成する。
形成できるために、製造コストの低いことを特徴とする、高電圧半導体素子を提
示することにある。
構成である、以下の構成によって達成する。すなわち、半導体層を介して続く電
気伝導連結部(elektrisch leitende Verbindung)によって、第1伝導型の半導
体領域と、上に第1電極を配置している半導体基板とが連結していること。そし
て、半導体領域を介して続く他の伝導連結部によって、第2伝導型の半導体領域
と、半導体層上に備えられた第2電極とが連結していることである。
極が、半導体チップの互いに向き合う面に備えられているからである。しかし、
横構造および縦構造の利点が、驚くほど簡易に一体化されている。すなわち、補
償の原則にしたがって動作し、垂直に延びる高電圧トランジスタのソース端子お
よびドレイン端子に、横に広がるドリフトパスが備えられている。また、このソ
ース端子またはドレイン端子は、共通のソース(gemeinsamer Source)または共
通のドレイン(gemeinsamer Drain)を備える構造となるように、半導体基板と
連結している。
第1または第2伝導型の半導体領域を形成しているn伝導層またはp伝導層(ま
たはp伝導層またはn伝導層)を、一度のエピタキシー工程において形成できる
とともに、例えばn+またはp+にドープされた多結晶シリコンの充填されたトレ
ンチを用いて伝導連結部を簡易に形成できるからである。もちろん、この伝導連
結部には、他の適切な材料を選択することもできる。その際、このトレンチの形
状とトレンチの表面の条件(Oberflaechenbeschaffenheit)とに応じて、ごくわ
ずかの要求のみが、満足されている必要がある。トレンチと好ましくはシリコン
である単結晶半導体材料との間には、拡散によって成り立つpn接合が必ず存在
していなければならない。
導層との間隔は、明らかに縮小させることができる。なぜなら、この間隔は、高
電圧半導体素子を形成しているセルの格子図形に、全く依存していないからであ
る。第1伝導型の半導体領域と第2伝導型の半導体領域との間隔の典型的な寸法
は、1〜5μmである。第1および第2伝導型の全半導体領域にわたる全体の厚
さは、例えば5〜30μmであるが、それ以下またはそれ以上の値でも可能であ
る。
減少させることによって、各領域または各層のドーピングを適度に高めることが
できる。
厚さとによって、スイッチオン抵抗の減少を、約0.3の因数だけ見込むことが
できる。
なっている横方向の設計のために、基本的にはエッジを成端(Randabschluss)
する必要がないという特別の利点がある。なお、このことは、チップ面積の小さ
い場合において、著しく面積を縮小できることを意味する。
スの下面および/または上面に沿ってさらに取り付けるということにある。ここ
では、ドリフトパスの上面をチップ表面とする。このフィールドプレートによっ
て、ドリフトパスにおける電界の分配が、好ましいものにされる。なぜなら、ア
バランシェ抵抗(Avalanchefestigkeit)のために必要な、屋根の形(dachfoerm
ige)をした電界の形状(Feldverlauf)を、ドリフトパスに設定できるという点
において、フィールドプレートは、導入部で述べたような円柱型の領域における
、調節可能な「円柱ドーピング」と同じ作用を達成するからである。そのような
高いアバランシェ抵抗を達成するために、半導体領域または半導体層に対して、
より高いドーピングを行うことも有用である。なぜなら、ブレークダウン(Durc
hbruch)の際のダイナミックな電界変動(Feldaenderung)は、電流が比較的高
いときにようやく始まるからである。
極と連結しているドリフトパスを有する、MOS電界効果トランジスタを備えて
いる高電圧半導体素子において、ドリフトパスは、MOS電界効果トランジスタ
のソース‐ゲート領域外に配置され、この領域にスイッチング素子を介して接続
される。スイッチング素子は、好ましくは、接合型電界効果トランジスタとして
形成される。ドリフトパスを導入部で提示したように形成すると、接合型電界効
果トランジスタは、第1伝導型の半導体領域と、これらによって遮断された他の
伝導連結部とから構成される。このことを以下でさらに詳述する。
圧(スイッチオフ電圧)は、第2伝導型の半導体領域と高ドープされたソース側
の第1伝導型の「円柱」との間のブレークダウン電圧よりも低い。なお、「円柱
」は、ソース‐ゲート領域またはセル領域の、第1伝導型の半導体領域を、互い
に連結するものである。これは、接合型電界効果トランジスタが、半導体素子の
ソース‐ゲート領域またはセル領域においてブレークダウンの生ずる前に、オフ
状態に切り替わることを意味する。
例えば多結晶シリコンから構成されているn+伝導の円柱は、2つの電気伝導連
結部の間には備えられておらず、すなわち、ドリフトパスはセル領域から分離さ
れる。さらに、伝導連結部と、この伝導連結部とは逆の伝導型の半導体接続部と
によって形成された接合型電界効果トランジスタは、そのピンチオフ電圧が、p
伝導半導体領域およびソース側のn+伝導の円柱におけるブレークダウン電圧よ
りも小さくなるように、寸法を決められる。
様の要請が適用される。
成を示す概略の断面図である。図2は、共通のソースを備える構成を示す概略の
断面図である。図3は、共通のドレインを備えるソース‐ゲート構成の、具体的
な一実施形態を示す概略の断面図である。図4は、図3の実施形態を貫く切断部
BB´を示す断面図である。図5は、図3および図4の実施形態における概略の
等価回路図を示す。
成のダイオード構造を示している。なお、n+伝導のシリコン基板1上には、p- 伝導のシリコン層2を備えている。p-伝導のシリコン層2の代わりに、n-伝導
のシリコン層も用いることができる。このp-伝導のシリコン層2に、層2のよ
うにエピタキシャルに蒸着(abgeschieden)できる、n伝導域およびp伝導域、
または層3・4を、交互に配置する。層3・4の全体の厚さd1を5〜30μm
にでき、また各領域または層3・4の間隔d2を1〜5μmにできる。もちろん
、ここでは上述の範囲外の寸法も可能である。同様に、半導体材料はシリコンに
限定されるものではない。それ以外にも、例えばSiC、AIIIBV半導体のよう
な、他の半導体材料も使用できる。
付けているn+伝導のシリコン基板1が、例えばn+伝導の多結晶シリコンから構
成される伝導連結部5を介して、n伝導域または層3と連結している点、および
、それに加えて、ソース端子Sが、例えばp+伝導の多結晶シリコンから構成さ
れる円柱型の伝導連結部6を介して、p伝導域または層4と連結している点であ
る。多結晶シリコンの代わりに、例えば金属のような、他の適切な導体材料を使
用できる。
このトレンチを充填し、単結晶材料にpn接合を配置するための拡散をすること
によって、比較的簡易に形成できる。なぜなら、このトレンチの形状および表面
の条件に関する要求は、比較的わずかだからである。すなわち、各領域または層
3・4が、低インピーダンス(niederohmig)状態にて、伝導連結部5・6を介
して適切な端子DおよびSと連結しているということのみが、必要とされる。多
結晶シリコンの代わりに、伝導連結部のために他の材料、例えば金属または特に
高ドープされたシリコンを使用することもできる。拡散によって形成されたpn
接合を、図1では、連結部5に関して、点線(Strichlinie)14によって示し
ている。
る。ここでは、参照符号1´〜6´を備えた部分は、図1の部分1〜6とちょう
ど逆の伝導型である。すなわち、p+伝導シリコン基板1上に、n-伝導シリコン
層を配置し、その上に、再び交互にp伝導域または層3´またはn伝導域または
層4´を配置する。シリコン基板1´は、p+ドープされた多結晶シリコンから
構成される伝導連結部5´を介して、領域または層3´と連結している。他方、
ドレイン端子Dは、多結晶シリコンから構成されるn+伝導連結部6´を介して
、n伝導層4´に接続している。
示されている。フィールドプレート7〜10は、フィールドプレート7・8のよ
うに、絶縁層(図示せず)におけるチップ表面上に備えられているか、または、
フィールドプレート9・10のように、領域3´および4´の下面に位置してい
る。このとき、フィールドプレート7・8は、例えばアルミニウムから構成され
ており、他方でフィールドプレート9・10は、n+伝導帯(leitende Zonen)
である。フィールドプレート7は伝導連結部5´に接続し、他方、フィールドプ
レート8は浮動している(floatend)。そして、フィールドプレート9は伝導連
結部6´に接続し、他方、フィールドプレート10は浮動している。
いものにできる。これにより、補償構成素子(Kompensationsbauelement)にお
いて、調節できる円柱ドーピングを用いるのと同じ作用が、円柱型のドーピング
領域によって達成される。
cezone)と1つのゲート電極とを備えるセル領域は示していない。しかしながら
、このセル領域を、(さらに以下に詳述する)図3に示す細部のように形成する
ことができる。図1および図2には、主として、約50μmの長さlであるドリ
フトパスが示されている。このドリフトパスは、それぞれ両側からセル領域に接
続できる。また、ドリフトパスによってそれぞれ遮断された複数のセル領域を備
えることもできる。
するソース‐ゲート構造を示している。図1に加えてさらに、連結部5と同様に
形成された、ゲート端子Gのためのゲート電極11から構成されるセル領域、最
も上に位置するp伝導域4のソース帯12、およびn+伝導連結部13をも示し
ている。このとき、図3における2つのn+伝導連結部5・13間の領域は、半
セルを形成する。このとき、各領域または層3を互いに連結している伝導連結部
5は、p+伝導連結部または「ソース円柱」6とn+伝導連結部13との間の領域
外に位置する必要がある。
FET(図4参照)は、そのピンチオフ電圧が、p伝導域4とn+伝導連結部1
3との間のブレークダウン電圧よりも小さくなるように、寸法が決められる。こ
れにより、セル領域において、またはドリフトパスにおいて、ブレークダウンが
発生するより前に、接合型電界効果トランジスタはオフ状態に切り替わる。
圧半導体素子の等価回路図を示す。なお、MOS電界効果トランジスタは、セル
領域と、ゲートが連結部6によって形成され、チャネルが連結部6間に位置する
n伝導層3から構成されている接合型電界効果トランジスタJFETと、層4と
伝導連結部5との間に位置するpn接合から構成されるダイオードDiとを備え
ている。
を示す概略の断面図である。
Claims (11)
- 【請求項1】 第1伝導型の半導体基板(1・1´)を備え、この半導体基板(1・1´)上
に、この半導体基板(1・1´)よりも弱くドーピングされた、第1伝導型とは
逆の第2伝導型の半導体層(2・2´)、または第1伝導型の半導体層(2・2
´)がドリフトパス(l)として備えられ、このドリフトパス(l)は、半導体
素子の逆電圧を受けており、このドリフトパス(l)には、横に広がる第1およ
び第2伝導型の半導体領域(3・4;3´・4´)が交互に配置されている高電
圧半導体素子において、 上記の第1伝導型の半導体領域(3・3´)は、上記の半導体層(2・2´)
を介して続く電気伝導連結部(5・5´)によって、上に第1電極(D;S)を
配置した上記半導体基板(1・1´)と連結しており、 上記の第2伝導型の半導体領域(4・4´)は、上記半導体領域(3・4;3
´・4´)を介して続く他の電気伝導連結部(6・6´)によって、上記半導体
層(2・2´)上に備えられた第2電極(S;D)と連結していることを特徴と
する高電圧半導体素子。 - 【請求項2】 上記第1伝導型の半導体領域(3・3´)および上記第2伝導型の半導体領域
(4・4´)は、積層型(schichtartig)に形成されていることを特徴とする請
求項1に記載の高電圧半導体素子。 - 【請求項3】 上記第1伝導型の半導体領域(3・3´)と上記第2伝導型の半導体領域(4
・4´)との間隔が、約1〜5μmであることを特徴とする請求項1または2に
記載の高電圧半導体素子。 - 【請求項4】 上記の第1および第2伝導型の半導体領域(3・4;3´・4´)の全体の厚
さが、約5〜30μmであることを特徴とする請求項1〜3のいずれか1項に記
載の高電圧半導体素子。 - 【請求項5】 上記の伝導連結部(5・5´)および他の伝導連結部(6・6´)が、ドープ
された多結晶シリコンまたは高ドープされた単結晶シリコンまたは金属から構成
されており、 多結晶シリコンを使用する場合、拡散によって形成されたpn接合(14)が
、単結晶領域へと延びていることを特徴とする請求項1〜4のいずれか1項に記
載の高電圧半導体素子。 - 【請求項6】 上記の半導体領域(3・4;3´・4´)の上面および/または下面に位置す
るフィールドプレート(7〜9)を特徴とする請求項1〜5のいずれか1項に記
載の高電圧半導体素子。 - 【請求項7】 上記の半導体領域(3・4;3´・4´)の下面に沿って配置されたフィール
ドプレート(9・10)が、第2伝導型の高ドープされた領域から構成されてい
ることを特徴とする請求項6に記載の高電圧半導体素子。 - 【請求項8】 上記のフィールドプレート(7・9)が、伝導連結部(5・5´)および/ま
たは他の伝導連結部(6・6´)と連結していることを特徴とする請求項6また
は7に記載の高電圧半導体素子。 - 【請求項9】 半導体基板に形成され、ドレイン電極(D)と連結しているドリフトパスを有
するMOS電界効果トランジスタ(T)を備える高電圧半導体素子において、 上記のドリフトパスが、MOS電界効果トランジスタのソース‐ゲート領域の
外に位置し、この領域とスイッチング素子(JFET)を介して接続されている
ことを特徴とする高電圧半導体素子。 - 【請求項10】 上記のスイッチング素子を、接合型電界効果トランジスタによって形成するこ
とを特徴とする請求項9に記載の高電圧半導体素子。 - 【請求項11】 上記のドリフトパスが、請求項1〜8のいずれか1項のように形成されている
ことを特徴とする請求項9または10に記載の高電圧半導体素子。
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