JPS6193656A - 相補形ｍｏｓ集積回路装置 - Google Patents
相補形ｍｏｓ集積回路装置Info
- Publication number
- JPS6193656A JPS6193656A JP59215358A JP21535884A JPS6193656A JP S6193656 A JPS6193656 A JP S6193656A JP 59215358 A JP59215358 A JP 59215358A JP 21535884 A JP21535884 A JP 21535884A JP S6193656 A JPS6193656 A JP S6193656A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- region
- source
- conduction channel
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 title claims description 3
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000010354 integration Effects 0.000 abstract description 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は相補形ＭＯＳ半導体集積回路装置（０ＭＯＳ
ＩＣ）の構造に係シ、特にＣＭＯＳインバータ回路に適
した０ＭＯ３ＩＣの構造に関するものである。
ＩＣ）の構造に係シ、特にＣＭＯＳインバータ回路に適
した０ＭＯ３ＩＣの構造に関するものである。
第２図は一般に使用されているＣ Ｍ ＯＳインバータ
回路の回路図で、（１）は入力端子、（２）は出力嗣子
、（３）は電源端子、（４）は接地端子、（５）はｐチ
ャネルＭＯＳトランジスタ（ｐ ＭＯＳＴ）、（６）
はそのゲート電極、（７）はｎチャネルＭＯＳ）ランジ
スタ（ｎ−ＭＯＳＴ）、（８）はそのゲート電極である
。このＣＭＯＳインバータ回路の動作は周知であるから
説明の要はないであろう。
回路の回路図で、（１）は入力端子、（２）は出力嗣子
、（３）は電源端子、（４）は接地端子、（５）はｐチ
ャネルＭＯＳトランジスタ（ｐ ＭＯＳＴ）、（６）
はそのゲート電極、（７）はｎチャネルＭＯＳ）ランジ
スタ（ｎ−ＭＯＳＴ）、（８）はそのゲート電極である
。このＣＭＯＳインバータ回路の動作は周知であるから
説明の要はないであろう。
第３図（ａ）は従来のＣＭＯＳインバータ回路を構成す
る０ＭＯＳＩＣの断面図で、第３図（ｂ）はその電極の
みを示す平面図で、０１）はｎ形基板、＠、 Ｑ、１は
それぞれｐ −Ｍ Ｏ８Ｔのソースおよびドレイン拡散
層、αくはｐ膨拡散層（ｐ−ウェル）、Ｑ５．（１６は
それぞれｎ−ＭＯＳＴのソースおよびドレイン拡散層、
αηは絶縁膜で、入力端子（１）はｐ−ＭＯＳＴのゲー
ト（６）とｎ−１７ｉ０８Ｔのゲート（８）とを結んで
引出され、出力端子（２）はｐ−ＭＯＳＴのドレイン拡
散層（ｌとｎ−ＭＯＳＴのドレイン拡散層０・とを結ん
で引出され、電源端子（３）はｐ−ＭＯＳＴのソース拡
散層（２）およびｎ形基板（１υから引出され、接地端
子（４）はｎ−ＭＯＳＴのソース拡散層αＱおよびｐ−
ウェルα４から引出されている。
る０ＭＯＳＩＣの断面図で、第３図（ｂ）はその電極の
みを示す平面図で、０１）はｎ形基板、＠、 Ｑ、１は
それぞれｐ −Ｍ Ｏ８Ｔのソースおよびドレイン拡散
層、αくはｐ膨拡散層（ｐ−ウェル）、Ｑ５．（１６は
それぞれｎ−ＭＯＳＴのソースおよびドレイン拡散層、
αηは絶縁膜で、入力端子（１）はｐ−ＭＯＳＴのゲー
ト（６）とｎ−１７ｉ０８Ｔのゲート（８）とを結んで
引出され、出力端子（２）はｐ−ＭＯＳＴのドレイン拡
散層（ｌとｎ−ＭＯＳＴのドレイン拡散層０・とを結ん
で引出され、電源端子（３）はｐ−ＭＯＳＴのソース拡
散層（２）およびｎ形基板（１υから引出され、接地端
子（４）はｎ−ＭＯＳＴのソース拡散層αＱおよびｐ−
ウェルα４から引出されている。
上述のような従来のパターン・レイアウトではＭＯＳＴ
及び入出力配線のためにレイアウト面積が大きく、従っ
て０ＭＯＳＩＣチップサイズは大きくなり、しかも、配
線パターンが複雑なので、製品歩留りも低く、コスト高
を免れないという問題点が−おった。
及び入出力配線のためにレイアウト面積が大きく、従っ
て０ＭＯＳＩＣチップサイズは大きくなり、しかも、配
線パターンが複雑なので、製品歩留りも低く、コスト高
を免れないという問題点が−おった。
この発明は以上の問題点を解決するため罠なはれたもの
で、チップサイズが小さく、しかも配線パターンも簡単
で、製品歩留シ高く、コストの安い０ＭＯＳＩＣを提供
することを目的としている○〔問題点を解決するための
手段〕 この発明に係る０ＭＯＳＩＣではｐ−ＭＯＳＴおよびｎ
−ＭＯＳＴをそれぞれ基板に対して垂直Ｓ造とし、両者
のゲート電極が互いに対向するような構造を採用し、か
つ基板内に形成された一方のＭＯＳＴのドレイン＠戚の
内に他方のＭＯＳＴのドレイン領域を形成し、両ドレイ
ン領域の境界部から出力電極を取り出すようにしたもの
である。
で、チップサイズが小さく、しかも配線パターンも簡単
で、製品歩留シ高く、コストの安い０ＭＯＳＩＣを提供
することを目的としている○〔問題点を解決するための
手段〕 この発明に係る０ＭＯＳＩＣではｐ−ＭＯＳＴおよびｎ
−ＭＯＳＴをそれぞれ基板に対して垂直Ｓ造とし、両者
のゲート電極が互いに対向するような構造を採用し、か
つ基板内に形成された一方のＭＯＳＴのドレイン＠戚の
内に他方のＭＯＳＴのドレイン領域を形成し、両ドレイ
ン領域の境界部から出力電極を取り出すようにしたもの
である。
この発明では各ＭＯＳＴを垂直構造にしたのでＭＯＳＴ
のレイアウト面積は小さくな９入力端子は互いに対向す
るゲート電極から共通に取り出し、出力端子は上述のよ
うに両ＭＯＳＴのドレイン領域の境界部から取シ出すの
で特に配線というべきもの゛は不要で、入出力部の配線
パターンは極めて簡単となり、そのレイアウト面積も小
さくなる。
のレイアウト面積は小さくな９入力端子は互いに対向す
るゲート電極から共通に取り出し、出力端子は上述のよ
うに両ＭＯＳＴのドレイン領域の境界部から取シ出すの
で特に配線というべきもの゛は不要で、入出力部の配線
パターンは極めて簡単となり、そのレイアウト面積も小
さくなる。
第１図（ａ）はこの発明の一実施例の構成を示す断面図
、第１図（ｂ）はその電極のみを示す平面図である。第
１図（ａ）において、Ｑｌ）は第１伝導形のｐ形基板、
（４）はｐ形基板■υの表面部に形成された第２伝尋形
のｎ影領域からなるｎ−ＭＯＳＴのドレイン領域、弼は
その表面部の一部に形成されたｐ −Ｍ ＯＳ Ｔのド
レイン領域、（財）はｎ−ＭＯＳＴのドレインＭ［（イ
）の上に形成されたｎ−ＭＯ，ＳＴ １７） ｐ形層、
に）は更にその上に形成されたｎ−ＭＯＳＴのソース領
域、翰はｐ−ＭＯＳＴのドレイン領域（４）の上に形成
されたｐ−ＭＯＳＴのｎ形層、弼は更にその上に形成さ
れたｐ−ＭＯＳＴのソース領域で、ｐ−ＭＯＳＴのゲー
ト電極（６）はｐ −Ｍ ＯＳ Ｔのドレイン頭Ｍ、（
イ）とソース領域（イ）とに挾まれたｎ形層翰の端面に
近接して設けられ、ｎ−ＭＯＳＴのゲート電極（３）は
ｎ−ＭＯＳＴのドレイン頭Ｖ：、＠とソース領域□□□
とに挾まれたｐ形層（ハ）の端面に近接して設けられて
いる。そして、入力端子（１）は互いに対向して近接し
て形成されたｐ−ＭＯＳＴのゲート電極（６）及びｎ−
ＭＯＳＴのゲート電極（３）に共通に接して引き出され
ており、出力端子（２）はｎ−ＭＯＳＴのドレイン領Ｍ
、Ｈとｐ−ＭＯＳＴのドレイン領域彌との接合面の露出
点から両＠＃：に接続するように引き出され、電源端子
（３）は’ｐ、 −ＭＯＳＴのソース頭域勾及びｎ形層
（４）から引き出され、接地端子（４）はｎＭＯＳＴの
ソース領［Ｍ及びｐ形層（ハ）から引き出されている。
、第１図（ｂ）はその電極のみを示す平面図である。第
１図（ａ）において、Ｑｌ）は第１伝導形のｐ形基板、
（４）はｐ形基板■υの表面部に形成された第２伝尋形
のｎ影領域からなるｎ−ＭＯＳＴのドレイン領域、弼は
その表面部の一部に形成されたｐ −Ｍ ＯＳ Ｔのド
レイン領域、（財）はｎ−ＭＯＳＴのドレインＭ［（イ
）の上に形成されたｎ−ＭＯ，ＳＴ １７） ｐ形層、
に）は更にその上に形成されたｎ−ＭＯＳＴのソース領
域、翰はｐ−ＭＯＳＴのドレイン領域（４）の上に形成
されたｐ−ＭＯＳＴのｎ形層、弼は更にその上に形成さ
れたｐ−ＭＯＳＴのソース領域で、ｐ−ＭＯＳＴのゲー
ト電極（６）はｐ −Ｍ ＯＳ Ｔのドレイン頭Ｍ、（
イ）とソース領域（イ）とに挾まれたｎ形層翰の端面に
近接して設けられ、ｎ−ＭＯＳＴのゲート電極（３）は
ｎ−ＭＯＳＴのドレイン頭Ｖ：、＠とソース領域□□□
とに挾まれたｐ形層（ハ）の端面に近接して設けられて
いる。そして、入力端子（１）は互いに対向して近接し
て形成されたｐ−ＭＯＳＴのゲート電極（６）及びｎ−
ＭＯＳＴのゲート電極（３）に共通に接して引き出され
ており、出力端子（２）はｎ−ＭＯＳＴのドレイン領Ｍ
、Ｈとｐ−ＭＯＳＴのドレイン領域彌との接合面の露出
点から両＠＃：に接続するように引き出され、電源端子
（３）は’ｐ、 −ＭＯＳＴのソース頭域勾及びｎ形層
（４）から引き出され、接地端子（４）はｎＭＯＳＴの
ソース領［Ｍ及びｐ形層（ハ）から引き出されている。
この実施例のＣ１１０ＳＩＣはＣＭＯＳインバータ回路
を構成し、その等価回路は第２図と全く同一であり、そ
の回路動作は容易に理解できるであろう。
を構成し、その等価回路は第２図と全く同一であり、そ
の回路動作は容易に理解できるであろう。
このような構成にすることによって、第３図について示
した従来例に比してチップサイズは小きくなり、しかも
入出力部の配線パターンも特別に配線というべきものを
必要とせぬ程簡単になる。
した従来例に比してチップサイズは小きくなり、しかも
入出力部の配線パターンも特別に配線というべきものを
必要とせぬ程簡単になる。
なお、上記実施例では、第１の伝導形をｐ形とし第２の
伝導形をｎ形としてｐ形基板を用いた場合を示したが、
伝導形を逆にして、ｎ形基板を用いた場合にもこの発明
は適用できる。また、インバータ以外の回路及び何段も
の回路が接続されたレイアウト・パターンについても適
用可能である。
伝導形をｎ形としてｐ形基板を用いた場合を示したが、
伝導形を逆にして、ｎ形基板を用いた場合にもこの発明
は適用できる。また、インバータ以外の回路及び何段も
の回路が接続されたレイアウト・パターンについても適
用可能である。
この発明では０ＭＯＳＩＣを構成するｐ−ＭＯＳ’Ｉ’
およびｎ−ＭＯＳＴをそれぞれ基板に対して垂直構造と
したので、入出力部の配線は少なく単純化でき、ＭＯＳ
、Ｔのレイアウト面積の縮少化と相持ってパターンの微
細化が可能で、集積度の向上とともに回路動作の高速化
が期待できる。
およびｎ−ＭＯＳＴをそれぞれ基板に対して垂直構造と
したので、入出力部の配線は少なく単純化でき、ＭＯＳ
、Ｔのレイアウト面積の縮少化と相持ってパターンの微
細化が可能で、集積度の向上とともに回路動作の高速化
が期待できる。
第１図（ａ）はこの発明Ω一実施例の構成を示す断面図
、第１図（ｂｌはその電極のみを示す平面図、第２図は
一般に使用されているＣ Ｍ ＯＳインバータ回路の回
路図、第３図（ａ）は従来′のＣＭＯＳインバータ回路
を構成する０ＭＯ３ＩＣの断面図、第３図（ｂ）はその
電極のみを示す平面図である。 図において、（１）ｆ″ｉ、入力端子、（２）は出力端
子、（６）は第１伝導チャネルＭＯＳＴのゲート電極、
（８）は第２伝導チャネルＭＯＳＴのゲート電極、（イ
）、（ハ）および＠ばそれぞれ第２伝導チャネルＭＯＳ
Ｔのドレイン（またはソース）領域、編上伝導形層およ
びソース（またはドレイン）領域、（ハ）、ｈおよび＠
はそれぞれ第１伝導チャネルＭＯＳＴのドレイン（また
はソース）領域、第２伝導形層およびソース（またはド
レイン）領域である。 なお、各図中同一符号は同一または相当部分を示す。
、第１図（ｂｌはその電極のみを示す平面図、第２図は
一般に使用されているＣ Ｍ ＯＳインバータ回路の回
路図、第３図（ａ）は従来′のＣＭＯＳインバータ回路
を構成する０ＭＯ３ＩＣの断面図、第３図（ｂ）はその
電極のみを示す平面図である。 図において、（１）ｆ″ｉ、入力端子、（２）は出力端
子、（６）は第１伝導チャネルＭＯＳＴのゲート電極、
（８）は第２伝導チャネルＭＯＳＴのゲート電極、（イ
）、（ハ）および＠ばそれぞれ第２伝導チャネルＭＯＳ
Ｔのドレイン（またはソース）領域、編上伝導形層およ
びソース（またはドレイン）領域、（ハ）、ｈおよび＠
はそれぞれ第１伝導チャネルＭＯＳＴのドレイン（また
はソース）領域、第２伝導形層およびソース（またはド
レイン）領域である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１伝導形の基板の一主面部に第２伝導チャネル
ＭＯＳトランジスタ（ＭＯＳＴ）のドレイン（またはソ
ース）領域を形成し、この第２伝導チャネルＭＯＳＴの
ドレイン（またはソース）領域の表面部の一部に第１伝
導チャネルＭＯＳＴのドレイン（またはソース）領域を
形成し、上記第２伝導チャネルＭＯＳＴのドレイン（ま
たはソース）領域の表面部の上記一部以外の部分の上に
第１伝導形層及び第２伝導チャネルＭＯＳＴのソース（
またはドレイン）領域を順次積層形成して第２伝導チャ
ネルＭＯＳＴを構成し、上記第１伝導チャネルＭＯＳＴ
のドレイン（またはソース）領域の上に第２伝導形層及
び第１伝導チャネルＭＯＳＴのソース（またはドレイン
）領域を順次積層形成して第１伝導チャネルＭＯＳＴを
構成し、上記第１伝導チャネルＭＯＳＴの第２伝導形層
の端面部とこれに対向する上記第２伝導チャネルＭＯＳ
Ｔの第１伝導形層の端面部とにそれぞれのＭＯＳＴのゲ
ート電極を形成し、これら両ＭＯＳＴのゲート電極から
共通に入力端子を引き出し、かつ、上記第２伝導チャネ
ルＭＯＳＴのドレイン（またはソース）領域と上記第１
伝導チャネルＭＯＳＴのドレイン（またはソース）領域
との接合面の露出点において両領域から共通に出力端子
を引き出したことを特徴とする相補形ＭＯＳ集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215358A JPS6193656A (ja) | 1984-10-15 | 1984-10-15 | 相補形ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215358A JPS6193656A (ja) | 1984-10-15 | 1984-10-15 | 相補形ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6193656A true JPS6193656A (ja) | 1986-05-12 |
Family
ID=16670967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215358A Pending JPS6193656A (ja) | 1984-10-15 | 1984-10-15 | 相補形ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
-
1984
- 1984-10-15 JP JP59215358A patent/JPS6193656A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5376816A (en) | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors | |
| US4771327A (en) | Master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings | |
| JPH0828480B2 (ja) | 半導体集積回路装置 | |
| JP3163039B2 (ja) | 静電気保護回路を備えた半導体装置 | |
| JP3962441B2 (ja) | 半導体装置 | |
| US4523216A (en) | CMOS device with high density wiring layout | |
| JPS6193656A (ja) | 相補形ｍｏｓ集積回路装置 | |
| JPS6362904B2 (ja) | ||
| JPS6074647A (ja) | 半導体集積回路装置 | |
| JP2840239B2 (ja) | マスタースライス型半導体装置 | |
| JP2002083933A (ja) | 半導体装置 | |
| US4318117A (en) | MOS Integrated circuit | |
| JP2780896B2 (ja) | 半導体集積回路の製造方法 | |
| JPS58222573A (ja) | 半導体集積回路装置 | |
| JPH0247849A (ja) | 半導体装置 | |
| JPS62263653A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05259398A (ja) | 半導体装置およびその製造方法 | |
| KR0147776B1 (ko) | 씨모드 인버터의 결선방법 | |
| JPH0864768A (ja) | 半導体集積回路装置 | |
| JPS592363A (ja) | 相補型絶縁ゲート電界効果型装置 | |
| JPH0566737B2 (ja) | ||
| JPS6381946A (ja) | 半導体集積回路装置 | |
| JPH07153926A (ja) | 半導体集積回路装置 | |
| JPH0831524B2 (ja) | 半導体集積回路装置 | |
| JP2001015719A (ja) | ゲートアレイ |