JPH0666431B2 - Ｃｍｏｓ型電界効果トランジスタおよびその製造方法 - Google Patents
Ｃｍｏｓ型電界効果トランジスタおよびその製造方法Info
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- JPH0666431B2 JPH0666431B2 JP62073254A JP7325487A JPH0666431B2 JP H0666431 B2 JPH0666431 B2 JP H0666431B2 JP 62073254 A JP62073254 A JP 62073254A JP 7325487 A JP7325487 A JP 7325487A JP H0666431 B2 JPH0666431 B2 JP H0666431B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOS型電界効果トランジスタおよびその製造方
法に関する。
法に関する。
CMOS型電界効果トランジスタ（以下CMOSFETと記す）
は、低消費電力，雑音余裕度が大きいという長所を有す
るため現在その使用分野が急速に広がっている。しかし
ながらCMOSFETは第４図に示すように深いｎウェル領域4
1を有するため広い分離領域42が必要でありこれがCMOSF
ETの微細化を難しくし、高集積化する際の大きな問題点
となっている。
は、低消費電力，雑音余裕度が大きいという長所を有す
るため現在その使用分野が急速に広がっている。しかし
ながらCMOSFETは第４図に示すように深いｎウェル領域4
1を有するため広い分離領域42が必要でありこれがCMOSF
ETの微細化を難しくし、高集積化する際の大きな問題点
となっている。
従来、CMOSFETの高集積化を達成するために様々な方法
が試みられている。たとえば、インターナショナル エ
レクトロン デバイス ミーティング（International
Electron Devices Meeting）1982年、237〜240頁にディ
ープ・トレンチ・アイソレーテッド・シーモス・デバイ
セス（DEEP TRENCH ISOLATED CMOS DEVICES）と題して
発表された論文においては、第５図に示した如く深いウ
ェル領域を分離するために溝を設け、この溝をに二酸化
シリコン膜48,49および多結晶シリコン50で埋めて分離
領域を形成し、分離領域幅の微細化をはかったものが示
されている。
が試みられている。たとえば、インターナショナル エ
レクトロン デバイス ミーティング（International
Electron Devices Meeting）1982年、237〜240頁にディ
ープ・トレンチ・アイソレーテッド・シーモス・デバイ
セス（DEEP TRENCH ISOLATED CMOS DEVICES）と題して
発表された論文においては、第５図に示した如く深いウ
ェル領域を分離するために溝を設け、この溝をに二酸化
シリコン膜48,49および多結晶シリコン50で埋めて分離
領域を形成し、分離領域幅の微細化をはかったものが示
されている。
しかしながら、このように溝を設けて微細化を行なった
CMOSFETをさらに微細にするには、シリコン基板上に形
成されたゲート電極の微細化をしなくてはならない。し
かしゲート電極を微細化していった場合には、チャンネ
ル長が短くなりショートチャンネル効果が顕著に現われ
るという問題点がある。
CMOSFETをさらに微細にするには、シリコン基板上に形
成されたゲート電極の微細化をしなくてはならない。し
かしゲート電極を微細化していった場合には、チャンネ
ル長が短くなりショートチャンネル効果が顕著に現われ
るという問題点がある。
本発明の目的は、このような従来の問題点を除去し、高
集積化されたCMOS型電界効果トランジスタおよびその製
造方法を提供することにある。
集積化されたCMOS型電界効果トランジスタおよびその製
造方法を提供することにある。
第１の発明のCMOS型電界効果トランジスタは、半導体基
板上に設けられた絶縁膜と、この絶縁膜中に設けられた
溝と、前記溝の向い合った一組の側壁上に設けられ、か
つチャンネル方向が前記側壁に沿うように各々形成され
たｎチャンネルトランジスタとｐチャンネルトランジス
タとから構成される。
板上に設けられた絶縁膜と、この絶縁膜中に設けられた
溝と、前記溝の向い合った一組の側壁上に設けられ、か
つチャンネル方向が前記側壁に沿うように各々形成され
たｎチャンネルトランジスタとｐチャンネルトランジス
タとから構成される。
第２の発明のCMOS型電界効果トランジスタの製造方法
は、第１導電型半導体基板上に形成された絶縁膜に半導
体基板に達する一対の第１の溝を形成する工程と、前記
第１の溝中にシリコン層を埋込み、一方のシリコン層に
第２導電型不純物を導入して第２導電型ウェルとし、他
方のシリコン層に第１導電型不純物を導入して第１の第
１導電型シリコン層を形成する工程と、前記第２導電型
ウェル及び第１の第１導電型シリコン層間の前記絶縁膜
に前記第２導電型ウェルおよび第１の第１導電型シリコ
ン層にそれぞれ接する部分の平面形状が凸形状である第
２の溝を形成する工程と、前記第２の溝の凸形状部を有
する向かいあった一組の側面にそれぞれシリコン層を形
成する工程と、前記第２の溝の一方の側面に形成され前
記第２導電型ウェルに接するシリコン層に第２導電型不
純物を導入してチャネル領域を形成する第２導電型シリ
コン層とし、前記第２の溝の他方の側面に形成され前記
第１の第１導電型シリコン層に接するシリコン層に第１
導電型不純物を導入してチャネル領域を形成する第２の
第１導電型シリコン層とする工程とを含んで構成され
る。
は、第１導電型半導体基板上に形成された絶縁膜に半導
体基板に達する一対の第１の溝を形成する工程と、前記
第１の溝中にシリコン層を埋込み、一方のシリコン層に
第２導電型不純物を導入して第２導電型ウェルとし、他
方のシリコン層に第１導電型不純物を導入して第１の第
１導電型シリコン層を形成する工程と、前記第２導電型
ウェル及び第１の第１導電型シリコン層間の前記絶縁膜
に前記第２導電型ウェルおよび第１の第１導電型シリコ
ン層にそれぞれ接する部分の平面形状が凸形状である第
２の溝を形成する工程と、前記第２の溝の凸形状部を有
する向かいあった一組の側面にそれぞれシリコン層を形
成する工程と、前記第２の溝の一方の側面に形成され前
記第２導電型ウェルに接するシリコン層に第２導電型不
純物を導入してチャネル領域を形成する第２導電型シリ
コン層とし、前記第２の溝の他方の側面に形成され前記
第１の第１導電型シリコン層に接するシリコン層に第１
導電型不純物を導入してチャネル領域を形成する第２の
第１導電型シリコン層とする工程とを含んで構成され
る。
以下本発明の実施例について図面を用いて説明する。
第１図（ａ）〜（ｃ）は本発明のCMOS型電界効果トラン
ジスタの一実施例の平面図、Ａ−Ａ′線及びＢ−Ｂ′線
断面図である。
ジスタの一実施例の平面図、Ａ−Ａ′線及びＢ−Ｂ′線
断面図である。
第１図（ａ）〜（ｃ）において、CMOSFETのｎチャンネ
ル,pチャンネルのゲート絶縁膜1,2およびゲート電極３
は各々溝20の側壁に沿って形成されている。さらにｎチ
ャンネル及びｐチャンネル領域は平面形状がＵ字形に形
成されたゲート絶縁膜の外形にＵ字形に形成されてい
る。ｎチャンネル及びｐチャンネルトランジスタのドレ
イン・ソース領域は、溝20の側壁に沿い、周囲を二酸化
シリコン4,5で囲まれたn+拡散層6,7及びp+拡散層8,9に
より形成されている。またｎチャンネル及びｐチャンネ
ルトランジスタの基板は各々ｐ型シリコン基板10及びｎ
ウェル11に接続されている。
ル,pチャンネルのゲート絶縁膜1,2およびゲート電極３
は各々溝20の側壁に沿って形成されている。さらにｎチ
ャンネル及びｐチャンネル領域は平面形状がＵ字形に形
成されたゲート絶縁膜の外形にＵ字形に形成されてい
る。ｎチャンネル及びｐチャンネルトランジスタのドレ
イン・ソース領域は、溝20の側壁に沿い、周囲を二酸化
シリコン4,5で囲まれたn+拡散層6,7及びp+拡散層8,9に
より形成されている。またｎチャンネル及びｐチャンネ
ルトランジスタの基板は各々ｐ型シリコン基板10及びｎ
ウェル11に接続されている。
次に第２図（ａ）〜（ｋ）及び第３図を併用して本発明
の一実施例の製造方法を説明する。なお第２図（ａ）〜
（ｇ）までは第１図（ａ）のＡ−Ａ′線での断面、第２
図（ｈ）〜（ｋ）までは第１図（ａ）のＢ−Ｂ′線での
断面であり、第３図は溝の平面図である。
の一実施例の製造方法を説明する。なお第２図（ａ）〜
（ｇ）までは第１図（ａ）のＡ−Ａ′線での断面、第２
図（ｈ）〜（ｋ）までは第１図（ａ）のＢ−Ｂ′線での
断面であり、第３図は溝の平面図である。
まず第２図（ａ）に示すように、ｐ型シリコン基板10上
に熱酸化法または気相成長により厚い二酸化シリコン膜
４を形成し、次に溝形成領域以外をレジスト23Aで被覆
する。
に熱酸化法または気相成長により厚い二酸化シリコン膜
４を形成し、次に溝形成領域以外をレジスト23Aで被覆
する。
次に、第２図（ｂ）及び第３図に示すように、レジスト
23Aをマスクとして二酸化シリコン膜４をシリコン基板1
0表面まで反応性イオンエッチング（以下RIEと記す）技
術を用いてエッチング除去し、一対の第１の溝20A,20B
を形成する。次にレジスト23Aを除去してから選択エピ
タキシャル成長技術を用いて単結晶シリコン15を成長し
て前記第１の溝20A,20B内を完全に埋め、さらにｐ型不
純物をイオン注入法により片方の前記単結晶シリコン15
中に拡散しｐ型シリコン15Aとする。しかる後、このｐ
型シリコン15Aをレジスト23Aで被覆する。
23Aをマスクとして二酸化シリコン膜４をシリコン基板1
0表面まで反応性イオンエッチング（以下RIEと記す）技
術を用いてエッチング除去し、一対の第１の溝20A,20B
を形成する。次にレジスト23Aを除去してから選択エピ
タキシャル成長技術を用いて単結晶シリコン15を成長し
て前記第１の溝20A,20B内を完全に埋め、さらにｐ型不
純物をイオン注入法により片方の前記単結晶シリコン15
中に拡散しｐ型シリコン15Aとする。しかる後、このｐ
型シリコン15Aをレジスト23Aで被覆する。
次に、第２図（ｃ）に示すように、レジスト23Bをマス
クとしてｎ型不純物をイオン注入法により単結晶シリコ
ン15に打ち込みｎウェル領域11を形成する。次にレジス
ト23Bを除去してから気相成長法により全面に二酸化シ
リコン膜4Aを形成し、その後、素子形成領域以外をレジ
スト23Cで被覆する。
クとしてｎ型不純物をイオン注入法により単結晶シリコ
ン15に打ち込みｎウェル領域11を形成する。次にレジス
ト23Bを除去してから気相成長法により全面に二酸化シ
リコン膜4Aを形成し、その後、素子形成領域以外をレジ
スト23Cで被覆する。
次に、第２図（ｄ）及び第３図に示すように、レジスト
23CをマスクRIE技術を用いてｎウェル11とｐ型シリコン
15A間の二酸化シリコン膜４にｎウェル11とｐ型シリコ
ン15Aに接する部分の平面形状が凸状である第２の溝20
を二酸化シリコン膜４の膜厚およびｎウェル11よりも浅
くエッチング除去して形成する。次にCVD法によりポリ
シリコン29を全面に成長した後RIE技術を用いてこのポ
リシリコン29を溝20の側壁にのみ残し、その後レジスト
をマスクとして溝20の凸形状部を有する一組の向い合っ
た側壁のポリシリコンを残し、他の側壁のポリシリコン
をエッチング除去する。しかる後レジストを除去する。
23CをマスクRIE技術を用いてｎウェル11とｐ型シリコン
15A間の二酸化シリコン膜４にｎウェル11とｐ型シリコ
ン15Aに接する部分の平面形状が凸状である第２の溝20
を二酸化シリコン膜４の膜厚およびｎウェル11よりも浅
くエッチング除去して形成する。次にCVD法によりポリ
シリコン29を全面に成長した後RIE技術を用いてこのポ
リシリコン29を溝20の側壁にのみ残し、その後レジスト
をマスクとして溝20の凸形状部を有する一組の向い合っ
た側壁のポリシリコンを残し、他の側壁のポリシリコン
をエッチング除去する。しかる後レジストを除去する。
次に第２図（ｅ）に示すように、固相エピタキシャル成
長条件に基ずいて前記ポリシリコン29を単結晶シリコン
であるｐ型シリコン15A及びｎウェル11を種として単結
晶シリコン29A,29Bにし、次に単結晶シリコン29Aの領域
を除いてレジスト23Dで被い、レジスト23Dをマスクとし
てイオン注入法を用いて単結晶シリコン29Aにｎ型不純
物を打ち込む。
長条件に基ずいて前記ポリシリコン29を単結晶シリコン
であるｐ型シリコン15A及びｎウェル11を種として単結
晶シリコン29A,29Bにし、次に単結晶シリコン29Aの領域
を除いてレジスト23Dで被い、レジスト23Dをマスクとし
てイオン注入法を用いて単結晶シリコン29Aにｎ型不純
物を打ち込む。
次に第２図（ｆ）に示すように、前記レジスト23Dを除
去した後ｐ型シリコン15Aを種として形成した単結晶シ
リコン29Bの領域を除いてレジスト23Eで被い、前記レジ
スト23Eをマスクとしてイオン注入法を用いて前記単結
晶シリコン29Bにｐ型不純物を打ち込む。
去した後ｐ型シリコン15Aを種として形成した単結晶シ
リコン29Bの領域を除いてレジスト23Eで被い、前記レジ
スト23Eをマスクとしてイオン注入法を用いて前記単結
晶シリコン29Bにｐ型不純物を打ち込む。
次に第２図（ｇ）及び第１図（ａ）に示すように、前記
レジスト23Eを除去した後、熱酸化法を用いて前記単結
晶シリコン29A及び29Bの表面上に二酸化シリコン膜を形
成しｐチャンネル及びｎチャンネルのゲート絶縁膜2,1
とする。次に気相成長法を用いてｎ型不純物を含んだポ
リシリコンおよび二酸化シリコン膜５を順次形成し、そ
の後ゲート電極形状を有するレジスト23Fをマスクとし
てパターニングしゲート電極３を形成する。
レジスト23Eを除去した後、熱酸化法を用いて前記単結
晶シリコン29A及び29Bの表面上に二酸化シリコン膜を形
成しｐチャンネル及びｎチャンネルのゲート絶縁膜2,1
とする。次に気相成長法を用いてｎ型不純物を含んだポ
リシリコンおよび二酸化シリコン膜５を順次形成し、そ
の後ゲート電極形状を有するレジスト23Fをマスクとし
てパターニングしゲート電極３を形成する。
次に第２図（ｈ）及び第１図（ａ）に示すように、レジ
スト23Fを除去した後に前記単結晶シリコン29A領域を除
いてレジスト23Gで被い、このレジスト23Gをマスクとし
てイオン注入法を用いて前記単結晶シリコン29Aに高濃
度のｐ型不純物を打ち込み、ｐチャンネルトランジスタ
のソース・ドレインとなるp+拡散層8,9を形成する。
スト23Fを除去した後に前記単結晶シリコン29A領域を除
いてレジスト23Gで被い、このレジスト23Gをマスクとし
てイオン注入法を用いて前記単結晶シリコン29Aに高濃
度のｐ型不純物を打ち込み、ｐチャンネルトランジスタ
のソース・ドレインとなるp+拡散層8,9を形成する。
次に第２図（ｉ）及び第１図（ａ）に示すように、レジ
スト23Gを除去した後に単結晶シリコン29Bの領域を除い
てレジスト23Hで被い、このレジスト23Hをマスクとして
イオン注入法を用いて単結晶シリコン29Bに高濃度のｎ
型不純物を打ち込みｎチャンネルトランジスタのソース
・ドレインとなるn+拡散層6,7を形成する。
スト23Gを除去した後に単結晶シリコン29Bの領域を除い
てレジスト23Hで被い、このレジスト23Hをマスクとして
イオン注入法を用いて単結晶シリコン29Bに高濃度のｎ
型不純物を打ち込みｎチャンネルトランジスタのソース
・ドレインとなるn+拡散層6,7を形成する。
次に第２図（ｊ）に示すように、レジスト23Hを除去し
た後に気相成長法を用いて全面に二酸化シリコン膜5Aを
成長し、次にコンタクト領域を除いて表面をレジスト23
Iで被う。
た後に気相成長法を用いて全面に二酸化シリコン膜5Aを
成長し、次にコンタクト領域を除いて表面をレジスト23
Iで被う。
次に第２図（ｋ）に示すように、レジスト23Iをマスク
として二酸化シリコン膜5AをRIE技術を用いてエッチン
グ除去してコンタクト孔を形成し、しかる後にアルミニ
ウムを被着したのちパターニングしアルミニウム配線12
を形成する。
として二酸化シリコン膜5AをRIE技術を用いてエッチン
グ除去してコンタクト孔を形成し、しかる後にアルミニ
ウムを被着したのちパターニングしアルミニウム配線12
を形成する。
このように本実施例によればCMOSを構成するｎチャンネ
ル、ｐチャンネルトランジスタを、周囲が二酸化シリコ
ン膜で囲まれた一つの溝の側壁に形成しているため、ｎ
ウェル分離領域幅が大幅に縮小され、従来のCMOS構造に
比べ表面積を著しく小さくすることが可能となる。さら
にｎチャンネル,pチャンネルの両チャンネル領域はＵ字
形を有しているため、ゲート電極をシリコン基板表面に
形成していた従来のCMOS構造に比べ実効チャンネル長を
長く確保することが容易となり、微細なCMOSFETにおい
ても十分にショートチャンネル効果を抑えることができ
るという利点がある。
ル、ｐチャンネルトランジスタを、周囲が二酸化シリコ
ン膜で囲まれた一つの溝の側壁に形成しているため、ｎ
ウェル分離領域幅が大幅に縮小され、従来のCMOS構造に
比べ表面積を著しく小さくすることが可能となる。さら
にｎチャンネル,pチャンネルの両チャンネル領域はＵ字
形を有しているため、ゲート電極をシリコン基板表面に
形成していた従来のCMOS構造に比べ実効チャンネル長を
長く確保することが容易となり、微細なCMOSFETにおい
ても十分にショートチャンネル効果を抑えることができ
るという利点がある。
以上述べたように本発明によれば、溝の向い合った一組
の側壁上にｎチャンネル及びｐチャンネルトランジスタ
を設けることにより高集積化に適した微細なCMOS型電界
効果トランジスタを容易に得ることができる。
の側壁上にｎチャンネル及びｐチャンネルトランジスタ
を設けることにより高集積化に適した微細なCMOS型電界
効果トランジスタを容易に得ることができる。
第１図（ａ）〜（ｃ）は本発明のCMOS型電界効果トラン
ジスタの平面図、Ａ−Ａ′線及びＢ−Ｂ′線断面図、第
２図（ａ）〜（ｋ）及び第３図は本発明の一実施例の製
造方法を説明するための工程順に示した半導体チップの
断面図及び平面図、第４図及び第５図は従来のCMOS型電
界効果トランジスタの断面図である。 １……ｎチャンネルゲート絶縁膜、２……ｐチャンネル
ゲート絶縁膜、３……ゲート電極、4,4A,5,5A……二酸
化シリコン膜、6,7……n+拡散層、8,9……p+拡散層、10
……ｐ型シリコン基板、……ｎウェル、12……アルミニ
ウム配線、15……単結晶シリコン、15A……ｐ型シリコ
ン、23A〜23I……レジスト、29……ポリシリコン、29A,
29B……単結晶シリコン、41……ｎウェル領域、42……
分離領域、43……ｐ型シリコン基板、44……ｎチャンネ
ルゲート電極、45……ｐチャンネルゲート電極、46……
n+拡散層、47……p+拡散層、50……多結晶シリコン、51
……ｎウェル領域、52……ｐ型シリコン基板。
ジスタの平面図、Ａ−Ａ′線及びＢ−Ｂ′線断面図、第
２図（ａ）〜（ｋ）及び第３図は本発明の一実施例の製
造方法を説明するための工程順に示した半導体チップの
断面図及び平面図、第４図及び第５図は従来のCMOS型電
界効果トランジスタの断面図である。 １……ｎチャンネルゲート絶縁膜、２……ｐチャンネル
ゲート絶縁膜、３……ゲート電極、4,4A,5,5A……二酸
化シリコン膜、6,7……n+拡散層、8,9……p+拡散層、10
……ｐ型シリコン基板、……ｎウェル、12……アルミニ
ウム配線、15……単結晶シリコン、15A……ｐ型シリコ
ン、23A〜23I……レジスト、29……ポリシリコン、29A,
29B……単結晶シリコン、41……ｎウェル領域、42……
分離領域、43……ｐ型シリコン基板、44……ｎチャンネ
ルゲート電極、45……ｐチャンネルゲート電極、46……
n+拡散層、47……p+拡散層、50……多結晶シリコン、51
……ｎウェル領域、52……ｐ型シリコン基板。
Claims (2)
- 【請求項１】半導体基板上に設けられた絶縁膜と、該絶
縁膜中に設けられた溝と、前記溝の向かい合った一組の
側壁上に設けられ、かつチャンネル方向が前記側壁に沿
うように各々形成されたｎチャンネルトランジスタとｐ
チャンネルトランジスタとを有することを特徴とするCM
OS型電界効果トランジスタ。 - 【請求項２】第１導電型半導体基板上に形成された絶縁
膜に半導体基板に達する一対の第１の溝を形成する工程
と、前記第１の溝中にシリコン層を埋込み、一方のシリ
コン層に第２の導電型不純物を導入して第２導電型ウェ
ルとし、他方のシリコン層に第１導電型不純物を導入し
て第１の第１導電型シリコン層を形成する工程と、前記
第２導電型ウェル及び第１の第１導電型シリコン層間の
前記絶縁膜に前記第２導電型ウェル及び第１導電型シリ
コン層にそれぞれ接する部分の平面形状が凸形状である
第２の溝を形成する工程と、前記第２の溝の凸形状部を
有する向かいあった一組の側面にそれぞれシリコン層を
形成する工程と、前記第２の溝の一方の側面に形成され
前記第２導電型ウェルに接するシリコン層に第２導電型
不純物を導入してチャネル領域を形成する第２導電型シ
リコン層とし、前記第２の溝の他方の側面に形成され前
記第１の第１導電型シリコン層に接するシリコン層に第
１導電型不純物を導入してチャネル領域を形成する第２
の第１導電型シリコン層とする工程とを含むことを特徴
とするCMOS型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073254A JPH0666431B2 (ja) | 1987-03-26 | 1987-03-26 | Ｃｍｏｓ型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073254A JPH0666431B2 (ja) | 1987-03-26 | 1987-03-26 | Ｃｍｏｓ型電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237558A JPS63237558A (ja) | 1988-10-04 |
| JPH0666431B2 true JPH0666431B2 (ja) | 1994-08-24 |
Family
ID=13512857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073254A Expired - Lifetime JPH0666431B2 (ja) | 1987-03-26 | 1987-03-26 | Ｃｍｏｓ型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666431B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004158589A (ja) | 2002-11-06 | 2004-06-03 | Renesas Technology Corp | 半導体装置 |
-
1987
- 1987-03-26 JP JP62073254A patent/JPH0666431B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63237558A (ja) | 1988-10-04 |
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