JPH0496336A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＯ３Ｏ３型半導体装置”関１−１特に、ソ
ース・ド）／イン拡散層ど金属配線との接続構造に関す
る。
ース・ド）／イン拡散層ど金属配線との接続構造に関す
る。
［従来の技術］
第４図（ａ、 ）はごの種従来の半導体装置の平面図で
あり、第４図（ｂ）はそのＡ−Ａ′線断面図である。第
４図において、１はシリコン基板、２はフィールド酸化
膜、３はゲーＩ−酸化膜、４はゲ−）−電極、５は低濃
度拡散層、６は側壁酸化膜、７は高濃度拡散層、８は第
１の層間絶縁膜、１１はＡ 、Ｑ配線、】４はコンタク
１へ孔である。
あり、第４図（ｂ）はそのＡ−Ａ′線断面図である。第
４図において、１はシリコン基板、２はフィールド酸化
膜、３はゲーＩ−酸化膜、４はゲ−）−電極、５は低濃
度拡散層、６は側壁酸化膜、７は高濃度拡散層、８は第
１の層間絶縁膜、１１はＡ 、Ｑ配線、】４はコンタク
１へ孔である。
従来、拡散層領域とＡＩｌ配線間との電気的接続は、特
に拡散層幅（チャネル幅方向の長さ）が長いトランジス
タにおいては、拡散層抵抗によるトランジスタのＯＮ電
流の減少を抑えるために、第４図に示すように、コンタ
クト孔１４をゲート電極４近傍の拡散層上にゲート電極
４の延在する方向に開孔し、ＡＪ配線１１をこのコンタ
クト孔１４を覆うようにバターニングしていた。
に拡散層幅（チャネル幅方向の長さ）が長いトランジス
タにおいては、拡散層抵抗によるトランジスタのＯＮ電
流の減少を抑えるために、第４図に示すように、コンタ
クト孔１４をゲート電極４近傍の拡散層上にゲート電極
４の延在する方向に開孔し、ＡＪ配線１１をこのコンタ
クト孔１４を覆うようにバターニングしていた。
［発明が解決しようとする課題］
論理ゲートを有する半導体集積回路では、チップの面積
に対するＡｉＩ配線の占める面積の割合はメモリ系の半
導体集積回路に比較するとかなり大きく、そのため、Ａ
、Ｒ配線をいかに効率よく配線していくかが集積度向上
のための重要な課題となっている。従来構造のトランジ
スタでは、拡散層幅が長い場合にチャネル部分のゲート
電極を囲むように拡散層引き出し用のＡ、Ｒ配線が存在
しているために、トランジスタの上に他のＡＪ配線を通
すことができず、この部分でＡＪ配線の効率的敷設が阻
害されていた。
に対するＡｉＩ配線の占める面積の割合はメモリ系の半
導体集積回路に比較するとかなり大きく、そのため、Ａ
、Ｒ配線をいかに効率よく配線していくかが集積度向上
のための重要な課題となっている。従来構造のトランジ
スタでは、拡散層幅が長い場合にチャネル部分のゲート
電極を囲むように拡散層引き出し用のＡ、Ｒ配線が存在
しているために、トランジスタの上に他のＡＪ配線を通
すことができず、この部分でＡＪ配線の効率的敷設が阻
害されていた。
［課題を解決するための手段］
本発明のＭＯＳ型半導体装置は、半導体基板上にゲート
絶縁膜を介してゲート電極が形成され、その両側の半導
体基板の表面領域内に拡散層が形成され、その上全面に
、拡散層上のゲート電極の近傍にゲート電極の延在する
方向に長い第１のコンタクト孔が開孔された第１の眉間
絶縁膜が形成され、該第１のコンタクト孔中には高融点
金属または高融点金属シリサイドが埋め込まれ、さらに
その上に、第１のコンタクト孔上にこれより面積の狭い
第２のコンタクト孔が開孔された第２の眉間絶縁膜が設
けられ、第２の眉間絶縁膜上には第２のコンタクト孔を
介して第１のコンタクト孔内の高融点金属または高融点
金属シリサイドと接触するＡＪ配線が設けられたもので
ある。
絶縁膜を介してゲート電極が形成され、その両側の半導
体基板の表面領域内に拡散層が形成され、その上全面に
、拡散層上のゲート電極の近傍にゲート電極の延在する
方向に長い第１のコンタクト孔が開孔された第１の眉間
絶縁膜が形成され、該第１のコンタクト孔中には高融点
金属または高融点金属シリサイドが埋め込まれ、さらに
その上に、第１のコンタクト孔上にこれより面積の狭い
第２のコンタクト孔が開孔された第２の眉間絶縁膜が設
けられ、第２の眉間絶縁膜上には第２のコンタクト孔を
介して第１のコンタクト孔内の高融点金属または高融点
金属シリサイドと接触するＡＪ配線が設けられたもので
ある。
［実施例］
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ａ）は、本発明の一実施例を示す平面図であり
、第１図（ｂ）、（ｃ）は、それぞれ第１図（ａ）のＡ
−Ａ’線とＢ−Ｂ’線断面図である。第１図において、
第４図の従来例の部分と同等の部分には同一の参照番号
が付されているので重複する説明は省略する。
、第１図（ｂ）、（ｃ）は、それぞれ第１図（ａ）のＡ
−Ａ’線とＢ−Ｂ’線断面図である。第１図において、
第４図の従来例の部分と同等の部分には同一の参照番号
が付されているので重複する説明は省略する。
本実施例では、第１図（ａ）に示すように、トランジス
タのソース・ドレイン領域との電気的接続を得るための
第１のコンタクト孔１２が、ゲート電極４の延在する方
向に長く開孔されている。
タのソース・ドレイン領域との電気的接続を得るための
第１のコンタクト孔１２が、ゲート電極４の延在する方
向に長く開孔されている。
そして第２のコンタクト孔１３が第１のコンタクト孔１
２の１部の上に形成されている。第１図（ｂ）に示され
るように、第１の層間絶縁膜８に開孔された第１のコン
タクト孔１２内は高融点金属膜９で埋め込まれている。
２の１部の上に形成されている。第１図（ｂ）に示され
るように、第１の層間絶縁膜８に開孔された第１のコン
タクト孔１２内は高融点金属膜９で埋め込まれている。
その上には第２の眉間絶縁膜１０が形成され、この第２
の眉間絶縁膜１０には、第１のコンタクト孔１２中に埋
め込まれている高融点金属膜９の１部の上に開孔する第
２のコンタクト孔１３が形成されており、高融点金属膜
９は、この第２のコンタクト孔１３を介して上層のＡＪ
配線１１と電気的に接続されている。
の眉間絶縁膜１０には、第１のコンタクト孔１２中に埋
め込まれている高融点金属膜９の１部の上に開孔する第
２のコンタクト孔１３が形成されており、高融点金属膜
９は、この第２のコンタクト孔１３を介して上層のＡＪ
配線１１と電気的に接続されている。
一方、第１図（ｃ）に示す部分では、第１のコンタクト
孔１２の中に埋め込まれた高融点金属膜９は、第２の眉
間絶縁ｗＡ１０によって覆われる構造になっている。
孔１２の中に埋め込まれた高融点金属膜９は、第２の眉
間絶縁ｗＡ１０によって覆われる構造になっている。
本発明では、このようにＡρ配線１１と拡散層５．７と
の電気的接続を高融点金属膜９を介して行っており、そ
して高融点金属膜９と拡散層５．７との電気的接続は大
きなコンタクト孔（第１のコンタクト孔１２）により、
また、Ａρ配線１１と高融点金属膜９との電気的接続は
小さなコンタクト孔（第２のコンタクト孔１３）により
行っているので、拡散層抵抗の影響を排除することがで
きるとともに拡散層と接続されるＡ（配線のトランジス
タ上での面積を最小限にとどめることができる。
の電気的接続を高融点金属膜９を介して行っており、そ
して高融点金属膜９と拡散層５．７との電気的接続は大
きなコンタクト孔（第１のコンタクト孔１２）により、
また、Ａρ配線１１と高融点金属膜９との電気的接続は
小さなコンタクト孔（第２のコンタクト孔１３）により
行っているので、拡散層抵抗の影響を排除することがで
きるとともに拡散層と接続されるＡ（配線のトランジス
タ上での面積を最小限にとどめることができる。
次に、第２図（ａ）〜（’ｃ）を参照して、本実施例の
製造方法について説明する。
製造方法について説明する。
常法により、シリコン基板１上に、フィールド酸化膜２
、ゲート電極３、ゲート電極４および側壁酸化膜６を、
また、シリコン基板の表面領域内に低濃度拡散層５と高
濃度拡散層７とを形成した後、全面を第１の眉間絶縁膜
８で覆い、この第１の層間絶＠展８の拡散層５，７上に
、ゲート電極３に沿った細長い形状の第１のコンタクト
孔１２を開孔する〔第２図（ａ）〕、 次に、第２図（ｂ）に示すように、第１のコンタクト孔
］２内にタングステンを選択的に成長させて高融点金属
膜９を形成する。
、ゲート電極３、ゲート電極４および側壁酸化膜６を、
また、シリコン基板の表面領域内に低濃度拡散層５と高
濃度拡散層７とを形成した後、全面を第１の眉間絶縁膜
８で覆い、この第１の層間絶＠展８の拡散層５，７上に
、ゲート電極３に沿った細長い形状の第１のコンタクト
孔１２を開孔する〔第２図（ａ）〕、 次に、第２図（ｂ）に示すように、第１のコンタクト孔
］２内にタングステンを選択的に成長させて高融点金属
膜９を形成する。
次に、全面に第２の層間絶縁膜］０を形成し、こねに第
１のコンタクｌ−孔１２中に埋め込まれた高融点金属膜
９の１部の上を露出する第２のコンタクト孔１３を開孔
する〔第２図（Ｃ）〕。
１のコンタクｌ−孔１２中に埋め込まれた高融点金属膜
９の１部の上を露出する第２のコンタクト孔１３を開孔
する〔第２図（Ｃ）〕。
次に、第２のコンタクト孔１３を介して高融点金属膜９
ど接触するＡβ配線１］を形成ずｈ２ば、第１図に示す
本実施例を得るごとができる。尚、第１図には図示され
ていないが、■・ランジスタの上には必要に応じて他の
Ａｆｆｌ配線が、Ａ 、Ｑ配線１］と平行に配設される
。
ど接触するＡβ配線１］を形成ずｈ２ば、第１図に示す
本実施例を得るごとができる。尚、第１図には図示され
ていないが、■・ランジスタの上には必要に応じて他の
Ａｆｆｌ配線が、Ａ 、Ｑ配線１］と平行に配設される
。
第３図は、本発明の他の実施例を示す平面図である。本
実施例では、第２のコンタクト孔１３が第１のコンタク
ト孔１２のほぼ中央に設けられている。（してこれらの
コンタクト・孔を介してソース・ドレイン領域と接続さ
ｈるＡｆｌ配線１１の外に、これと平行に走る他のＡ
、ｆｆ配線１５がこのトランジスタの」二に形成さｔｌ
−ている。
実施例では、第２のコンタクト孔１３が第１のコンタク
ト孔１２のほぼ中央に設けられている。（してこれらの
コンタクト・孔を介してソース・ドレイン領域と接続さ
ｈるＡｆｌ配線１１の外に、これと平行に走る他のＡ
、ｆｆ配線１５がこのトランジスタの」二に形成さｔｌ
−ている。
なお、上記実施例では第１のコンタクト孔にはタングス
テンが埋め込まれていたが、本発明はこれに限定される
ものではなく、他の高融点金属も使用可能であり、また
、こｉｌを高融点金属シリサイドと置き換える、二ども
できる、 ［発明の効果コ 以上説明Ｌブごように、本発明は、第１の層間絶縁膜に
は１辺の長さがソース・ドレイン拡散層の幅に近い第１
のコンタクト孔を開孔Ｉ〜てこの中に高融点金属等を埋
め込み、これを覆う第２の層間絶縁膜を設け、これには
、第１のコンタクト孔より小さい面積の第２のコンタク
ト孔を開孔しこのコンタクト孔を介し２てＡρ配線とソ
ース・ドレイン領域とを接続するものであるので、本発
明によれば、ソース・トレイン拡散層の抵抗成分による
トランジスタのＯＮ電流の減少を回避することができる
とともにソース・ドレイン領域と接続すｉするＡ、＆配
線のトランジスタ１での面積を縮小することができる。
テンが埋め込まれていたが、本発明はこれに限定される
ものではなく、他の高融点金属も使用可能であり、また
、こｉｌを高融点金属シリサイドと置き換える、二ども
できる、 ［発明の効果コ 以上説明Ｌブごように、本発明は、第１の層間絶縁膜に
は１辺の長さがソース・ドレイン拡散層の幅に近い第１
のコンタクト孔を開孔Ｉ〜てこの中に高融点金属等を埋
め込み、これを覆う第２の層間絶縁膜を設け、これには
、第１のコンタクト孔より小さい面積の第２のコンタク
ト孔を開孔しこのコンタクト孔を介し２てＡρ配線とソ
ース・ドレイン領域とを接続するものであるので、本発
明によれば、ソース・トレイン拡散層の抵抗成分による
トランジスタのＯＮ電流の減少を回避することができる
とともにソース・ドレイン領域と接続すｉするＡ、＆配
線のトランジスタ１での面積を縮小することができる。
したがって、本発明によｈば、１−ランジスタの特性を
＠牲にすることなく、トランジスタ上に他のＡｌｌ配線
を通過させるごどができるようになり、半導体装置の小
型化２高密度化が可能となる。
＠牲にすることなく、トランジスタ上に他のＡｌｌ配線
を通過させるごどができるようになり、半導体装置の小
型化２高密度化が可能となる。
・・Ａｎ配線、 １２・・第］のコンタクト孔、１３
・第２のコンタクト孔、 １４・・・コンタク１〜孔
、
・第２のコンタクト孔、 １４・・・コンタク１〜孔
、
Claims (2)
- （１）半導体基板上にゲート絶縁膜を介して形成された
ゲート電極と、前記ゲート電極の両側の前記半導体基板
の表面領域内にそれぞれ形成された拡散層と、前記拡散
層上に前記ゲート電極に沿ってゲート電極の幅方向に長
い第１のコンタクト孔が形成されている第１の層間絶縁
膜と、前記第１のコンタクト孔内を埋め込む高融点金属
膜または高融点金属シリサイド膜と、前記高融点金属膜
または前記高融点金属シリサイド膜上に前記第１のコン
タクト孔より面積の狭い第２のコンタクト孔が形成され
ている第２の層間絶縁膜と、前記第２のコンタクト孔を
介して前記高融点金属膜または前記高融点金属シリサイ
ド膜と接触し、前記第２の層間絶縁膜上に延在する金属
配線と、を具備するＭＯＳ型半導体装置。 - （２）前記高融点金属膜または前記高融点シリサイド膜
上に前記第２の層間絶縁膜を介して延在する他の金属配
線を有する請求項１記載のＭＯＳ型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213236A JPH0496336A (ja) | 1990-08-11 | 1990-08-11 | Ｍｏｓ型半導体装置 |
| US07/742,918 US5245210A (en) | 1990-08-11 | 1991-08-09 | MOS type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213236A JPH0496336A (ja) | 1990-08-11 | 1990-08-11 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496336A true JPH0496336A (ja) | 1992-03-27 |
Family
ID=16635779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2213236A Pending JPH0496336A (ja) | 1990-08-11 | 1990-08-11 | Ｍｏｓ型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5245210A (ja) |
| JP (1) | JPH0496336A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060349A (en) * | 1998-06-04 | 2000-05-09 | United Microelectronics Corp. | Planarization on an embedded dynamic random access memory |
| JP2017098570A (ja) * | 2011-03-04 | 2017-06-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9219268D0 (en) * | 1992-09-11 | 1992-10-28 | Inmos Ltd | Semiconductor device incorporating a contact and manufacture thereof |
| US5733812A (en) * | 1993-11-15 | 1998-03-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a field-effect transistor having a lower resistance impurity diffusion layer, and method of manufacturing the same |
| US5965924A (en) * | 1995-11-22 | 1999-10-12 | Cypress Semiconductor Corp. | Metal plug local interconnect |
| US6309971B1 (en) | 1996-08-01 | 2001-10-30 | Cypress Semiconductor Corporation | Hot metallization process |
| JPH10150198A (ja) * | 1996-11-18 | 1998-06-02 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
| US6727170B2 (en) | 1998-02-16 | 2004-04-27 | Renesas Technology Corp. | Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof |
| JP2004158589A (ja) * | 2002-11-06 | 2004-06-03 | Renesas Technology Corp | 半導体装置 |
| US7375033B2 (en) | 2003-11-14 | 2008-05-20 | Micron Technology, Inc. | Multi-layer interconnect with isolation layer |
| JP4537834B2 (ja) * | 2004-11-16 | 2010-09-08 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| CN106158902B (zh) * | 2015-04-01 | 2019-11-01 | 群创光电股份有限公司 | 显示面板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177622A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161441A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2546696B2 (ja) * | 1987-12-17 | 1996-10-23 | 富士通株式会社 | シリコン炭化層構造 |
| JPH02106968A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
-
1990
- 1990-08-11 JP JP2213236A patent/JPH0496336A/ja active Pending
-
1991
- 1991-08-09 US US07/742,918 patent/US5245210A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177622A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060349A (en) * | 1998-06-04 | 2000-05-09 | United Microelectronics Corp. | Planarization on an embedded dynamic random access memory |
| JP2017098570A (ja) * | 2011-03-04 | 2017-06-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9905557B2 (en) | 2011-03-04 | 2018-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| US5245210A (en) | 1993-09-14 |
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