JPH01295461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01295461A JPH01295461A JP63126307A JP12630788A JPH01295461A JP H01295461 A JPH01295461 A JP H01295461A JP 63126307 A JP63126307 A JP 63126307A JP 12630788 A JP12630788 A JP 12630788A JP H01295461 A JPH01295461 A JP H01295461A
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- electrode
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- 239000004065 semiconductor Substances 0.000 title claims description 3
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は溝型ゲート構造を有するＭＩＳ型電界効果トラ
ンジスタの引出し電極の形成法に関する。
ンジスタの引出し電極の形成法に関する。
〔従来の技術１
従来の溝型ゲート構造の一例を第３図に示す。
すなわち、Ｓｉ基板４１の表面から掘られた溝内には、
その底部に埋込拡散層４２を形成し、内壁にはゲート絶
縁膜４３を形成して溝内にゲート電極４４を埋め込み、
溝の両端部には拡散層を形成して、ソース４５及びドレ
イン４６となし、前記ゲート電極４４はゲート４７とし
てＭＯＳ型電界効果トランジスタが構成されて成る。
その底部に埋込拡散層４２を形成し、内壁にはゲート絶
縁膜４３を形成して溝内にゲート電極４４を埋め込み、
溝の両端部には拡散層を形成して、ソース４５及びドレ
イン４６となし、前記ゲート電極４４はゲート４７とし
てＭＯＳ型電界効果トランジスタが構成されて成る。
本例の場合には埋込み拡散層４２が有る場合には、ソー
ス拡散層から埋込拡散層までの寸法と埋込拡散層からド
レイン拡散層迄の寸法の和が実効チャネル長となるが、
埋込み拡散層の無い場合もあり、その場合にはソース拡
散層からトレイン拡散層迄の溝の側壁に沿った全長が実
効チャネル長となる。
ス拡散層から埋込拡散層までの寸法と埋込拡散層からド
レイン拡散層迄の寸法の和が実効チャネル長となるが、
埋込み拡散層の無い場合もあり、その場合にはソース拡
散層からトレイン拡散層迄の溝の側壁に沿った全長が実
効チャネル長となる。
〔発明が解決しようとする課題１
しかし、上記従来技術によると溝内側壁の２面が一つの
ＭＯ３Ｉ−ランジスタの一つのゲート領域として用いら
れる為に、−度の集積度の向上が計り難いと云う課題や
、一つの溝内に相補型ＭＯ３トランジスタを構成する事
ができない等の課題もあった。
ＭＯ３Ｉ−ランジスタの一つのゲート領域として用いら
れる為に、−度の集積度の向上が計り難いと云う課題や
、一つの溝内に相補型ＭＯ３トランジスタを構成する事
ができない等の課題もあった。
［課題を解決するための手段］
本発明は、かかる従来技術の課題を解決するために、半
導体装置の製造方法に関し、シリコン単結晶基板表面か
ら溝を形成し、該溝の側壁にゲート絶縁膜を介してゲー
ト電極を形成すると共に、前記溝の底部には拡散層を形
成すると共に、該拡散層から前記ゲート電極上に被覆し
た層間絶縁膜を介して引出し電極を形成する手段をとる
。
導体装置の製造方法に関し、シリコン単結晶基板表面か
ら溝を形成し、該溝の側壁にゲート絶縁膜を介してゲー
ト電極を形成すると共に、前記溝の底部には拡散層を形
成すると共に、該拡散層から前記ゲート電極上に被覆し
た層間絶縁膜を介して引出し電極を形成する手段をとる
。
［実 施 例］
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示す溝型ゲート構造のＭＯ
Ｓ型電界効果トランジスタの要部の断面図である。すな
わち、Ｓｉ基板ｌの表面から溝が形成され、該溝内の側
壁にはゲート絶縁Ｘｉ ３が形成されると共に、溝内の
底部には埋込拡散層３が形成され、前記ゲート絶縁膜３
の表面にはゲート電極４が形成され、該ゲート電極４の
表面には眉間絶縁膜５が形成され、該層間絶縁膜を介し
て、且つ前記埋込拡散層２と達らなった引出し電極６が
形成され、溝の両端に形成された拡散層をソー 。
Ｓ型電界効果トランジスタの要部の断面図である。すな
わち、Ｓｉ基板ｌの表面から溝が形成され、該溝内の側
壁にはゲート絶縁Ｘｉ ３が形成されると共に、溝内の
底部には埋込拡散層３が形成され、前記ゲート絶縁膜３
の表面にはゲート電極４が形成され、該ゲート電極４の
表面には眉間絶縁膜５が形成され、該層間絶縁膜を介し
て、且つ前記埋込拡散層２と達らなった引出し電極６が
形成され、溝の両端に形成された拡散層をソー 。
ス（１）７及び、ソース（２）８として、前記ゲート電
極４をゲート（１）９．ゲート（２）１０として、前記
引出し電極６を出力１１とした２つのＭＯＳ型電界効果
トランジスタがインバータ回路を形成して成る。
極４をゲート（１）９．ゲート（２）１０として、前記
引出し電極６を出力１１とした２つのＭＯＳ型電界効果
トランジスタがインバータ回路を形成して成る。
第２図は本発明の他の実施例を示す相補型ＭＯＳ （Ｃ
−ＭＯＳ）電界効果トランジスタの要部の断面図である
。すなわち、Ｓｉ基板２１の表面から溝が形成され、該
溝の中心部からＮチャネルＭＯＳトランジスタを形成す
るためのＰ型ウェル２７の領域とＰチャネルＭＯＳトラ
ンジスタを形成するためのＮ型ウェル２８を各々形成す
ると共に、前記溝部の底部には、埋込み拡散層を各々の
チャネルタイプに対応させて形成し、前記溝部の側壁に
はゲート絶縁膜２３、ゲート電極２４及び層間絶縁膜２
５を形成してＭＯＳ型電界効果トランジスタのゲート３
１となし、前記層間絶縁膜を介して前記埋込拡散層と連
らなった引出し電極２６を形成して出力２２となし、前
記溝の表面の両端にはチャネルタイプに対応した拡散層
を形成してＶＯ２９及びｖｏ。３０の端子と連らねてＣ
−ＭＯＳ型のインバータ回路を一つの溝内に形成したも
のである０本案を従来技術で構成するとなると、ゲート
部は共通ゲートとして一つのゲート電極で形成できるが
、埋込み拡散層２２を埋込みコンタクトにより形成し、
他のＳｉ表面へ引出す等の方法があるが、余分が領域を
要し、集積度の向上には役立たないこととなる。
−ＭＯＳ）電界効果トランジスタの要部の断面図である
。すなわち、Ｓｉ基板２１の表面から溝が形成され、該
溝の中心部からＮチャネルＭＯＳトランジスタを形成す
るためのＰ型ウェル２７の領域とＰチャネルＭＯＳトラ
ンジスタを形成するためのＮ型ウェル２８を各々形成す
ると共に、前記溝部の底部には、埋込み拡散層を各々の
チャネルタイプに対応させて形成し、前記溝部の側壁に
はゲート絶縁膜２３、ゲート電極２４及び層間絶縁膜２
５を形成してＭＯＳ型電界効果トランジスタのゲート３
１となし、前記層間絶縁膜を介して前記埋込拡散層と連
らなった引出し電極２６を形成して出力２２となし、前
記溝の表面の両端にはチャネルタイプに対応した拡散層
を形成してＶＯ２９及びｖｏ。３０の端子と連らねてＣ
−ＭＯＳ型のインバータ回路を一つの溝内に形成したも
のである０本案を従来技術で構成するとなると、ゲート
部は共通ゲートとして一つのゲート電極で形成できるが
、埋込み拡散層２２を埋込みコンタクトにより形成し、
他のＳｉ表面へ引出す等の方法があるが、余分が領域を
要し、集積度の向上には役立たないこととなる。
［発明の効果］
本発明により溝型ゲート構造を有するＭＯＳ型電界効果
トランジスタ及びＣ−ＭＯＳ型電界効果トランジスタを
用いた集積回路装置の集積度の向上を計ることができる
効果がある。
トランジスタ及びＣ−ＭＯＳ型電界効果トランジスタを
用いた集積回路装置の集積度の向上を計ることができる
効果がある。
第１図及び第２図は本発明の実施例を示すＭＯＳ型及び
Ｃ−ＭＯＳ型電界効果トランジスタの要部の断面図であ
り、第３図は従来技術によるＭＯＳ型電界効果トランジ
スタの要部の断面図である。 １．２１．４１・・・・・Ｓｉ基板 ２．２２．４２・・・・・埋込拡散層 ３．２３．４３・・・・・ゲート絶縁膜４．２４．４４
・・・・・ゲート電極 ５．２５・・・・・・・・層間絶縁膜 ６．２６・・・・・・・・引出し電極 ７．８．４５・・・ ・・ ・ソース ９．１Ｏ１３１，４７・ ・ゲート １１．３２・・・・・・・・出力 ２９・・・・・・・・・・・Ｖ ５ｓ ３０・・・・・・・・・・・ＶＩ、。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）ＣＴｆ コ
、 図 第２図 ４２、理込振像層 第３面
Ｃ−ＭＯＳ型電界効果トランジスタの要部の断面図であ
り、第３図は従来技術によるＭＯＳ型電界効果トランジ
スタの要部の断面図である。 １．２１．４１・・・・・Ｓｉ基板 ２．２２．４２・・・・・埋込拡散層 ３．２３．４３・・・・・ゲート絶縁膜４．２４．４４
・・・・・ゲート電極 ５．２５・・・・・・・・層間絶縁膜 ６．２６・・・・・・・・引出し電極 ７．８．４５・・・ ・・ ・ソース ９．１Ｏ１３１，４７・ ・ゲート １１．３２・・・・・・・・出力 ２９・・・・・・・・・・・Ｖ ５ｓ ３０・・・・・・・・・・・ＶＩ、。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）ＣＴｆ コ
、 図 第２図 ４２、理込振像層 第３面
Claims (1)
- シリコン単結晶基板表面からは溝が形成され、該溝の
側壁にはゲート絶縁膜を介してゲート電極が形成される
と共に、前記溝の底部には拡散層が形成されると共に、
該拡散層からは前記ゲート電極上に被覆された層間絶縁
膜を介して引出し電極が形成されて成る事を特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126307A JPH01295461A (ja) | 1988-05-24 | 1988-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126307A JPH01295461A (ja) | 1988-05-24 | 1988-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295461A true JPH01295461A (ja) | 1989-11-29 |
Family
ID=14931952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126307A Pending JPH01295461A (ja) | 1988-05-24 | 1988-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01295461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003249650A (ja) * | 2001-12-18 | 2003-09-05 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
-
1988
- 1988-05-24 JP JP63126307A patent/JPH01295461A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003249650A (ja) * | 2001-12-18 | 2003-09-05 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
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