JPH05129542A - 相補形ｍｏｓ半導体装置及びその製造方法 - Google Patents
相補形ｍｏｓ半導体装置及びその製造方法Info
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- JPH05129542A JPH05129542A JP3289022A JP28902291A JPH05129542A JP H05129542 A JPH05129542 A JP H05129542A JP 3289022 A JP3289022 A JP 3289022A JP 28902291 A JP28902291 A JP 28902291A JP H05129542 A JPH05129542 A JP H05129542A
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Abstract
(57)【要約】
【目的】 本発明は高集積化が可能な相補形ＭＯＳ半導
体装置を提供するものである。 【構成】 Ｐ形半導体基板１１におけるＮ形低濃度領域
１２が形成されていいない基板本体部とＮ形低濃度領域
１２とに亘って開口部１３が形成されている。開口部１
３の底部のＮ形低濃度領域側にＰチャネル形ＭＯＳのソ
ース層１９が、Ｎ形低濃度領域１２の表面部の開口部側
にＰチャネル形ＭＯＳのドレイン層２０が、開口部１３
の底部の基板本体部側にＮチャネル形ＭＯＳのソース層
１６が、基板本体部の表面部の開口部側にＮチャネル形
ＭＯＳのドレイン層２０が、開口部１３の両壁面に沿っ
てゲート酸化膜２１が、開口部１３内のゲート酸化膜２
１の内側に共通のゲート電極２２が各々形成されてい
る。 【効果】 Ｐ形及びＮ形ＭＯＳを半導体基板表面に対し
て垂直方向に形成でき、且つ共通のゲート電極を形成す
るため占有面積が小さくなる。
体装置を提供するものである。 【構成】 Ｐ形半導体基板１１におけるＮ形低濃度領域
１２が形成されていいない基板本体部とＮ形低濃度領域
１２とに亘って開口部１３が形成されている。開口部１
３の底部のＮ形低濃度領域側にＰチャネル形ＭＯＳのソ
ース層１９が、Ｎ形低濃度領域１２の表面部の開口部側
にＰチャネル形ＭＯＳのドレイン層２０が、開口部１３
の底部の基板本体部側にＮチャネル形ＭＯＳのソース層
１６が、基板本体部の表面部の開口部側にＮチャネル形
ＭＯＳのドレイン層２０が、開口部１３の両壁面に沿っ
てゲート酸化膜２１が、開口部１３内のゲート酸化膜２
１の内側に共通のゲート電極２２が各々形成されてい
る。 【効果】 Ｐ形及びＮ形ＭＯＳを半導体基板表面に対し
て垂直方向に形成でき、且つ共通のゲート電極を形成す
るため占有面積が小さくなる。
Description
【０００１】
【産業上の利用分野】本発明は、高集積化が可能な相補
形ＭＯＳ半導体装置及びその製造方法に関するものであ
る。
形ＭＯＳ半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、半導体集積回路装置、特に相補形
ＭＯＳ半導体装置は、加工寸法の微細化に伴って限りな
き高集積化が進められている。
ＭＯＳ半導体装置は、加工寸法の微細化に伴って限りな
き高集積化が進められている。
【０００３】以下、図面を参照しながら従来の相補形Ｍ
ＯＳ半導体装置の一例について説明する。
ＯＳ半導体装置の一例について説明する。
【０００４】図１８〜図２２は、従来の相補形ＭＯＳ半
導体装置（以下ＣＭＯＳと略す）のうちＮウエル形ＣＭ
ＯＳ半導体装置の製造方法を示し、同図において、１は
Ｐ形半導体基板、２はＰ形半導体基板１に形成されたＮ
形低濃度不純物層、３はＰ形半導体基板１の上に形成さ
れたゲート酸化膜、４はゲート酸化膜３の上に形成され
たゲート電極、５はＰ形半導体基板１に形成されたＮチ
ャネル形ＭＯＳのソース層及びドレイン層、６はＮ形低
濃度不純物層２に形成されたＰチャネル形ＭＯＳのソー
ス層及びドレイン層である。
導体装置（以下ＣＭＯＳと略す）のうちＮウエル形ＣＭ
ＯＳ半導体装置の製造方法を示し、同図において、１は
Ｐ形半導体基板、２はＰ形半導体基板１に形成されたＮ
形低濃度不純物層、３はＰ形半導体基板１の上に形成さ
れたゲート酸化膜、４はゲート酸化膜３の上に形成され
たゲート電極、５はＰ形半導体基板１に形成されたＮチ
ャネル形ＭＯＳのソース層及びドレイン層、６はＮ形低
濃度不純物層２に形成されたＰチャネル形ＭＯＳのソー
ス層及びドレイン層である。
【０００５】以下、前記のような構成を有するＣＭＯＳ
形半導体装置の製造方法について説明する。
形半導体装置の製造方法について説明する。
【０００６】まず、図１８に示すように、Ｐ形半導体基
板１の所定部位にＮ形低濃度不純物層２を形成してＰ形
半導体基板１にＮウエル層を形成する。
板１の所定部位にＮ形低濃度不純物層２を形成してＰ形
半導体基板１にＮウエル層を形成する。
【０００７】次に、図１９に示すように、Ｐ形半導体基
板１上の全面にゲート酸化膜３を形成した後、該ゲート
酸化膜３上の所定部位にゲート電極４を形成する。
板１上の全面にゲート酸化膜３を形成した後、該ゲート
酸化膜３上の所定部位にゲート電極４を形成する。
【０００８】次に、図２０に示すように、Ｎ形低濃度不
純物層２上に感光性樹脂膜等からなるイオン注入阻止膜
７を形成した後、Ｐ形半導体基板１上に該Ｐ形半導体基
板１と反対導電形のＮ形不純物層を形成してＮチャネル
形ＭＯＳのソース層及びドレイン層５を形成する。
純物層２上に感光性樹脂膜等からなるイオン注入阻止膜
７を形成した後、Ｐ形半導体基板１上に該Ｐ形半導体基
板１と反対導電形のＮ形不純物層を形成してＮチャネル
形ＭＯＳのソース層及びドレイン層５を形成する。
【０００９】次に、図２１に示すように、イオン注入阻
止膜７を除去した後、Ｎ形低濃度不純物層２上に新たな
イオン注入阻止膜８を形成し、Ｎ形低濃度不純物層２に
該Ｎ形低濃度不純物層２と反対導電形のＰ形不純物層を
形成してＰチャネル形ＭＯＳのソース層及びドレイン層
６を形成する。
止膜７を除去した後、Ｎ形低濃度不純物層２上に新たな
イオン注入阻止膜８を形成し、Ｎ形低濃度不純物層２に
該Ｎ形低濃度不純物層２と反対導電形のＰ形不純物層を
形成してＰチャネル形ＭＯＳのソース層及びドレイン層
６を形成する。
【００１０】次に、図２２に示すように、ゲート酸化膜
３及びゲート電極４の全面に二酸化珪素膜等からなる絶
縁膜９を形成した後、該絶縁膜９の所定部位に開口部を
形成すると共に開口部に金属配線層１０を形成してＣＭ
ＯＳ形半導体装置を得る。
３及びゲート電極４の全面に二酸化珪素膜等からなる絶
縁膜９を形成した後、該絶縁膜９の所定部位に開口部を
形成すると共に開口部に金属配線層１０を形成してＣＭ
ＯＳ形半導体装置を得る。
【００１１】
【発明が解決しようとする課題】しかしながら、前記の
ような構成では、Ｐ形半導体基板１の同一平面上にＮチ
ャネル形ＭＯＳ及びＰチャネル形ＭＯＳの各々のソー
ス、ゲート及びドレイン領域を形成しているため、これ
らソース、ゲート及びドレイン領域の占有面積が大きく
なり、半導体装置の高集積化が妨げられるという問題が
あった。
ような構成では、Ｐ形半導体基板１の同一平面上にＮチ
ャネル形ＭＯＳ及びＰチャネル形ＭＯＳの各々のソー
ス、ゲート及びドレイン領域を形成しているため、これ
らソース、ゲート及びドレイン領域の占有面積が大きく
なり、半導体装置の高集積化が妨げられるという問題が
あった。
【００１２】本発明は、前記問題点に鑑み、相補形ＭＯ
Ｓ形半導体装置を半導体基板表面に対して垂直方向に形
成することにより、高集積化が可能な半導体装置を提供
することを目的とする。
Ｓ形半導体装置を半導体基板表面に対して垂直方向に形
成することにより、高集積化が可能な半導体装置を提供
することを目的とする。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、請求項１の発明は、半導体基板における反対導電形
の低濃度領域が形成されている部位と形成されていない
部位とに亘って開口部を形成し、開口部の低濃度領域が
形成されている側及び低濃度領域が形成されていない側
の各々の壁面に沿って一対のＭＯＳを形成すると共に、
開口部内に共通のゲート電極を形成するものである。
め、請求項１の発明は、半導体基板における反対導電形
の低濃度領域が形成されている部位と形成されていない
部位とに亘って開口部を形成し、開口部の低濃度領域が
形成されている側及び低濃度領域が形成されていない側
の各々の壁面に沿って一対のＭＯＳを形成すると共に、
開口部内に共通のゲート電極を形成するものである。
【００１４】具体的に請求項１の発明が講じた解決手段
は、相補形ＭＯＳ半導体装置を、第１導電形の半導体基
板の所定部位に第２導電形の低濃度領域が形成され、前
記半導体基板における前記低濃度領域が形成されていな
い基板本体部と前記低濃度領域とに亘って開口部が形成
され、該開口部の底部における低濃度領域側の壁面下方
に第１の第１導電形不純物層が形成され、前記低濃度領
域の表面部における前記開口部に臨む部位に第２の第１
導電形不純物層が形成され、前記開口部の底部における
基板本体部側の壁面下方に第１の第２導電形不純物層が
形成され、前記基板本体部の表面部における前記開口部
に臨む部位に第２の第２導電形不純物層が形成され、前
記開口部の低濃度領域側の壁面及び基板本体部側の壁面
に沿ってゲート酸化膜が各々形成され、前記開口部内に
前記両ゲート酸化膜に各々接続されたゲート電極が形成
され、前記第１及び第２の第１導電形不純物層の一方が
第１導電形ＭＯＳのソースに、他方が第１導電形ＭＯＳ
のドレインに設定され、前記第１及び第２の第２導電形
不純物層の一方が第２導電形ＭＯＳのソースに、他方が
第２導電形ＭＯＳのドレインに設定されている構成とす
るものである。
は、相補形ＭＯＳ半導体装置を、第１導電形の半導体基
板の所定部位に第２導電形の低濃度領域が形成され、前
記半導体基板における前記低濃度領域が形成されていな
い基板本体部と前記低濃度領域とに亘って開口部が形成
され、該開口部の底部における低濃度領域側の壁面下方
に第１の第１導電形不純物層が形成され、前記低濃度領
域の表面部における前記開口部に臨む部位に第２の第１
導電形不純物層が形成され、前記開口部の底部における
基板本体部側の壁面下方に第１の第２導電形不純物層が
形成され、前記基板本体部の表面部における前記開口部
に臨む部位に第２の第２導電形不純物層が形成され、前
記開口部の低濃度領域側の壁面及び基板本体部側の壁面
に沿ってゲート酸化膜が各々形成され、前記開口部内に
前記両ゲート酸化膜に各々接続されたゲート電極が形成
され、前記第１及び第２の第１導電形不純物層の一方が
第１導電形ＭＯＳのソースに、他方が第１導電形ＭＯＳ
のドレインに設定され、前記第１及び第２の第２導電形
不純物層の一方が第２導電形ＭＯＳのソースに、他方が
第２導電形ＭＯＳのドレインに設定されている構成とす
るものである。
【００１５】請求項２の発明は、請求項１の相補形ＭＯ
Ｓ半導体装置を製造する方法であって、第１導電形の半
導体基板の所定部位に第２導電形の低濃度領域を形成す
る工程、前記半導体基板における前記低濃度領域が形成
されていない基板本体部と前記低濃度領域とに亘って開
口部を形成する工程、該開口部の底部における低濃度領
域側の壁面下方に第１の第１導電形不純物層を形成する
と共に前記低濃度領域の表面部における前記開口部に臨
む部位に第２の第１導電形不純物層を形成し、且つ前記
開口部の底部における基板本体部側の壁面下方に第１の
第２導電形不純物層を形成すると共に前記基板本体部の
表面部における前記開口部に臨む部位に第２の第２導電
形不純物層を形成する工程、前記開口部の低濃度領域側
の壁面及び基板本体部側の壁面に沿ってゲート酸化膜を
各々形成する工程、及び前記開口部内に前記両ゲート酸
化膜に各々接続されるようにゲート電極を形成する工程
を順次行なうと共に、前記第１及び第２の第１導電形不
純物層の一方を第１導電形ＭＯＳのソースに、他方を第
１導電形ＭＯＳのドレインに設定すると共に前記第１及
び第２の第２導電形不純物層の一方を第２導電形ＭＯＳ
のソースに、他方を第２導電形ＭＯＳのドレインに設定
する構成とするものである。
Ｓ半導体装置を製造する方法であって、第１導電形の半
導体基板の所定部位に第２導電形の低濃度領域を形成す
る工程、前記半導体基板における前記低濃度領域が形成
されていない基板本体部と前記低濃度領域とに亘って開
口部を形成する工程、該開口部の底部における低濃度領
域側の壁面下方に第１の第１導電形不純物層を形成する
と共に前記低濃度領域の表面部における前記開口部に臨
む部位に第２の第１導電形不純物層を形成し、且つ前記
開口部の底部における基板本体部側の壁面下方に第１の
第２導電形不純物層を形成すると共に前記基板本体部の
表面部における前記開口部に臨む部位に第２の第２導電
形不純物層を形成する工程、前記開口部の低濃度領域側
の壁面及び基板本体部側の壁面に沿ってゲート酸化膜を
各々形成する工程、及び前記開口部内に前記両ゲート酸
化膜に各々接続されるようにゲート電極を形成する工程
を順次行なうと共に、前記第１及び第２の第１導電形不
純物層の一方を第１導電形ＭＯＳのソースに、他方を第
１導電形ＭＯＳのドレインに設定すると共に前記第１及
び第２の第２導電形不純物層の一方を第２導電形ＭＯＳ
のソースに、他方を第２導電形ＭＯＳのドレインに設定
する構成とするものである。
【００１６】請求項３の発明は、請求項１の相補形ＭＯ
Ｓ半導体装置を製造する方法であって、第１導電形の半
導体基板の所定部位に第２導電形の低濃度領域を形成す
る工程、前記半導体基板における前記低濃度領域が形成
されていない基板本体部と前記低濃度領域とに亘って開
口部を形成する工程、該開口部の底部における低濃度領
域側の壁面下方に第１の第１導電形不純物層を形成する
と共に前記開口部の底部における基板本体部側の壁面下
方に第１の第２導電形不純物層を形成する工程、前記開
口部の低濃度領域側の壁面及び基板本体部側の壁面に沿
ってゲート酸化膜を各々形成する工程、前記開口部内に
前記第１及び第２のゲート酸化膜に各々接続されるよう
にゲート電極を形成する工程、及び前記低濃度領域の表
面部における前記開口部に臨む部位に第２の第１導電形
不純物層を形成すると共に前記基板本体部の表面部にお
ける前記開口部に臨む部位に第２の第２導電形不純物層
を形成する工程を順次行なうと共に、前記第１及び第２
の第１導電形不純物層の一方を第１導電形ＭＯＳのソー
スに、他方を第１導電形ＭＯＳのドレインに設定すると
共に、前記第１及び第２の第２導電形不純物層の一方を
第２導電形ＭＯＳのソースに、他方を第２導電形ＭＯＳ
のドレインに設定する構成とするものである。
Ｓ半導体装置を製造する方法であって、第１導電形の半
導体基板の所定部位に第２導電形の低濃度領域を形成す
る工程、前記半導体基板における前記低濃度領域が形成
されていない基板本体部と前記低濃度領域とに亘って開
口部を形成する工程、該開口部の底部における低濃度領
域側の壁面下方に第１の第１導電形不純物層を形成する
と共に前記開口部の底部における基板本体部側の壁面下
方に第１の第２導電形不純物層を形成する工程、前記開
口部の低濃度領域側の壁面及び基板本体部側の壁面に沿
ってゲート酸化膜を各々形成する工程、前記開口部内に
前記第１及び第２のゲート酸化膜に各々接続されるよう
にゲート電極を形成する工程、及び前記低濃度領域の表
面部における前記開口部に臨む部位に第２の第１導電形
不純物層を形成すると共に前記基板本体部の表面部にお
ける前記開口部に臨む部位に第２の第２導電形不純物層
を形成する工程を順次行なうと共に、前記第１及び第２
の第１導電形不純物層の一方を第１導電形ＭＯＳのソー
スに、他方を第１導電形ＭＯＳのドレインに設定すると
共に、前記第１及び第２の第２導電形不純物層の一方を
第２導電形ＭＯＳのソースに、他方を第２導電形ＭＯＳ
のドレインに設定する構成とするものである。
【００１７】
【作用】請求項１の構成により、第１導電形及び第２導
電形のＭＯＳのソース及びドレインの一方が半導体基板
の表面部に、他方が開口部の底部に各々形成されるため
前記ソース及びドレインが半導体基板表面に対して垂直
方向に配置されており、且つゲート酸化膜が開口部の壁
面に沿ってつまり半導体基板表面に対して垂直方向に形
成されているので、半導体基板表面におけるゲート酸化
膜の占める面積が小さくなる。
電形のＭＯＳのソース及びドレインの一方が半導体基板
の表面部に、他方が開口部の底部に各々形成されるため
前記ソース及びドレインが半導体基板表面に対して垂直
方向に配置されており、且つゲート酸化膜が開口部の壁
面に沿ってつまり半導体基板表面に対して垂直方向に形
成されているので、半導体基板表面におけるゲート酸化
膜の占める面積が小さくなる。
【００１８】また、開口部に形成されたゲート電極を第
１導電形及び第２導電形のＭＯＳに共通のゲート電極に
できるため、半導体基板表面におけるゲート電極の占め
る面積が小さくなる。
１導電形及び第２導電形のＭＯＳに共通のゲート電極に
できるため、半導体基板表面におけるゲート電極の占め
る面積が小さくなる。
【００１９】請求項２又は３の構成により、第１導電形
及び第２導電形のＭＯＳのソース及びドレインの一方を
半導体基板の表面部に、他方を開口部の底部に各々形成
し、ゲート酸化膜を開口部の壁面に沿って形成すること
ができる。
及び第２導電形のＭＯＳのソース及びドレインの一方を
半導体基板の表面部に、他方を開口部の底部に各々形成
し、ゲート酸化膜を開口部の壁面に沿って形成すること
ができる。
【００２０】また、開口部に第１導電形及び第２導電形
のＭＯＳのゲート酸化膜に各々接続するゲート電極を形
成するため、該ゲート電極を第１導電形及び第２導電形
のＭＯＳに共通のゲート電極とすることができる。
のＭＯＳのゲート酸化膜に各々接続するゲート電極を形
成するため、該ゲート電極を第１導電形及び第２導電形
のＭＯＳに共通のゲート電極とすることができる。
【００２１】
【実施例】以下、本発明の一実施例に係る相補形ＭＯＳ
半導体装置及びその製造方法について、図面を参照しな
がら説明する。
半導体装置及びその製造方法について、図面を参照しな
がら説明する。
【００２２】図１〜図６は本発明の第１実施例に係る相
補形ＭＯＳ半導体装置の製造方法を示す断面図、図６は
上記第１実施例により得られる相補形ＭＯＳ半導体装置
の断面図であって、図６において、１１は第１導電形の
半導体基板としてのＰ形半導体基板、１２はＰ形半導体
基板１１の所定部位に形成された第２導電形の低濃度領
域としてのＮ形低濃度不純物層、１３はＰ形半導体基板
１１におけるＮ形低濃度不純物層１２と該Ｎ形低濃度不
純物層１２が形成されていない基板本体部とに亘って形
成された開口部、１６は開口部１３の底面におけるＮ形
低濃度不純物層１２が形成されていない側に形成された
Ｎチャネル形ＭＯＳのソース層、１７はＰ形半導体基板
１１の表面における開口部１３に臨む部位に形成された
Ｎチャネル形ＭＯＳのドレイン層、１９は開口部１３の
底面におけるＮ形低濃度不純物層１２が形成されている
側に形成されたＰ形チャネル形ＭＯＳのソース層、２０
はＮ形低濃度不純物層１２の表面における開口部１３に
臨む部位に形成されたＮチャネル形ＭＯＳのドレイン
層、２１は開口部１３の両側壁に形成されたゲート酸化
膜、２２は開口部１３内に形成されたゲート電極であ
る。
補形ＭＯＳ半導体装置の製造方法を示す断面図、図６は
上記第１実施例により得られる相補形ＭＯＳ半導体装置
の断面図であって、図６において、１１は第１導電形の
半導体基板としてのＰ形半導体基板、１２はＰ形半導体
基板１１の所定部位に形成された第２導電形の低濃度領
域としてのＮ形低濃度不純物層、１３はＰ形半導体基板
１１におけるＮ形低濃度不純物層１２と該Ｎ形低濃度不
純物層１２が形成されていない基板本体部とに亘って形
成された開口部、１６は開口部１３の底面におけるＮ形
低濃度不純物層１２が形成されていない側に形成された
Ｎチャネル形ＭＯＳのソース層、１７はＰ形半導体基板
１１の表面における開口部１３に臨む部位に形成された
Ｎチャネル形ＭＯＳのドレイン層、１９は開口部１３の
底面におけるＮ形低濃度不純物層１２が形成されている
側に形成されたＰ形チャネル形ＭＯＳのソース層、２０
はＮ形低濃度不純物層１２の表面における開口部１３に
臨む部位に形成されたＮチャネル形ＭＯＳのドレイン
層、２１は開口部１３の両側壁に形成されたゲート酸化
膜、２２は開口部１３内に形成されたゲート電極であ
る。
【００２３】以下、図１〜図６に基づいて本発明の第１
実施例に係る相補形ＭＯＳ半導体装置の製造方法を説明
する。
実施例に係る相補形ＭＯＳ半導体装置の製造方法を説明
する。
【００２４】まず、図１に示すように、Ｐ形半導体基板
１１の所定部位に周知の方法によりＮ形低濃度不純物層
１２を形成する。
１１の所定部位に周知の方法によりＮ形低濃度不純物層
１２を形成する。
【００２５】次に、図２に示すように、Ｐ形半導体基板
１１におけるＮ形低濃度不純物層１２が形成されている
部位と形成されていない基板本体部とに亘って開口部１
３を形成した後、基板本体部側の開口部１３の壁面及び
Ｎ形低濃度不純物層側の開口部１３の壁面に、例えば二
酸化珪素膜よりなる第１のイオン注入阻止膜１４を形成
する。
１１におけるＮ形低濃度不純物層１２が形成されている
部位と形成されていない基板本体部とに亘って開口部１
３を形成した後、基板本体部側の開口部１３の壁面及び
Ｎ形低濃度不純物層側の開口部１３の壁面に、例えば二
酸化珪素膜よりなる第１のイオン注入阻止膜１４を形成
する。
【００２６】次に、図３に示すように、Ｐ形半導体基板
１１及び開口部１３の全面に感光性樹脂膜等からなる第
２のイオン注入阻止膜１５を形成した後、開口部１３の
底面における基板本体部側の部位及びＰ形半導体基板１
１の表面における開口部１３に臨む部位を各々露出す
る。次に、露出した開口部底面及びＰ形半導体基板表面
にＮ形の不純物をイオン注入して、該開口部底面及びＰ
形半導体基板表面にＮチャネル形ＭＯＳのソース層１６
及びドレイン層１７を各々形成する。
１１及び開口部１３の全面に感光性樹脂膜等からなる第
２のイオン注入阻止膜１５を形成した後、開口部１３の
底面における基板本体部側の部位及びＰ形半導体基板１
１の表面における開口部１３に臨む部位を各々露出す
る。次に、露出した開口部底面及びＰ形半導体基板表面
にＮ形の不純物をイオン注入して、該開口部底面及びＰ
形半導体基板表面にＮチャネル形ＭＯＳのソース層１６
及びドレイン層１７を各々形成する。
【００２７】次に、図４に示すように、第２のイオン注
入阻止膜１５を除去した後、Ｐ形半導体基板１１及び開
口部１３の全面に感光性樹脂膜等からなる第３のイオン
注入阻止膜１８を形成し、その後、開口部１３の底面に
おけるＮ形低濃度不純物層１２が形成されている側の部
位、及びＮ形低濃度不純物層１２の表面における開口部
１３に臨む部位を各々露出する。次に、露出した開口部
底面及びＮ形低濃度不純物層表面にＰ形の不純物をイオ
ン注入して、該開口部底面及びＮ形低濃度不純物層表面
にＰチャネル形ＭＯＳのソース層１９及びドレイン層２
０を各々形成する。
入阻止膜１５を除去した後、Ｐ形半導体基板１１及び開
口部１３の全面に感光性樹脂膜等からなる第３のイオン
注入阻止膜１８を形成し、その後、開口部１３の底面に
おけるＮ形低濃度不純物層１２が形成されている側の部
位、及びＮ形低濃度不純物層１２の表面における開口部
１３に臨む部位を各々露出する。次に、露出した開口部
底面及びＮ形低濃度不純物層表面にＰ形の不純物をイオ
ン注入して、該開口部底面及びＮ形低濃度不純物層表面
にＰチャネル形ＭＯＳのソース層１９及びドレイン層２
０を各々形成する。
【００２８】次に、図５に示すように、第１のイオン注
入阻止膜１４及び第３のイオン注入阻止膜１８を除去し
た後、Ｐ形半導体基板１１及び開口部１３の全面にゲー
ト酸化膜２１を形成し、さらに開口部１３に、Ｐチャネ
ル形ＭＯＳ及びＮチャネル形ＭＯＳ共通のゲート電極と
しての多結晶珪素膜等からなるゲート電極２２を形成す
る。
入阻止膜１４及び第３のイオン注入阻止膜１８を除去し
た後、Ｐ形半導体基板１１及び開口部１３の全面にゲー
ト酸化膜２１を形成し、さらに開口部１３に、Ｐチャネ
ル形ＭＯＳ及びＮチャネル形ＭＯＳ共通のゲート電極と
しての多結晶珪素膜等からなるゲート電極２２を形成す
る。
【００２９】次に、図６に示すように、Ｐ形半導体基板
１１及びゲート電極２２の全面に二酸化珪素膜等からな
る絶縁膜２３を形成した後、該絶縁膜２３の所定部位に
開口部を形成すると共に該開口部に金属配線層２４，２
５，２６を形成して、相補形ＭＯＳ半導体装置を得る。
１１及びゲート電極２２の全面に二酸化珪素膜等からな
る絶縁膜２３を形成した後、該絶縁膜２３の所定部位に
開口部を形成すると共に該開口部に金属配線層２４，２
５，２６を形成して、相補形ＭＯＳ半導体装置を得る。
【００３０】以上のように第１実施例によると、開口部
１３の側壁に、Ｐ形半導体基板１１表面に対して各々垂
直方向に延び且つ互いに対向するＮチャネル形ＭＯＳと
Ｐチャネル形ＭＯＳが形成され、開口部１３の内部に共
通のゲート電極２２が形成された相補形ＭＯＳ半導体装
置を形成することができる。
１３の側壁に、Ｐ形半導体基板１１表面に対して各々垂
直方向に延び且つ互いに対向するＮチャネル形ＭＯＳと
Ｐチャネル形ＭＯＳが形成され、開口部１３の内部に共
通のゲート電極２２が形成された相補形ＭＯＳ半導体装
置を形成することができる。
【００３１】尚、前記第１実施例において、図２に示し
たように開口部１３の側壁のみに第１のイオン注入阻止
膜１４を形成する代わりに、図７に示すようにＰ形半導
体基板１１及び開口部１３の全面に薄いゲート酸化膜と
しての二酸化珪素膜２７等を形成し該二酸化珪素膜２７
の上に、又は図示してしないが二酸化珪素膜２７を形成
することなくＰ形半導体基板１１の上に直接に、図３以
下に示した方法と同様の方法で第２のイオン注入阻止膜
１５を形成した後、図８に示すように、斜め方向からイ
オン注入して、Ｎチャネル形ＭＯＳのソース及びドレイ
ン層１６，１７を各々形成してもよい。
たように開口部１３の側壁のみに第１のイオン注入阻止
膜１４を形成する代わりに、図７に示すようにＰ形半導
体基板１１及び開口部１３の全面に薄いゲート酸化膜と
しての二酸化珪素膜２７等を形成し該二酸化珪素膜２７
の上に、又は図示してしないが二酸化珪素膜２７を形成
することなくＰ形半導体基板１１の上に直接に、図３以
下に示した方法と同様の方法で第２のイオン注入阻止膜
１５を形成した後、図８に示すように、斜め方向からイ
オン注入して、Ｎチャネル形ＭＯＳのソース及びドレイ
ン層１６，１７を各々形成してもよい。
【００３２】また、前記第１実施例において、図６に示
したように開口部１３の全面に亘ってゲート電極２２を
一度に形成しないで、次のようにしてゲート電極を形成
してもよい。すなわち、まず図９に示すように開口部１
３の側壁のみに多結晶珪素膜２８，２９を形成する。次
に図１０に示すように、開口部１３の底面に二酸化珪素
膜等からなる絶縁膜３０を形成した後、絶縁膜３０上に
多結晶珪素膜或いは高融点金属などの低抵抗膜３１を形
成し該低抵抗膜３１により多結晶珪素膜２８，２９を接
続することによりゲート電極を形成してもよい。
したように開口部１３の全面に亘ってゲート電極２２を
一度に形成しないで、次のようにしてゲート電極を形成
してもよい。すなわち、まず図９に示すように開口部１
３の側壁のみに多結晶珪素膜２８，２９を形成する。次
に図１０に示すように、開口部１３の底面に二酸化珪素
膜等からなる絶縁膜３０を形成した後、絶縁膜３０上に
多結晶珪素膜或いは高融点金属などの低抵抗膜３１を形
成し該低抵抗膜３１により多結晶珪素膜２８，２９を接
続することによりゲート電極を形成してもよい。
【００３３】さらに、図１１に示すように、開口部１３
の全面に亘って絶縁層３０を形成する一方、多結晶珪素
膜２８，２９を金属配線層２５で接続することによりゲ
ート電極を形成してもよい。
の全面に亘って絶縁層３０を形成する一方、多結晶珪素
膜２８，２９を金属配線層２５で接続することによりゲ
ート電極を形成してもよい。
【００３４】以下、本発明の第２実施例に係る相補形Ｍ
ＯＳ半導体装置の製造方法を図１２〜図１７に基づいて
説明する。尚、本第２実施例においては、第１実施例と
同様の構成要素については同一符号を付してその説明を
省略する。
ＯＳ半導体装置の製造方法を図１２〜図１７に基づいて
説明する。尚、本第２実施例においては、第１実施例と
同様の構成要素については同一符号を付してその説明を
省略する。
【００３５】まず、図１２に示すように、第１実施例と
同様に、第１導電形の半導体基板としてのＰ形半導体基
板１１の所定部位に、第２導電形の低濃度領域としての
Ｎ形低濃度不純物層１２を形成した後、Ｐ形半導体基板
１１の全面に二酸化珪素膜等からなる第４のイオン注入
阻止膜３２を形成する。
同様に、第１導電形の半導体基板としてのＰ形半導体基
板１１の所定部位に、第２導電形の低濃度領域としての
Ｎ形低濃度不純物層１２を形成した後、Ｐ形半導体基板
１１の全面に二酸化珪素膜等からなる第４のイオン注入
阻止膜３２を形成する。
【００３６】次に、図１３に示すように、第４のイオン
注入阻止膜３２及びＰ形半導体基板１１におけるＮ形低
濃度不純物層１２が形成されている部位と形成されてい
ない基板本体部とに亘って開口部１３を形成した後、開
口部１３の両側壁に例えば二酸化珪素膜よりなる第１の
イオン注入阻止膜１４を形成する。次に、開口部１３の
底面における基板本体部側の部位にＮ形の不純物を斜め
イオン注入法等によりイオン注入して、開口部１３の底
部における基板本体部側にＮチャネル形ＭＯＳのソース
層１６を形成する。
注入阻止膜３２及びＰ形半導体基板１１におけるＮ形低
濃度不純物層１２が形成されている部位と形成されてい
ない基板本体部とに亘って開口部１３を形成した後、開
口部１３の両側壁に例えば二酸化珪素膜よりなる第１の
イオン注入阻止膜１４を形成する。次に、開口部１３の
底面における基板本体部側の部位にＮ形の不純物を斜め
イオン注入法等によりイオン注入して、開口部１３の底
部における基板本体部側にＮチャネル形ＭＯＳのソース
層１６を形成する。
【００３７】次に、図１４に示すように、開口部１３の
底面におけるＮ形低濃度不純物層１２が形成されている
部位にＰ形の不純物を前記同様に斜めイオン注入法等に
よりイオン注入して、開口部１３の底部におけるＮ形低
濃度不純物層側にＰチャネル形ＭＯＳのソース層１９を
形成する。
底面におけるＮ形低濃度不純物層１２が形成されている
部位にＰ形の不純物を前記同様に斜めイオン注入法等に
よりイオン注入して、開口部１３の底部におけるＮ形低
濃度不純物層側にＰチャネル形ＭＯＳのソース層１９を
形成する。
【００３８】次に、図１５に示すように、開口部１３の
壁面全体に亘ってゲート酸化膜２１を形成した後、ゲー
ト酸化膜２１の内側に、Ｐチャネル形ＭＯＳ及びＮチャ
ネル形ＭＯＳ共通のゲート電極としての多結晶珪素膜等
からなるゲート電極２２を形成する。
壁面全体に亘ってゲート酸化膜２１を形成した後、ゲー
ト酸化膜２１の内側に、Ｐチャネル形ＭＯＳ及びＮチャ
ネル形ＭＯＳ共通のゲート電極としての多結晶珪素膜等
からなるゲート電極２２を形成する。
【００３９】次に、図１６に示すように、ゲート電極２
２及びＰ形半導体基板１１の全面に感光性樹脂膜等から
なる第５のイオン注入阻止膜３３を形成した後、Ｐ形半
導体基板１１の表面における開口部１３に臨む部位を露
出し、該露出した部位にＮ形の不純物をイオン注入して
Ｎチャネル形ＭＯＳのドレイン層１７を形成する。
２及びＰ形半導体基板１１の全面に感光性樹脂膜等から
なる第５のイオン注入阻止膜３３を形成した後、Ｐ形半
導体基板１１の表面における開口部１３に臨む部位を露
出し、該露出した部位にＮ形の不純物をイオン注入して
Ｎチャネル形ＭＯＳのドレイン層１７を形成する。
【００４０】次に、図１７に示すように、第５のイオン
注入阻止膜３３を除去した後、ゲート電極２２及びＮ形
低濃度不純物層１２の全面に感光性樹脂膜等からなる第
６のイオン注入阻止膜３４を形成した後、Ｎ形低濃度不
純物層１２の表面における開口部１３に臨む部位を露出
し、該露出した部位にＰ形の不純物をイオン注入してＰ
チャネル形ＭＯＳのドレイン層２０を形成する。
注入阻止膜３３を除去した後、ゲート電極２２及びＮ形
低濃度不純物層１２の全面に感光性樹脂膜等からなる第
６のイオン注入阻止膜３４を形成した後、Ｎ形低濃度不
純物層１２の表面における開口部１３に臨む部位を露出
し、該露出した部位にＰ形の不純物をイオン注入してＰ
チャネル形ＭＯＳのドレイン層２０を形成する。
【００４１】次に、第１実施例と同様、図６に示すよう
に、Ｐ形半導体基板１１の全面に二酸化珪素膜等からな
る絶縁膜２３を形成した後、該絶縁膜２３の所定部位に
開口部を形成すると共に該開口部に金属配線層２３，２
４，２５を形成して、相補形ＭＯＳ半導体装置を得る。
に、Ｐ形半導体基板１１の全面に二酸化珪素膜等からな
る絶縁膜２３を形成した後、該絶縁膜２３の所定部位に
開口部を形成すると共に該開口部に金属配線層２３，２
４，２５を形成して、相補形ＭＯＳ半導体装置を得る。
【００４２】以上のようにして、本第２実施例によれ
ば、開口部１３の側壁にＰ形半導体基板１１表面に対し
て各々垂直方向に延び、且つ互いに対向するＮチャネル
形ＭＯＳとＰチャネル形ＭＯＳを形成し、共通のゲート
電極２２を開口部１３に形成することにより、相補形Ｍ
ＯＳ半導体装置を形成することができる。
ば、開口部１３の側壁にＰ形半導体基板１１表面に対し
て各々垂直方向に延び、且つ互いに対向するＮチャネル
形ＭＯＳとＰチャネル形ＭＯＳを形成し、共通のゲート
電極２２を開口部１３に形成することにより、相補形Ｍ
ＯＳ半導体装置を形成することができる。
【００４３】
【発明の効果】以上説明したように、請求項１の発明に
係る相補形半導体装置によると、第１導電形及び第２導
電形のＭＯＳのソース及びドレインを半導体基板表面に
対して各々垂直方向に配置し、且つゲート酸化膜を半導
体基板表面に対して垂直方向に形成したため、半導体基
板表面におけるゲート酸化膜の占める面積を小さくする
ことができるので、相補形ＭＯＳ半導体装置を高集積化
することができる。
係る相補形半導体装置によると、第１導電形及び第２導
電形のＭＯＳのソース及びドレインを半導体基板表面に
対して各々垂直方向に配置し、且つゲート酸化膜を半導
体基板表面に対して垂直方向に形成したため、半導体基
板表面におけるゲート酸化膜の占める面積を小さくする
ことができるので、相補形ＭＯＳ半導体装置を高集積化
することができる。
【００４４】また、開口部にゲート電極を第１導電形及
び第２導電形のＭＯＳに共通して形成したため、半導体
基板表面におけるゲート電極の占める面積を小さくする
ことができるので、相補形ＭＯＳ半導体装置をいっそう
高集積化することができる。
び第２導電形のＭＯＳに共通して形成したため、半導体
基板表面におけるゲート電極の占める面積を小さくする
ことができるので、相補形ＭＯＳ半導体装置をいっそう
高集積化することができる。
【００４５】請求項２又は３の発明によると、第１導電
形及び第２導電形のＭＯＳのソース及びドレインの一方
を半導体基板の表面部に、他方を開口部の底部に各々形
成し、ゲート酸化膜を開口部の壁面に沿って形成するた
め、各ＭＯＳのソース及びドレインを半導体基板表面に
対して垂直方向に配置すると共にゲート酸化膜を半導体
基板表面に対して垂直方向に形成することができる。
形及び第２導電形のＭＯＳのソース及びドレインの一方
を半導体基板の表面部に、他方を開口部の底部に各々形
成し、ゲート酸化膜を開口部の壁面に沿って形成するた
め、各ＭＯＳのソース及びドレインを半導体基板表面に
対して垂直方向に配置すると共にゲート酸化膜を半導体
基板表面に対して垂直方向に形成することができる。
【００４６】また、開口部に第１導電形及び第２導電形
のＭＯＳのゲート酸化膜に各々接続するゲート電極を形
成するため、該ゲート電極を第１導電形及び第２導電形
のＭＯＳに共通のゲート電極とすることができる。
のＭＯＳのゲート酸化膜に各々接続するゲート電極を形
成するため、該ゲート電極を第１導電形及び第２導電形
のＭＯＳに共通のゲート電極とすることができる。
【００４７】従って、請求項２又は３の発明によると、
請求項１の発明に係る相補形ＭＯＳ半導体装置を簡易に
製造することができる。
請求項１の発明に係る相補形ＭＯＳ半導体装置を簡易に
製造することができる。
【図１】本発明の第１実施例に係る相補形ＭＯＳ半導体
装置の製造方法における低濃度領域を形成する工程を示
す断面図である。
装置の製造方法における低濃度領域を形成する工程を示
す断面図である。
【図２】第１実施例に係る相補形ＭＯＳ半導体装置の製
造方法における開口部を形成する工程を示す断面図であ
る。
造方法における開口部を形成する工程を示す断面図であ
る。
【図３】第１実施例に係る相補形ＭＯＳ半導体装置の製
造方法におけるＮチャネル形ＭＯＳのソース層及びドレ
イン層を形成する工程を示す断面図である。
造方法におけるＮチャネル形ＭＯＳのソース層及びドレ
イン層を形成する工程を示す断面図である。
【図４】第１実施例に係る相補形ＭＯＳ半導体装置の製
造方法におけるＮチャネル形ＭＯＳのソース層及びドレ
イン層を形成する工程を示す断面図である。
造方法におけるＮチャネル形ＭＯＳのソース層及びドレ
イン層を形成する工程を示す断面図である。
【図５】第１実施例に係る相補形ＭＯＳ半導体装置の製
造方法におけるゲート電極を形成する工程を示す断面図
である。
造方法におけるゲート電極を形成する工程を示す断面図
である。
【図６】第１実施例に係る相補形ＭＯＳ半導体装置の製
造方法における金属配線層を形成する工程を示す断面図
である。
造方法における金属配線層を形成する工程を示す断面図
である。
【図７】第１実施例の変形例に係る相補形ＭＯＳ半導体
装置の製造方法におけるゲート酸化膜を形成する工程を
示す断面図である。
装置の製造方法におけるゲート酸化膜を形成する工程を
示す断面図である。
【図８】第１実施例の変形例に係る相補形ＭＯＳ半導体
装置の製造方法におけるＮチャネル形ＭＯＳのソース及
びドレイン層を形成する工程を示す断面図である。
装置の製造方法におけるＮチャネル形ＭＯＳのソース及
びドレイン層を形成する工程を示す断面図である。
【図９】第１実施例の変形例に係る相補形ＭＯＳ半導体
装置の製造方法におけるＮチャネル形ＭＯＳのソース及
びドレイン層を形成する工程を示す断面図である。
装置の製造方法におけるＮチャネル形ＭＯＳのソース及
びドレイン層を形成する工程を示す断面図である。
【図１０】第１実施例の変形例に係る相補形ＭＯＳ半導
体装置の製造方法における絶縁膜及び低抵抗膜を形成す
る工程を示す断面図である。
体装置の製造方法における絶縁膜及び低抵抗膜を形成す
る工程を示す断面図である。
【図１１】第１実施例の変形例に係る相補形ＭＯＳ半導
体装置の製造方法における金属配線層を形成する工程を
示す断面図である。
体装置の製造方法における金属配線層を形成する工程を
示す断面図である。
【図１２】本発明の第２実施例に係る相補形ＭＯＳ半導
体装置の製造方法における低濃度領域を形成する工程を
示す断面図である。
体装置の製造方法における低濃度領域を形成する工程を
示す断面図である。
【図１３】本発明の第２実施例に係る相補形ＭＯＳ半導
体装置の製造方法における開口部及びＮチャネル形ＭＯ
Ｓのソース層を形成する工程を示す断面図である。
体装置の製造方法における開口部及びＮチャネル形ＭＯ
Ｓのソース層を形成する工程を示す断面図である。
【図１４】本発明の第２実施例に係る相補形ＭＯＳ半導
体装置の製造方法におけるＰチャネル形ＭＯＳのソース
層を形成する工程を示す断面図である。
体装置の製造方法におけるＰチャネル形ＭＯＳのソース
層を形成する工程を示す断面図である。
【図１５】本発明の第２実施例に係る相補形ＭＯＳ半導
体装置の製造方法におけるゲート電極を形成する工程を
示す断面図である。
体装置の製造方法におけるゲート電極を形成する工程を
示す断面図である。
【図１６】本発明の第２実施例に係る相補形ＭＯＳ半導
体装置の製造方法におけるＮチャネル形ＭＯＳのドレイ
ン層を形成する工程を示す断面図である。
体装置の製造方法におけるＮチャネル形ＭＯＳのドレイ
ン層を形成する工程を示す断面図である。
【図１７】本発明の第２実施例に係る相補形ＭＯＳ半導
体装置の製造方法におけるＰチャネル形ＭＯＳのドレイ
ン層を形成する工程を示す断面図である。
体装置の製造方法におけるＰチャネル形ＭＯＳのドレイ
ン層を形成する工程を示す断面図である。
【図１８】従来の相補形ＭＯＳ半導体装置の製造方法に
おける低濃度領域を形成する工程を示す断面図である。
おける低濃度領域を形成する工程を示す断面図である。
【図１９】従来の相補形ＭＯＳ半導体装置の製造方法に
おけるゲート酸化膜及びゲート電極を形成する工程を示
す断面図である。
おけるゲート酸化膜及びゲート電極を形成する工程を示
す断面図である。
【図２０】従来の相補形ＭＯＳ半導体装置の製造方法に
おけるＮチャネル形ＭＯＳのソース層及びドレイン層を
形成する工程を示す断面図である。
おけるＮチャネル形ＭＯＳのソース層及びドレイン層を
形成する工程を示す断面図である。
【図２１】従来の相補形ＭＯＳ半導体装置の製造方法に
おけるＰチャネル形ＭＯＳのソース層及びドレイン層を
形成する工程を示す断面図である。
おけるＰチャネル形ＭＯＳのソース層及びドレイン層を
形成する工程を示す断面図である。
【図２２】従来の相補形ＭＯＳ半導体装置の製造方法に
おける絶縁膜及び金属配線層を形成する工程を示す断面
図である。
おける絶縁膜及び金属配線層を形成する工程を示す断面
図である。
１１ Ｐ形半導体基板 １２ Ｎ形低濃度不純物層 １３ 開口部 １６ Ｎチャネル形ＭＯＳのソース層 １７ Ｎチャネル形ＭＯＳのドレイン層 １９ Ｐチャネル形ＭＯＳのソース層 ２０ Ｐチャネル形ＭＯＳのドレイン層 ２１ ゲート酸化膜 ２２ ゲート電極
Claims (3)
- 【請求項１】 第１導電形の半導体基板の所定部位に第
２導電形の低濃度領域が形成され、前記半導体基板にお
ける前記低濃度領域が形成されていない基板本体部と前
記低濃度領域とに亘って開口部が形成され、該開口部の
底部における低濃度領域側の壁面下方に第１の第１導電
形不純物層が形成され、前記低濃度領域の表面部におけ
る前記開口部に臨む部位に第２の第１導電形不純物層が
形成され、前記開口部の底部における基板本体部側の壁
面下方に第１の第２導電形不純物層が形成され、前記基
板本体部の表面部における前記開口部に臨む部位に第２
の第２導電形不純物層が形成され、前記開口部の低濃度
領域側の壁面及び基板本体部側の壁面に沿ってゲート酸
化膜が各々形成され、前記開口部内に前記両ゲート酸化
膜に各々接続されたゲート電極が形成され、前記第１及
び第２の第１導電形不純物層の一方が第１導電形ＭＯＳ
のソースに、他方が第１導電形ＭＯＳのドレインに設定
され、前記第１及び第２の第２導電形不純物層の一方が
第２導電形ＭＯＳのソースに、他方が第２導電形ＭＯＳ
のドレインに設定されていることを特徴とする相補形Ｍ
ＯＳ半導体装置。 - 【請求項２】 第１導電形の半導体基板の所定部位に第
２導電形の低濃度領域を形成する工程、前記半導体基板
における前記低濃度領域が形成されていない基板本体部
と前記低濃度領域とに亘って開口部を形成する工程、該
開口部の底部における低濃度領域側の壁面下方に第１の
第１導電形不純物層を形成すると共に前記低濃度領域の
表面部における前記開口部に臨む部位に第２の第１導電
形不純物層を形成する工程、前記開口部の底部における
基板本体部側の壁面下方に第１の第２導電形不純物層を
形成すると共に前記基板本体部の表面部における前記開
口部に臨む部位に第２の第２導電形不純物層を形成する
工程、前記開口部の低濃度領域側の壁面及び基板本体部
側の壁面に沿ってゲート酸化膜を各々形成する工程、及
び前記開口部内に前記両ゲート酸化膜に各々接続される
ようにゲート電極を形成する工程を順次行なうと共に、
前記第１及び第２の第１導電形不純物層の一方を第１導
電形ＭＯＳのソースに、他方を第１導電形ＭＯＳのドレ
インに設定すると共に前記第１及び第２の第２導電形不
純物層の一方を第２導電形ＭＯＳのソースに、他方を第
２導電形ＭＯＳのドレインに設定することを特徴とする
相補形ＭＯＳ半導体装置の製造方法。 - 【請求項３】 第１導電形の半導体基板の所定部位に第
２導電形の低濃度領域を形成する工程、前記半導体基板
における前記低濃度領域が形成されていない基板本体部
と前記低濃度領域とに亘って開口部を形成する工程、該
開口部の底部における低濃度領域側の壁面下方に第１の
第１導電形不純物層を形成すると共に前記開口部の底部
における基板本体部側の壁面下方に第１の第２導電形不
純物層を形成する工程、前記開口部の低濃度領域側の壁
面及び基板本体部側の壁面に沿ってゲート酸化膜を各々
形成する工程、前記開口部内に前記第１及び第２のゲー
ト酸化膜に各々接続されるようにゲート電極を形成する
工程、及び前記低濃度領域の表面部における前記開口部
に臨む部位に第２の第１導電形不純物層を形成すると共
に前記基板本体部の表面部における前記開口部に臨む部
位に第２の第２導電形不純物層を形成する工程を順次行
なうと共に、前記第１及び第２の第１導電形不純物層の
一方を第１導電形ＭＯＳのソースに、他方を第１導電形
ＭＯＳのドレインに設定すると共に、前記第１及び第２
の第２導電形不純物層の一方を第２導電形ＭＯＳのソー
スに、他方を第２導電形ＭＯＳのドレインに設定するこ
とを特徴とする相補形ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3289022A JPH05129542A (ja) | 1991-11-06 | 1991-11-06 | 相補形ｍｏｓ半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3289022A JPH05129542A (ja) | 1991-11-06 | 1991-11-06 | 相補形ｍｏｓ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129542A true JPH05129542A (ja) | 1993-05-25 |
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ID=17737816
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3289022A Pending JPH05129542A (ja) | 1991-11-06 | 1991-11-06 | 相補形ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
-
1991
- 1991-11-06 JP JP3289022A patent/JPH05129542A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001017 |