KR20030025877A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20030025877A
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Abstract

반도체 장치는 반도체 기판에 한 쌍의 불순물 영역을 갖는다. 실리콘층은 상기 불순물 영역상에 형성된다. 게이트 절연막은 불순물 영역 사이에 형성된다. 게이트 전극은 게이트 절연막상에 형성된다. 제 1의 실리콘 질화막은 게이트 전극상에 형성된다. 실리콘 산화막은 게이트 전극의 측면상에 형성된다. 제 2의 실리콘 질화막은 실리콘 산화막의 측면상 및 실리콘층상에 부분적으로 형성된다. 도전층은 실리콘층상에 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
발명의 배경
발명의 분야
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 본 발명은 셀프 얼라인먼트에 의거한 콘택트 형성법 및 실리콘 선택 성장법을 사용하여 고밀도로 배치된 트랜지스터 및 그 제조 방법에 관한 것이다.
종래의 기술
고밀도의 반도체 장치를 얻기 위해, 현재 장치의 소형화 기술이 주목을 받고 있다. 보다 크고 고밀도의 스케일의 장치를 얻기 위해, 콘택트 및 하층 배선 패턴 사이의 마스크 얼라인먼트 마진이 감소된다.
이러한 마스크 얼라인먼트 마진을 감소시키는 방법으로서, 셀프 얼라인먼트법을 사용하여 콘택트를 형성하기 위한 기술이 예시된다.
상기 기술에서, 하층 배선 패턴이 실리콘 질화막으로 피복되고, 콘택트가 층간 절연막으로서의 실리콘 질화막과 하층 배선 패턴을 보호하기 위한 실리콘 질화막 사이에서 높은 에칭 선택율을 갖는 에칭에 의해 개구된다. 이러한 종래의 기술이, 예를 들어, 일본 특개평 Hei. 9-213949호에 기재되어 있다.
도 1의 A 내지 E를 참조하여, 이하에 종래의 기술을 개시한다.
우선, 도 1의 A에 도시된 바와 같이 게이트 산화막(2)이 반도체 기판상에 퇴적된다. 그 후, 그 위에 폴리실리콘막(3) 및 실리콘 질화막(24)이 차례로 퇴적되고, 포토리소그래피 및 이방성 드라이 에칭에 의해 불필요한 부분이 제거된다. 폴리실리콘막(3)으로 이루어진 게이트 전극이 그 위에 실리콘 질화막(24)이 적층되도록 형성된다. 그리고, 저농도 불순물 영역(10)이 이온 주입에 의해 반도체 기판(1)상에 형성된다.
그 후, 도 1의 B에 도시된 바와 같이, 실리콘 질화막(5)이 전체 표면상에 퇴적된다.
그리고, 도 1의 C에 도시된 바와 같이, 게이트 전극의 측벽부상에만 측벽막(6)이 남도록 이방성 드라이-에칭을 사용하여 실리콘 질화막(5)이 부분적으로 에치-백된다. 그 후, 고농도 불순물 영역(11)이 이온 주입에 의해 형성된다.
그 후, 도 1의 D에 도시된 바와 같이, 실리콘 산화막과 같은 층간 절연막(7)이 전체적으로 퇴적되고, 콘택트 홀(8)이 포토리소그래피 및 이방성 드라이 에칭에 의해 불필요한 부분을 제거함으로써 개구된다.
이러한 이방성 드라이 에칭에서, 실리콘 질화막의 에칭율은 실리콘 산화막의에칭율보다 낮으므로 에칭 선택율이 더 커진다.
그 결과, 콘택트 홀(8)의 상부 개구 치수가 인접 게이트 전극의 측벽막(6) 사이의 공간보다 크더라도, 게이트 전극은 실리콘 질화막(24)과 측벽막(6)에 의해 보호되므로, 게이트 전극은 후에 형성될 배선층(9)과 전기적으로 쇼트되지 않는다.
그리고, 도 1의 E에 도시된 바와 같이, 도전성 막이 전체 표면 위에 퇴적되고, 이방성 드라이 에칭 및 포토리소그래피에 의해 불필요한 부분을 제거함으로써 배선층(9)이 형성된다.
그러나, 상기 종래 기술에서, 쉽게 고온 분자를 추출할 수 있는 실리콘 질화막이 게이트 전극의 측벽막(6)으로서 사용된다.따라서, 트랜지스터 특성이 쉽게 열화된다. 상술한 종래 공보에도 이러한 문제를 해결하는 방법이 기재되고, 상기 방법은 도 2의 A 내지 G를 참조하여 설명한다.
우선, 도 2의 A에 도시된 바와 같이, 게이트 산화막(2)이 반도체 기판(1)상에 퇴적된다. 그 후, 폴리실리콘막(3)과 실리콘 질화막(4)이 차례로 퇴적되고, 포토리소그래피 및 이방성 드라이 에칭에 의해 불필요한 부분이 제거된다. 따라서, 그 위에 실리콘 질화막(4)이 적층된 폴리실리콘막(3)과 같은 게이트 전극이 형성된다.
그리고, 저농도 불순물 영역(10)이 이온 주입에 의해 반도체 기판(1)에 형성된다.
그 후, 도 2의 B에 도시된 바와 같이, 실리콘 산화막(12)이 전체 표면상에 퇴적된다.
그리고, 도 2의 C에 도시된 바와 같이, 실리콘 산화막(12)이 이방성 드라이 에칭에 의해 부분적으로 에치-백되어, 제 1의 측벽막(13)이 게이트 전극으로서 폴리실리콘막(3)의 측벽부상에만 남게 된다.
이러한 이방성 드라이-에칭에서, 실리콘 산화막 및 실리콘 질화막 사이의 에칭 선택율이 높아지게 된다. 그 결과, 에칭 시간을 조정함으로써 제 1의 측벽막(13)이 폴리실리콘막(3)과 거의 동일한 높이를 갖게 되지만, 폴리실리콘막(3)상의 실리콘 질화막(4)의 막두께는 크게 감소하지 않는다. 그 후, 고농도 불순물 영역(11)이 이온 주입에 의해 형성된다.
그리고, 도 2의 D에 도시된 바와 같이, 실리콘 질화막(15)이 측벽막(13)과 거의 동일한 막두께로 전체 표면상에 퇴적된다.
그리고, 도 2의 E에 도시된 바와 같이, 실리콘 질화막(15)이 이방성 드라이 에칭에 의해 부분적으로 에치-백되어, 제 2의 측벽막(16)이 게이트 전극으로서 폴리실리콘막(3) 및 게이트 전극상의 실리콘 질화막(4)의 측벽부상에만 남게 된다.
그리고, 도 2의 F에 도시된 바와 같이, 실리콘 산화막인 층간 절연막(7)이 전체 표면상에 퇴적되고, 드라이 에칭 및 포토리소그래피에 의해 불필요한 부분을 제거함으로써 콘택트 홀(8)이 개구된다.
이러한 이방성 드라이 에칭에서, 실리콘 산화막 및 실리콘 질화막 사이의 에칭 선택율이 높은 값으로 선택된다. 이로 인해, 콘택트 홀(8)의 상부 개구가 인접 게이트 전극의 측벽막(6) 사이의 공간보다 큰 치수를 갖더라도, 게이트 전극은 실리콘 질화막(4), 제 1의 측벽막(13) 및 제 2의 측벽막(16)에 의해 보호된다. 그 결과, 게이트 전극은 이후에 형성되는 배선막과 전기적으로 쇼트되지 않는다.
그리고, 도 2의 G에 도시된 바와 같이, 도전막이 전체 표면상에 퇴적되고, 이방성 드라이 에칭 및 포토리소그래피에 의해 불필요한 부분을 제거함으로써 배선층(9)이 형성된다.
상술한 기술을 사용함으로써, 제 1의 측벽막(13) 및 제 2의 측벽막(16)이 게이트 전극으로서의 폴리실리콘막(3)과 배선층(9) 사이에 배치된다. 따라서, 콘택트 홀(8)의 상부 개구의 치수가 인접 게이트 전극의 측벽막 사이의 공간보다 크더라도, 게이트 전극은 배선층(9)과 전기적으로 쇼트되지 않는다.
또한, 게이트 전극의 측벽막의 하부 부분이 실리콘 산화막으로 형성된다. 이로 인해, 실리콘 질화막의 경우에 비해 핫 캐리어가 쉽게 검출되지 않는다. 따라서, 트랜지스터 특성이 쉽게 열화되지 않는다.
제 2의 측벽막(16)이 형성되는 동시에, 제 1의 측벽막(13)의 측면상에 형성된 실리콘 질화막(15)이 완전히 제거되도록 에치-백이 수행되어야 한다.
그러나, 실리콘 질화막(15)의 막두께의 변동 및 에치-백 수행시 이방성 에칭율의 변동으로 인해 실제로는 실리콘 질화막(15)이 제 1의 측벽막(13)의 측면상에 부분적으로 남게될 수 있다.
이러한 환경에서, 콘택트 홀(8)의 바닥 부분의 치수가 소정값보다 작아지게 되어, 콘택트 저항이 크게 증가된다.
실리콘 질화막(15)의 에치-백 수행시. 고농도 불순물 영역(11)의 표면이 오랫동안 에치-백 분위기에 있게 되어, 에칭 손상을 입게 된다. 따라서, 트랜지스터의 특성이 저하된다.
또한, 제 1의 측벽막(13)은 실리콘 산화막으로 이루어진다. 따라서, 제 1의 측벽막(13)은 배선층이 형성되기 전에 콘택트의 바닥 부분상의 자연 산화막을 제거하기 위한 플루오르화 수소산 화학 용액을 처리하는 단계에서 에칭된다. 따라서, 폴리실리콘막(3)이 배선층(6)과 전기적으로 쇼트될 수 있다.
제품의 종류에 따라, 트랜지스터의 소스/드레인 영역으로서 저농도 불순물 영역(10)만을 사용하고, 고농도 불순물 영역을 형성하지 않을 수도 있다.
예를 들어, 다이나믹 랜덤 액세스 메모리(DRAM)가 소스/드레인 영역으로서 N-형 저농도 불순물 영역(10)과 P-웰 영역 사이의 PN 접합에서 역방향의 누설 전류를 감소시키기 위해 이러한 구조를 사용한다.
이러한 구조를 사용하면, 배선층(9)에 대해 금속 재료를 사용기가 어렵다. 그 이유를 이하에 설명한다. 즉, 배선층(9)과 저농도 불순물 영역(10) 사이에 금속과 실리콘의 혼합물인 실리사이드층이 형성되는 경우에, PN 접합에 형성된 공핍층이 N-측을 향해 넓게 확장되어, 실리사이드층이 공핍층 내부로 들어가게 된다.
실리사이드층이 생성-재결합 센터(generation recombination center), 즉 GR 센터로서 기능할수 있으므로, 역방향의 누설 전류가 증가하게 된다. 배선층(9)과 저농도 불순물 영역(10)의 사이에 실리사이드층이 형성되지 않도록 배선층(9)은 주로 폴리실리콘으로 이루어진다. 이러한 경우에, 금속 배선층에 비해 콘택트 저항이 증가하게 된다.
본 발명의 목적은 셀프 얼라인먼트에 의해 형성되고 저항이 낮은 콘택트를 갖고 트랜지스터 특성이 쉽게 저하되지 않는 반도체 장치 및 그 제조 방법에 관한 것이다.
본 발명의 다른 목적은 추후에 기재된 내용을 통해 더욱 명확해 질 것이다.
본 발명의 제 1의 양상에 따르면, 반도체 기판에 한 쌍의 불순물 영역을 갖는 반도체 장치에 있어서,
불순물 영역상에 형성된 실리콘층;
불순물 영역 사이에 형성된 게이트 절연막;
게이트 절연막상에 형성된 게이트 전극;
게이트 전극상에 형성된 제 1의 실리콘 질화막;
게이트 전극의 측면상에 형성된 실리콘 산화막;
실리콘 산화막의 측면상에 형성되고 실리콘층상에 부분적으로 형성된 제 2의 실리콘 질화막; 및
실리콘층상에 형성된 도전층을 포함하는 반도체 장치를 제공하는 것이다.
또한, 게이트 전극이 폴리실리콘층 및 금속층 또는 금속 실리사이드층으로 이루어진는 것이 양호하다.
또한, 실리콘 산화막 및 제 2의 실리콘 질화막은 이중 측벽 스페이서를 구성하는 것이 양호하다.
또한, 실리콘층은 실리콘 게이트 전극으로부터 산화막에 의해서만 절연되고, 제 2의 질화막의 하부 에지는 실리콘층의 상부 표면과 접촉하는 것이 양호하다.
또한, 도전층은 제 1의 실리콘 질화막 및 이중 측벽 스페이서에 의해 게이트 전극으로부터 절연되는 것이 양호하다.
또한, 실리사이드층은 도전층과 실리콘층 사이에 배치되는 것이 양호하다.
또한, 공핍층은 불순물 영역 근처에 형성되고, 실리콘층은 공핍층이 티타늄 실리사이드층에 도달하는 것을 방지하기 위한 기능을 한다.
본 발명의 제 2의 양상에 따르면, 반도체 장치의 제조 방법은,
반도체 기판상에 게이트 절연막을 형성하는 단계;
게이트 절연막상에 게이트 전극을 형성하는 단계;
게이트 전극상에 제 1의 실리콘 질화막을 형성하는 단계;
게이트 전극의 측면에 실리콘 산화막을 형성하는 단계;
반도체 기판에서 게이트 전극의 양측에 불순물 영역을 형성하는 단계;
불순물 영역상에 실리콘층을 형성하는 단계;
실리콘 산화막의 측면에서 실리콘층상에 제 2의 실리콘 질화막을 부분적으로 형성하는 단계; 및
실리콘층상에 도전층을 형성하는 단계를 포함한다.
또한, 게이트 전극은 폴리실리콘층 및 금속층 또는 금속 실리사이드층으로 이루어지는 것이 바람직하다.
또한, 실리콘층은 선택적 에피택셜 성장에 의해 불순물 영역상에 선택적으로 성장되는 것이 바람직하다.
또한, 반도체 장치의 제조 방법은,
실리콘층상에 티타늄/티타늄 질화 적층막을 형성하는 단계; 및
열처리에 의해 실리콘층상에 티타늄 실리사이드층을 형성하는 단계를 더 포함한다.
또한, 공핍층은 불순물 영역 근처에 형성되고, 실리콘층은 공핍층이 티타늄 실리사이드층에 도달하지 않도록 방지하는 기능을 한다.
또한, 실리콘 산화막 및 제 2의 실리콘 질화막은 이중 측벽 스페이서를 구성하는 것이 바람직하다.
또한, 핫 캐리어(hot carrier)는 불순물 영역의 에치에서 발생되고, 제 2의 실리콘 질화막과 불순물 영역의 에지 사이의 거리는 제 2의 실리콘 질화막에서 핫 캐리어가 추출되지 않도록 선택되는 것이 바람직하다.
본 발명의 제 3의 실시예에 따르면,
반도체 기판상에 게이트 절연막을 형성하는 단계;
반도체 기판상에 폴리실리콘막, 및 금속막 또는 금속 실리사이드막, 및 제 1의 실리콘 질화막을 차례로 형성하는 단계;
리소그래피 및 이방성 드라이 에칭에 의해 불필요한 부분을 제거함으로써 게이트 전극을 형성하는 단계;
산화 분위기에서 적어도 폴리실리콘막의 측면을 산화하는 단계;
이방성 드라이 에칭에 의해 산화막을 에치-백하여 실리콘 기판의 표면을 노출시키는 단계;
이온 주입에 의해 소스/드레인 영역을 형성하는 단계;
실리콘 선택적 성장법에 의해 소스/드레인 영역상에 실리콘층을 성장하는 단계;
제 2의 실리콘 질화막을 전체적으로 성장하는 단계;
이방성 드라이 에칭에 의해 제 2의 실리콘 질화막을 에치-백하여 실리콘층을 노출시키는 단계;
실리콘 산화막으로 이루어진 층간 절연막을 형성하는 단계; 및
드라이 에칭 및 리소그래피에 의해 콘택트 홀을 개구하는 단계를 포함하는 반도체 장치를 제공한다.
본 발명에 따르면, 측벽 스페이서와 드레인 영역의 에지 사이의 거리가 커지게 된다. 여기에서, 측벽 스페이서가 실리콘 질화막으로 이루어지는 동안, 드레인 영역의 에지에서 쉽게 발생된다. 이러한 환경에서는, 핫 캐리어가 측벽 스페이서 내부에서 추출되지 않으므로 트랜지스터 특성이 저하되지 않는다.
또한, PN 접합에서 형성된 공핍층이 N-형 불순물 영역을 향해 크게 확장된다. 그러나, 공핍층이 확장되는 것이 방지되고, 불순물 영역상에 형성된 실리콘이 1E20/cm3의 인을 포함하는 N+형 영역이므로 티타늄 실리사이드층에 도달하지 않는다. 그 결과, 실리사이드층이 공핍층 내부로 들어가지 않게 되어, 역방향의 누설전류가 증가하지 않는다.
도 1의 A 내지 E는 셀프-얼라인먼트에 의한 종래의 콘택트 형성 기술을 설명하는 단면도.
도 2의 A 내지 G는 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도 3은 본 발명에 따른 반도체 장치를 도시하는 단면도.
도 4는 본 발명에 따른 반도체 장치를 도시하는 평면도.
도 5의 A 내지 F는 본 발명의 제 1의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 6의 A 내지 F는 본 발명의 제 1의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 평면도.
도 7의 A 내지 G는 본 발명의 제 2의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 8의 A 내지 G는 본 발명의 제 2의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 평면도.
♠도면의 주요 부호에 대한 부호의 설명♠
101 : 반도체 기판102 : 게이트 절연막
103 : 폴리실리콘막104 : 텅스텐 실리사이드
105 : 제 1의 실리콘 질화막106 : 실리콘 산화막
107 : 불순물 영역108 : 실리콘층
109 : 제 2의 실리콘 질화막110 : 실리콘 산화막
112 : 티타늄/티타늄 질화 적층막113 : 티타늄 실리사이드층
114 : 도전층
도 3 및 4를 참조하여, 본 발명에 따른 전계 트랜지스터(FET)와 같은 반도체장치에 관해 설명한다.
반도체 장치(전계 트랜지스터)는 게이트 절연막(102)을 통해 반도체 기판(101)상에 배치된 폴리실리콘(103) 및 텅스텐 실리사이드(104)로 이루어진 게이트 전극, 불순물 영역(107), 및 불순물 영역(107)상에만 선택적으로 성장된 실리콘층(108)을 포함한다.
이러한 구조에서, 실리콘 산화막(106)과 제 2의 실리콘 질화막(109)으로 이루어진 이중 측벽 스페이서가 전체적 또는 부분적으로 트랜지스터의 게이트 전극의 측면상에 배치된다. 성장 실리콘층(108)은 측벽 스페이서로서의 실리콘 산화막(106)에 의해서만 게이트 전극으로부터 절연되고, 측벽 스페이서로서의 제 2의 실리콘 질화막(109)의 하부 에지가 실리콘 질화막(108)의 상부 표면과 접촉한다.
콘택트 홀(111)을 채우는 도전층(114; 예를 들어, 텅스텐층)이 게이트 전극과 측벽 스페이서 위에 배치된 제 1의 실리콘 질화막(105)에 의해 게이트 전극으로붜 절연된다.
제 1의 실리콘 질화막(105)에서, 실리콘 산화막(110)이 배치되고, 도전층(114)이 티타늄/티타늄 질화 적층막(112)으로 피복된다. 티타늄 실리사이드(113)는 도전층(114)과 실리콘층(108) 사이에 배치된다.
도 5의 A 내지 F 및 도 6의 A 내지 F를 참조하여, 본 발명의 제 1의 실시예에 따른 반도체 장치의 제조 방법에 관해 설명한다.
도 5의 A 및 도 6의 A에 도시된 바와 같이, 반도체 기판(101)의 표면이 5nm의 두께로 열산화되어 게이트 산화막(102)을 형성한다. 그 후, 인을 포함하는 폴리실리콘막이 CVD에 의해 100nm의 두께로 성장되고, 그 후, 텅스텐 실리사이드(104)가 CVD 또는 스퍼터링에 의해 성장된다.
그리고, 제 1의 실리콘 질화막(105)이 CVD법에 의해 100nm의 두께로 퇴적된다. 제 1의 실리콘 질화막(105), 텅스텐 실리사이드(104) 및 폴리실리콘막(103)의 불필요한 부분이 제거되어 게이트 전극을 형성한다.
그리고, 도 5의 B 및 도 6의 B에 도시된 바와 같이, 패터닝된 텅스텐 실리사이드 및 열산화에 의해 패터닝된 폴리실리콘막(103)이 측면상에서 산화되어 약 10nm 두께의 실리콘 산화막(106)을 형성한다.
그리고, 게이트 전극 사이의 실리콘 기판상에 형성된 게이트 산화막(102)이 이방성 에칭에 의해 에치-백되어 실리콘 기판(101)의 표면을 노출시킨다. 그 후, 30keV의 에너지에서 인 이온이 1E13/cm2로 주입되어 드레인 영역으로서의 불순물 영역을 형성한다.
그리고, 도 5의 C 및 도 6의 C에 도시된 바와 같이, 1E20/cm3의 인을 포함하는 실리콘층(108)이 선택적 에피택셜 실리콘 성장을 사용하여 불순물 영역(107)상에 약 50nm의 두께로 성장된다.
그리고, 도 3의 D 및 도 4의 D에 도시된 바와 같이, 제 2의 실리콘 질화막(109)이 CVD에 의해 전체 표면상에 퇴적된다. 제 2의 실리콘 질화막(109)의 막 두께는 제 2의 실리콘 질화막(109)이 게이트 전극 사이에 묻히지 않도록 조정되는 것이 바람직하다. 예를 들어, 게이트 전극 사이의 공간이 150nm라면, 제 2의 실리콘 질화막(109)은 약 50nm의 두께를 갖는다. 그리고, 실리콘(108)상에 선택적으로 성장된 제 2의 실리콘 질화막(109)이 이방성 에칭에 의해 에치-백되어 실리콘층(108)의 표면을 노출시킨다.
그 후, 도 5의 E 및 도 6의 E에 도시된 바와 같이, 실리콘 산화막(110)이 CVD에 의해 500nm의 두께로 퇴적되고, 그 표면이 CMP에 의해 평탄화된다. 그리고, 리소그래피 및 이방성 드라이 에칭에 의해 실리콘 산화막(110)의 불필요한 부분을 제거하여 콘택트 홀(111)이 개구된다.
이러한 이방성 에칭에서, 실리콘 산화막은 실리콘 질화막보다 느린 에칭속도를 갖는다. 따라서, 도 5의 E 및 도 6의 E에 도시된 바와 같이, 콘택트 홀(111)의 상부 부분의 치수가 게이트 전극 사이의 공간보다 크다면, 게이트 전극이 제 1의 실리콘 질화막(105)과 제 2의 실리콘 질화막(109)으로 피복되므로 게이트 전극은 콘택트 홀(111)의 내부에서 부분적으로 노출되지 않는다.
그리고, 도 5의 F 및 도 6의 F에 도시된 바와 같이, 티타늄 및 티타늄 질화물이 CVD 또는 스퍼터링에 의해 각각 10nm로 성장되어 티타늄/티타늄 질화 적층막(112)이 형성된다. 그 후, 700℃에서 30초간 열처리가 수행되고, 그 결과, 티타늄이 실리콘과 반응하여 티타늄 실리사이드층(113)이 형성된다. 그리고, 텅스텐으로 이루어진 도전층(114)이 CVD에 의해 300nm으로 퇴적되고, 잇달아, 티타늄/티타늄 질화 적층막(112) 및 도전층(114)의 불필요한 부분이 CMP에 의해 제거된다.
도 7의 A 내지 G 및 도 8의 A 내지 G를 참조하여, 본 발명의 제 2의 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 7의 A 및 도 8의 A에 도시된 바와 같이, 반도체 기판(101)의 표면이 5nm의 두께로 열 산화되어 게이트 산화막(102)을 형성한다. 그 후, 인을 포함하는 폴리실리콘막이 CVD에 의해 100nm의 두께로 성장된고, 텅스텐 실리사이드(104)가 CVD 또는 스퍼터링에 의해 성장된다.
그리고, 제 1의 실리콘 질화막(105)이 CVD에 의해 100nm의 두께로 퇴적된다. 제 1의 실리콘 질화막(105), 텅스텐 실리사이드(104) 및 폴리실리콘막(103)의 불필요한 부분이 제거되어 게이트 전극을 형성한다.
그리고, 도 7의 B 및 도 8의 B에 도시된 바와 같이, 패터닝된 텅스텐 실리사이드(104) 및 열 산화에 의해 패터닝된 폴리실리콘막(103)이 측면상에서 산화되어 대략 10nm 두께로 실리콘 산화막(106)을 형성한다.
그리고, 게이트 전극 사이의 실리콘 기판(101)상에 형성된 게이트 산화막(102)이 이방성 에칭에 의해 에치-백되어 실리콘 기판(101)의 표면을 노출시킨다. 그 후, 30keV의 에너지에서 인 이온이 1E13/cm2로 주입되어 소스/드레인 영역으로서 불순물 영역을 형성한다.
그리고, 도 7의 C 및 도 8의 C에 도시된 바와 같이, 1E20/cm3의 인을 포함하는 실리콘층(108)이 선택적 에피택셜 실리콘 선장에 의해 불순물 영역(107)상에 대략 50nm의 두께로 성장된다.
그리고, 도 7의 D 및 도 8의 D에 도시된 바와 같이, 제 2의 실리콘질화막(109)이 CVD에 의해 전체 표면상에 퇴적된다. 제 2의 실리콘 질화막(109)의 두께는 제 2의 실리콘 질화막(109)이 게이트 전극 사이에 묻히지 않도록 선택되는 것이 바람직하다. 예를 들어, 게이트 전극의 공간이 150nm이면, 제 2의 실리콘 질화막(109)은 대략 50nm의 두께를 갖는다. 그리고, 실리콘 산화막(110)이 CVD에 의해 500nm로 퇴적되고, 표면이 CMP에 의해 평탄화된다.
그리고, 도 7의 E 및 도 8의 E에 도시된 바와 같이, 실리콘 산화막(110)의 불필요한 부분이 리소그래피 및 이방성 에칭에 의해 제거된다.
이러한 이방성 에칭에서, 실리콘 산화막(110)은 실리콘 질화막 보다 느린 에칭 속도를 갖는다. 이로 인해, 도 7의 E 및 도 8의 E에 도시된 바와 같이, 콘택트 홀(111)의 상부 부분의 치수가 게이트 전극 사이의 공간보다 크더라도, 게이트 전극이 제 1의 실리콘 질화막(105) 및 제 2의 실리콘 질화막(109)으로 피복되므로 게이트 전극이 부분적으로 노출되지 않는다.
그리고, 도 7의 F 및 도 8의 F에 도시된 바와 같이, 이방성 드라이 에칭에 의해 선택적으로 성장된 실리콘 층(108)상의 제 2의 실리콘 질화막(109)이 에치-백되어 실리콘층(108)의 표면을 노출시킨다.
그리고, 도 7의 G 및 도 8의 G에 도시된 바와 같이, 티타늄 및 티타늄 질화막이 CVD 또는 스퍼터링에 의해 10nm로 각각 성장되어, 티타늄/티타늄 질화 적층막(112)이 형성된다. 그 후, 700℃에서 30초간 열 처리가 수행되고, 그 결과, 티타늄이 실리콘과 반응하여 티타늄 실리사이드층(113)이 형성된다. 그리고, 텅스텐으로 이루어진 도전층(114)이 CVD에 의해 300nm로 퇴적되고, 티타늄/티타늄 질화적층막(112) 및 도전층(114)의 불필요한 부분이 CMP에 의해 제거된다.
본 발명에 따르면, 측벽 스페이서와 드레인 영역의 에지 사이의 거리가 커지게 된다. 여기에서, 측벽 스페이서가 실리콘 질화막으로 이루어지는 동안, 드레인 영역의 에지에서 쉽게 발생된다. 이러한 환경에서는, 핫 캐리어가 측벽 스페이서 내부에서 추출되지 않으므로 트랜지스터 특성이 저하되지 않는다.
또한, PN 접합에서 형성된 공핍층이 N-형 불순물 영역을 향해 크게 확장된다. 그러나, 공핍층이 확장되는 것이 방지되고, 불순물 영역상에 형성된 실리콘이 1E20/cm3의 인을 포함하는 N+형 영역이므로 티타늄 실리사이드층에 도달하지 않는다. 그 결과, 실리사이드층이 공핍층 내부로 들어가지 않게 되어, 역방향의 누설전류가 증가되지 않는다.
본 발명은 여러 실시예와 관련하여 기재되었지만, 본 발명의 범주를 벗어나지 않는 다양한 여러 방법에 의해 쉽게 실행될 수 있다.
예를 들어, 상기 실시예에 따라, 게이트 전극은 폴리실리콘(103) 및 텅스텐 실리사이드(104)로 이루어진다. 그러나, 본 발명은 이러한 구조에 한정되는 것이 아니라, 게이트 전극은 폴리실리콘층 및 금속층 또는 금속 실리사이드층이 형성되는 한 다른 재료로 이루어질 수 도 있다. 예를 들어, 텅스텐은 금속층으로서 채용될 수 있고, 티타늄 실리사이드는 다른 실리사이드층으로서 사용될 수 있다.

Claims (15)

  1. 반도체 기판에 한 쌍의 불순물 영역을 갖는 반도체 장치에 있어서,
    상기 불순물 영역상에 형성된 실리콘층;
    상기 불순물 영역 사이에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극상에 형성된 제 1의 실리콘 질화막;
    상기 게이트 전극의 표면상에 형성된 실리콘 산화막;
    상기 실리콘 산화막의 측면상에 형성되고 상기 실리콘층상에 부분적으로 형성된 제 2의 실리콘 질화막; 및
    상기 실리콘층상에 형성된 도전층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 게이트 전극은 폴리실리콘층 및 금속층 또는 금속 실리사이드층으로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 실리콘 산화막 및 상기 제 2의 실리콘 질화막은 이중 측벽 스페이서를 구성하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 실리콘층은 상기 실리콘 산화막에 의해서만 상기 게이트 전극으로부터 절연되고;
    상기 제 2의 질화막의 하부 에지는 상기 실리콘층의 상면과 접촉하는 것을 특징으로 하는 반도체 장치.
  5. 제 3항에 있어서,
    상기 도전층은 제 1의 실리콘 질화막 및 상기 이중 측벽 스페이서에 의헤 게이트 전극으로부터 절연되는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    실리사이드층은 상기 도전층과 상기 실리콘층 사이에 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    공핍층은 상기 불순물 영역 근처에 형성되고,
    상기 실리콘 층은 상기 공핍층이 상기 실리사이드층에 도달하는 것을 방지하기 위한 기능을 하는 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극상에 제 1의 실리콘 질화막을 형성하는 단계;
    상기 게이트 전극을 측면에 실리콘 산화막을 형성하는 단계;
    상기 반도체 기판의 게이트 전극의 양 측면에 불순물 영역을 형성하는 단계;
    상기 불순물 영역상에 실리콘층을 형성하는 단계;
    상기 실리콘 산화막의 측면에서 상기 실리콘층상에 제 2의 실리콘 질화막을 부분적으로 형성하는 단계; 및
    상기 실리콘층상에 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 게이트 전극은 폴리실리콘층 및 금속층 또는 금속 실리사이드층으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 8항에 있어서,
    상기 실리콘층은 선택적 에피택셜 성장에 의해 상기 불순물 영역상에 선택적으로 성장되는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 8항에 있어서,
    상기 실리콘층상에 티타늄/티타늄 질화 적층막을 형성하는 단계; 및
    열처리에 의해 상기 실리콘층상에 티타늄 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 11항에 있어서,
    공핍층은 상기 불순물 영역 근처에 형성되고;
    상기 실리콘층은 상기 공핍층이 상기 티타늄 실리사이드층에 도달하는 것을 방지하기 위한 기능을 하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제 8항에 있어서,
    상기 실리콘 산화막 및 상기 제 2의 실리콘 질화막은 이중 측벽 스페이서를 구성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 13항에 있어서,
    핫 캐리어는 상기 불순물 영역의 에지에서 생성되고;
    상기 제 2의 실리콘 질화막 및 상기 불순물 영역의 에지 사이의 거리는 핫 캐리어가 상기 제 2의 실리콘 질화막에서 트랩되지 않도록 선택되는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 반도체 기판상에 게이트 절연막을 형성하는 단계;
    상기 반도체 기판상에 폴리실리콘막 및 금속막 또는 금속 실리사이드막 및 제 1의 실리콘 질화막을 차례로 형성하는 단계;
    리소그래피 및 이방성 드라이 에칭에 의해 불필요한 부분을 제거함으로써 게이트 전극을 형성하는 단계;
    산화 분위기에서 상기 폴리실리콘막의 적어도 측면을 산화하는 단계;
    이방성 드라이 에칭에 의해 상화막을 에치-백하여 상기 실리콘 기판의 표면을 노출시키는 단계;
    이온 주입에 의해 소스/드레인 영역을 형성하는 단계;
    실리콘 선택적 성장에 의해 상기 소스/드레인 영역상에 실리콘층을 성장시키는 단계;
    제 2의 실리콘 질화막을 전체적으로 성장시키는 단계;
    이방성 드라이 에칭에 의해 상기 제 2의 실리콘 질화막을 에치-백하여 상기 실리콘층을 노출시키는 단계;
    실리콘 산화막으로 이루어진 층간 절연막을 형성하는 단계; 및
    리소그래피 및 드라이 에칭에 의해 콘택트 홀을 개구하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496258B1 (ko) * 2003-02-17 2005-06-17 삼성전자주식회사 콘택 패드를 포함하는 반도체 장치 및 이의 제조 방법
US7674697B2 (en) * 2005-07-06 2010-03-09 International Business Machines Corporation MOSFET with multiple fully silicided gate and method for making the same
JP4215787B2 (ja) 2005-09-15 2009-01-28 エルピーダメモリ株式会社 半導体集積回路装置およびその製造方法
US20070202677A1 (en) * 2006-02-27 2007-08-30 Micron Technology, Inc. Contact formation
US7569896B2 (en) * 2006-05-22 2009-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with stressed channels
US7364957B2 (en) * 2006-07-20 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for semiconductor device with improved source/drain junctions
US20080083955A1 (en) * 2006-10-04 2008-04-10 Kanarsky Thomas S Intrinsically stressed liner and fabrication methods thereof
KR100876758B1 (ko) * 2006-12-26 2009-01-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN111403341B (zh) * 2020-03-28 2023-03-28 电子科技大学 降低窄控制栅结构栅电阻的金属布线方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
JP3782119B2 (ja) * 1992-07-17 2006-06-07 株式会社東芝 半導体記憶装置
US5330929A (en) * 1992-10-05 1994-07-19 Motorola, Inc. Method of making a six transistor static random access memory cell
US6531730B2 (en) * 1993-08-10 2003-03-11 Micron Technology, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
US5326714A (en) * 1993-07-22 1994-07-05 Taiwan Semiconductor Manufacturing Company Method of making a fully used tub DRAM cell
US6057604A (en) * 1993-12-17 2000-05-02 Stmicroelectronics, Inc. Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
US5705427A (en) * 1994-12-22 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
JP2699921B2 (ja) * 1995-04-21 1998-01-19 日本電気株式会社 半導体装置の製造方法
JP3443219B2 (ja) * 1995-11-14 2003-09-02 株式会社日立製作所 半導体集積回路装置およびその製造方法
US6969671B2 (en) * 1995-11-14 2005-11-29 Renesas Technology Corporation Semiconductor integrated device and method of fabrication thereof
US5753555A (en) * 1995-11-22 1998-05-19 Nec Corporation Method for forming semiconductor device
JP2848299B2 (ja) * 1995-12-21 1999-01-20 日本電気株式会社 半導体装置及びその製造方法
US5719071A (en) * 1995-12-22 1998-02-17 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad sturcture in an integrated circuit
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
US5817562A (en) * 1997-01-24 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd Method for making improved polysilicon FET gate electrode structures and sidewall spacers for more reliable self-aligned contacts (SAC)
US5854127A (en) * 1997-03-13 1998-12-29 Micron Technology, Inc. Method of forming a contact landing pad
JP2950282B2 (ja) * 1997-04-24 1999-09-20 日本電気株式会社 半導体装置の製造方法
US5963824A (en) * 1997-07-09 1999-10-05 Advanced Micro Devices, Inc. Method of making a semiconductor device with adjustable threshold voltage
US5925918A (en) * 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
US5851890A (en) * 1997-08-28 1998-12-22 Lsi Logic Corporation Process for forming integrated circuit structure with metal silicide contacts using notched sidewall spacer on gate electrode
JP3544833B2 (ja) * 1997-09-18 2004-07-21 株式会社東芝 半導体装置及びその製造方法
TW363230B (en) * 1997-12-26 1999-07-01 Taiwan Semiconductor Mfg Co Ltd Manufacturing method for the flash memory cell with split-gate
US6188100B1 (en) * 1998-08-19 2001-02-13 Micron Technology, Inc. Concentric container fin capacitor
US6066552A (en) * 1998-08-25 2000-05-23 Micron Technology, Inc. Method and structure for improved alignment tolerance in multiple, singularized plugs
JP2000156502A (ja) * 1998-09-21 2000-06-06 Texas Instr Inc <Ti> 集積回路及び方法
JP2000106431A (ja) * 1998-09-28 2000-04-11 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2000114522A (ja) * 1998-10-08 2000-04-21 Toshiba Corp 半導体装置及びその製造方法
US6448140B1 (en) * 1999-02-08 2002-09-10 Taiwan Semiconductor Manufacturing Company Laterally recessed tungsten silicide gate structure used with a self-aligned contact structure including a straight walled sidewall spacer while filling recess
JP2000260952A (ja) * 1999-03-05 2000-09-22 Toshiba Corp 半導体装置
JP2000307110A (ja) * 1999-04-23 2000-11-02 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US6258678B1 (en) * 1999-08-02 2001-07-10 Taiwan Semiconductor Manufacturing Company Use of a wet etch dip step used as part of a self-aligned contact opening procedure
JP2001127291A (ja) * 1999-11-01 2001-05-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6486506B1 (en) * 1999-11-01 2002-11-26 Advanced Micro Devices, Inc. Flash memory with less susceptibility to charge gain and charge loss
JP2001196581A (ja) * 2000-01-17 2001-07-19 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US6455362B1 (en) * 2000-08-22 2002-09-24 Micron Technology, Inc. Double LDD devices for improved dram refresh
KR100363710B1 (ko) * 2000-08-23 2002-12-05 삼성전자 주식회사 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법
KR100373709B1 (ko) * 2000-09-05 2003-02-25 아남반도체 주식회사 반도체 소자 및 그 제조 방법
US6593198B2 (en) * 2000-09-18 2003-07-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2002124665A (ja) * 2000-10-12 2002-04-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002170941A (ja) * 2000-12-01 2002-06-14 Nec Corp 半導体装置及びその製造方法
TW480663B (en) * 2001-02-15 2002-03-21 Winbond Electronics Corp Method for combining self-aligned contact processing and salicide processing
US6693333B1 (en) * 2001-05-01 2004-02-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator circuit with multiple work functions
US6737312B2 (en) * 2001-08-27 2004-05-18 Micron Technology, Inc. Method of fabricating dual PCRAM cells sharing a common electrode
JP2003179224A (ja) * 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6537885B1 (en) * 2002-05-09 2003-03-25 Infineon Technologies Ag Transistor and method of manufacturing a transistor having a shallow junction formation using a two step EPI layer
US6624024B1 (en) * 2002-08-29 2003-09-23 Micron Technology, Inc. Method and apparatus for a flash memory device comprising a source local interconnect

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