CN110364476A - 一种半导体器件的制造方法 - Google Patents

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    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底；在所述半导体衬底中形成沟槽；形成覆盖所述沟槽底部和侧壁的衬垫层；在所述沟槽中填充隔离材料，以形成浅沟槽隔离结构；形成覆盖所述半导体衬底的保护层；其中，形成所述衬垫层和/或所述保护层的工艺为沉积工艺。本发明提供的半导体器件的制造方法，改用沉积工艺产生衬垫层和/或保护层，在工艺过程中没有氧气参加，因而不会引进应力，从而避免了晶格缺陷，最大限度降低了产生器件漏电现象的风险。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体设计与制造工艺，具体而言涉及一种半导体器件的制造方法。
背景技术
随着摩尔定律的进一步推进，集成电路的集成度越来越高，元器件的缩小化使得元器件之间的隔离结构也必须等比例缩小，这也就意味着隔离的难度越来越高。由于传统的场氧化法隔离有鸟嘴效应等原因，在90纳米及以下工艺中，浅沟槽隔离(Shallow TrenchIsolation，STI)已经被广泛应用。
为了改善沟槽和其中填充的隔离材料之间的界面特性，在填充隔离材料之前，通常在沟槽的底部和侧壁生长一层衬垫层，该衬垫层一般是采用热氧化法生长的一层氧化层。然而，由于氧化层生长过程伴随体积的增加，会在浅沟槽隔离结构的侧壁(特别是角落位置)产生比较大的应力而诱导晶格缺陷。虽然后续会进行退火步骤，但是该晶格缺陷并不能被彻底消除，给器件造成了潜在的漏电风险；并且，伴随衬垫层的氧化反应，要消耗衬底中的一部分硅，这会降低最终形成的有源区的宽度。此外，在形成浅沟槽隔离结构以后，还需在半导体衬底上生长一层保护层，作为后续阱离子注入的保护层，由此可以防止出现沟道效应，注入的深度的均匀性也更容易控制。然而，保护层的应力会诱导半导体衬底中发生晶格缺陷。
因此，需要提供一种新的半导体器件的制造方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在的至少一个问题，提供了一种半导体器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底中形成沟槽；
形成覆盖所述沟槽底部和侧壁的衬垫层；
在所述沟槽中填充隔离材料，以形成浅沟槽隔离结构；
形成覆盖所述半导体衬底的保护层；
其中，形成所述衬垫层和/或所述保护层的工艺为沉积工艺。
示例性地，所述衬垫层和/或所述保护层的材料包括氧化物。
示例性地，所述沉积工艺包括低压四乙基原硅酸盐沉积工艺或高温氧化物沉积工艺。
示例性地，所述低压四乙基原硅酸盐沉积工艺的工艺参数包括：工艺温度为600℃-700℃，沉积时间为15min-20min。
示例性地，所述高温氧化物沉积工艺的工艺参数包括：主工艺气体为二氯硅烷和N2O，主工艺温度为750℃-800℃，沉积时间为30min-50min。
示例性地，所述半导体衬底上形成有图案化的硬掩膜层。
示例性地，在填充所述隔离材料的步骤之后，形成所述保护层的步骤之前，还包括去除所述图案化的硬掩膜层的步骤。
示例性地，在所述沟槽中填充隔离材料的步骤包括：执行高密度等离子体化学气相沉积工艺，形成覆盖所述硬掩膜层并填充满所述沟槽的隔离材料；执行化学机械研磨工艺，去除所述隔离材料位于所述硬掩膜层上方的部分。
示例性地，在所述沟槽中填充隔离材料的步骤之前，还包括：执行退火工艺，以消除所述衬垫层生长过程中所产生的应力。
示例性地，在形成覆盖所述半导体衬底的保护层之后，还包括对所述半导体衬底进行阱离子注入以及去除所述保护层的步骤。
本发明提供的半导体器件的制造方法，改用沉积工艺产生衬垫层和/或保护层，在工艺过程中没有氧气参加，因而不会引进应力，从而避免了晶格缺陷，最大限度降低了产生器件漏电现象的风险。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为根据本发明一实施例的半导体器件的制造方法的示意性流程图；
图2A-图2G为根据本发明一实施例的半导体器件的制造方法中各步骤所获得的器件的示意性剖面图；
图3为根据本发明另一实施例的半导体器件的制造方法的示意性流程图；
图4A-图4G为根据本发明另一实施例的半导体器件的制造方法中各步骤所获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
当前大规模集成电路的标准工艺主要包括：首先提供半导体衬底，在半导体衬底上形成一层垫氧化层作为缓冲层，然后在所述垫氧化层上生长一层硬掩膜层，再通过光刻和刻蚀形成用于容置浅沟槽隔离结构的沟槽；采用热氧化法在沟槽底部和侧壁形成衬垫层；在沟槽中填充隔离材料；去除所述垫氧化层和硬掩膜层；采用牺牲氧化工艺在半导体衬底上生长一层氧化层，作为后续阱离子注入的保护层；最后形成栅极、源漏区以及互连层等。
在上述工艺中存在以下问题：首先，衬垫层在生长过程中要消耗衬底中的一部分硅以生成氧化硅，由于生长过程伴随氧化硅体积的增加，会在STI侧壁(特别是角落位置)产生比较大的应力而诱导氧化层产生晶格缺陷，虽然后续会执行退火工艺，但是晶格缺陷并不能被彻底消除，给器件造成了潜在的漏电风险，特别是对漏电要求特别高的应用场合；另外，伴随衬垫层的氧化反应，要消耗衬底中的一部分硅，这会降低最终形成有源区的宽度。其次，在牺牲氧化层的生长过程中，反应气体中的氧气会通过疏松的STI侧壁与衬底中的硅发生反应，随着侧壁氧化层的形成，应力也随着产生，应力会诱导硅晶体出现层错，这种晶体缺陷需要较高的温度和长时间退火消除，因为后续的工艺步骤没有高温退火动作，所以这种晶格缺陷伴随整个工艺结束，最终表现电性上的严重的漏电。
为了解决上述至少一个技术问题，本发明提出一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底中形成沟槽；形成覆盖所述沟槽底部和侧壁的衬垫层；在所述沟槽中填充隔离材料，以形成浅沟槽隔离结构；形成覆盖所述半导体衬底的保护层；其中，形成所述衬垫层和/或所述保护层的工艺为沉积工艺。
所述衬垫层和/或所述保护层的材料包括氧化物。所述沉积工艺包括低压四乙基原硅酸盐沉积工艺或高温氧化物沉积工艺。
所述低压四乙基原硅酸盐沉积工艺的工艺参数包括：工艺温度为600℃-700℃，沉积时间为15min-20min。
所述高温氧化物沉积工艺的工艺参数包括：主工艺气体为二氯硅烷和N2O，主工艺温度为750℃-800℃，沉积时间为30min-50min。
所述半导体衬底上形成有图案化的硬掩膜层。在填充所述隔离材料的步骤之后，形成所述保护层的步骤之前，还包括去除所述图案化的硬掩膜层的步骤。
在所述沟槽中填充隔离材料的步骤包括：执行高密度等离子体化学气相沉积工艺，形成覆盖所述硬掩膜层并填充满所述沟槽的隔离材料；执行化学机械研磨工艺，去除所述隔离材料位于所述硬掩膜层上方的部分。
在所述沟槽中填充隔离材料的步骤之前，还包括：执行退火工艺，以消除所述衬垫层生长过程中所产生的应力。
在形成覆盖所述半导体衬底的保护层之后，还包括对所述半导体衬底进行阱离子注入以及去除所述保护层的步骤。
本发明提供的半导体器件的制造方法，改用沉积工艺产生衬垫层和/或保护层，在工艺过程中没有氧气参加，因而不会引进应力，从而避免了晶格缺陷，最大限度降低了产生器件漏电现象的风险。
[示例性实施例一]
下面参考图1和图2A-图2G对本发明一实施例的半导体器件的制造方法进行详细说明。
首先，执行步骤101，如图2A所示，提供半导体衬底200。所述半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
所述半导体衬底200上由下至上依次形成有缓冲层201和硬掩膜层202。所述缓冲层201的材料包括氧化硅，缓冲层201为后续形成的硬掩膜层202提供缓冲。具体地说，硬掩膜层202直接形成到衬底上会由于应力较大而在衬底表面造成位错，而形成在半导体衬底200和硬掩膜202之间的缓冲层201可以避免位错的产生。此外，缓冲层201还可以在后续去除硬掩膜层202的过程中保护半导体衬底200。示例性地，缓冲层201可以通过高温氧化法得到，其厚度可以为100-200埃。
硬掩膜层202可以作为刻蚀半导体衬底200过程中的掩膜层，以及作为后续化学机械研磨工艺中的研磨停止层。硬掩膜层202可以是通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的。作为示例，硬掩膜层202可以是通过氨气和二氯硅烷在750℃左右的温度下，采用低压化学气相沉积形成的氮化硅层，其厚度约为1200埃。
接着，执行步骤102，如图2B所示，在所述半导体衬底200中形成沟槽。具体地，采用光刻和刻蚀工艺在所述半导体衬底200中形成用于容置浅沟槽隔离结构的沟槽，所述刻蚀可以采用等离子体刻蚀、反应离子刻蚀等各向异性的干法刻蚀，也可以选用KOH、TMAH等各向异性的湿法刻蚀方法。沟槽的深度可以根据所需要的浅沟槽隔离结构的实际需要尺寸确定。示例性地，可以在硬掩膜层202上形成定义沟槽图案的光刻胶层，以该光刻胶层为掩膜进行干法刻蚀，以将图案转移至硬掩膜层202，并以光刻胶层和图案化的硬掩膜层202为掩膜对缓冲层201和半导体衬底200进行刻蚀，以形成沟槽。形成沟槽后，采用灰化工艺或者化学试剂去除工艺去除光刻胶图形。
接着，执行步骤103，如图2C所示，使用沉积工艺形成覆盖所述沟槽底部和侧壁的衬垫层203。在本实施例中，由于使用沉积工艺形成衬垫层203，因此衬垫层203还覆盖硬掩膜层202。衬垫层203用于避免直接在所述沟槽中填充隔离材料时，隔离材料与沟槽侧壁所暴露的半导体衬底200粘附性差、容易出现空洞、以及隔离介质层与沟槽侧壁的半导体材料不匹配形成较大应力的现象，同时可以修复在刻蚀以形成沟槽的过程中对沟槽侧壁造成的损伤。
所述沉积工艺包括没有氧气参与的各类炉管沉积工艺。在本实施例中，采用沉积工艺代替现有技术中的热氧化工艺来形成所述衬垫层203，由于采用了沉积的方式形成衬垫层203，不消耗沟槽侧壁的半导体衬底，因而不会对有源区的宽度产生影响，增强了电路的驱动能力。另外，由于在沉积工艺中温度比较低，不消耗半导体衬底，因而不会产生大的应力和晶格缺陷，最大限度地降低了器件发生漏电的风险，后续退火工艺的时间可以缩短，温度也可以降低，从而节约了生产成本和循环时间。最后，沉积工艺所形成的衬垫层203比较均匀，在沟槽不同位置的厚度差异小，从而能够避免出现薄弱环节。
在一个实施例中，所述沉积工艺为LPTEOS(低压四乙基原硅酸盐沉积)工艺。所述LPTEOS工艺是利用TEOS((四乙基原硅酸盐，化学式为SI(OC2H5)4)的热分解生成氧化层，其工艺温度在600℃至700℃之间，例如为650℃，沉积时间在15min至20min之间。采用LPTEOS工艺所形成的衬垫层203具备台阶覆盖性好，均匀性好的优点。
在另一实施例中，所述沉积工艺为HTO(高温氧化物沉积)工艺。所述HTO工艺的主工艺气体为DCS(二氯硅烷，SiH2CL2)和N2O，主工艺温度在750℃-800℃之间，沉积时间为30min-50min。采用HTO技术形成的衬垫层203还具备致密性好、厚度均匀、可控性强的优点。
示例性地，在执行所述沉积工艺之前，还需进行清洗动作，以保持沟槽内部干净。
接着，执行退火工艺，以消除所述衬垫层生长过程中所产生的应力。由于衬垫层203采用沉积工艺形成，不会产生大的应力和晶格缺陷，因而退火工艺的时间可以大大缩短，温度也可以大大降低，从而节约了生产成本和循环时间。
接着，执行步骤104，在所述沟槽中填充隔离材料，以形成浅沟槽隔离结构。具体地，首先如图2D所示，执行高密度等离子体化学气相沉积工艺，形成覆盖所述衬垫层203并填充满所述沟槽的隔离材料204。所述隔离材料204可以为二氧化硅、氟硅玻璃、未掺杂的硅酸盐玻璃(USG)或正硅酸四乙酯中的一种或多种。所述隔离材料204的填充工艺包括本领域熟知的各种填充工艺，例如化学气相沉积法(CVD)、高深宽比制作工艺(high aspect ratioprocess，HARP)、高密度等离子体化学气相沉积工艺(HDPCVD)、常压化学气相沉积法(APCVD)等方法，在本实施例中所述填充采用高密度等离子体化学气相沉积(HDP-CVD)工艺。作为示例，所述高密度等离子体化学气相沉积的气源可以为SiH4和O2，其中SiH4的流量可以为51sccm～61sccm，O2的流量可以为122sccm～142sccm，O2和SiH4的流量比可以为1.8:1～2.7:1，沉积的时间可以为40s～80s，沉积的压强可以为2mTorr～10mTorr。上述工艺条件不是限制性的，本领域技术人员可以根据实际情况选择合适的工艺条件。执行填充工艺以后，隔离材料204填充满所述沟槽并覆盖衬垫层203。
接着，如图2E所示，去除所述硬掩膜层202上方的隔离材料204和衬垫层203，直至暴露出硬掩膜层202。去除硬掩膜层202上方的隔离材料204和衬垫层203的工艺为化学机械抛光工艺，以硬掩膜层202作为化学机械抛光工艺的终点。
接着，如图2F所示，去除硬掩膜层202和缓冲层201。可采用湿法刻蚀工艺去除所述硬掩膜层202和缓冲层201。作为示例，首先使用磷酸去除硬掩膜层202，接着，使用稀氢氟酸去除缓冲层201，从而暴露其下方的半导体衬底200。
接着，执行步骤105，如图2G所示，形成覆盖所述半导体衬底200的保护层205。所述保护层205用于作为后续离子注入以形成阱区的保护层。在一个实施例中，所述保护层205的形成工艺为本领域技术人员所熟知的各类热氧化工艺，所述热氧化工艺例如为炉管热氧化法或原位水汽生成法(ISSG)。在另一较佳的实施例中，所述保护层的形成工艺也可以为沉积工艺，所述沉积工艺包括没有氧气参与的各类炉管沉积工艺。当采用沉积工艺代替热氧化工艺来形成所述保护层205时，在工艺过程中没有氧气的参与，并且反应的温度比热氧化工艺的温度低，因而可以避免氧气通过隔离材料204扩散到STI侧壁并与侧壁的半导体衬底发生反应，并且避免了氧化过程中产生的应力诱导半导体衬底生成晶格缺陷。采用沉积工艺形成保护层205的具体工艺可参见示例性实施例二，在此不再赘述。
接着，以常规步骤完成后续工艺。例如，执行阱离子注入以形成阱区，以及去除保护层205；在有源区上形成包括栅极介电层和栅电极层的栅极结构；执行源漏离子注入以在栅极结构两侧形成源漏区；执行后段工艺以形成互连层等。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
与现有工艺相比，本实施例提供的半导体器件的制造方法，改用沉积工艺产生衬垫层，在工艺过程中没有氧气参加，因而不会引进应力，从而避免了晶格缺陷，最大限度降低了产生器件漏电现象的风险。当所述方法中采用沉积工艺产生衬垫层时，还能够避免氧气通过隔离材料扩散到STI侧壁并与侧壁的半导体衬底发生反应，并且避免了氧化过程中产生的应力诱导半导体衬底生成晶格缺陷。
[示例性实施例二]
下面参考图3和图4A-图4G对本发明另一实施例的半导体器件的制造方法进行详细说明。
首先，执行步骤301，如图4A所示，提供半导体衬底400。所述半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底400的构成材料选用单晶硅。
所述半导体衬底400上由下至上依次形成有缓冲层401和硬掩膜层402。所述缓冲层401的材料包括氧化硅，缓冲层401为后续形成的硬掩膜层402提供缓冲。具体地说，硬掩膜层402直接形成到衬底上会由于应力较大而在衬底表面造成位错，而形成在半导体衬底400和硬掩膜层402之间的缓冲层401可以避免位错的产生。此外，缓冲层401还可以在后续去除硬掩膜层402的过程中保护半导体衬底400。示例性地，缓冲层401可以通过高温氧化法得到，其厚度可以为100-200埃，例如110埃。
硬掩膜层402可以作为刻蚀半导体衬底400过程中的掩膜层，以及作为后续化学机械研磨工艺中的研磨停止层。硬掩膜层402可以是通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的。作为示例，硬掩膜层402可以是通过氨气和二氯硅烷在750℃左右的温度下，采用低压化学气相沉积形成的氮化硅层，其厚度约为1200埃。
接着，执行步骤302，如图4B所示，在所述半导体衬底400中形成沟槽。具体地，采用光刻和刻蚀工艺在所述半导体衬底400中形成用于容置浅沟槽隔离结构的沟槽，所述刻蚀可以采用等离子体刻蚀、反应离子刻蚀等各向异性的干法刻蚀，也可以选用KOH、TMAH等各向异性的湿法刻蚀方法。沟槽的深度可以根据所需要的浅沟槽隔离结构的实际需要尺寸确定。示例性地，可以在硬掩膜层402上形成定义沟槽图案的光刻胶层，以该光刻胶层为掩膜进行干法刻蚀，以将图案转移至硬掩膜层402，并以光刻胶层和图案化的硬掩膜层402为掩膜对缓冲层401和半导体衬底400进行刻蚀，以形成沟槽。形成沟槽后，采用灰化工艺或者化学试剂去除工艺去除光刻胶图形。
接着，执行步骤303，如图4C所示，形成覆盖所述沟槽底部和侧壁的衬垫层403。衬垫层403用于避免直接在所述沟槽中填充隔离材料时，隔离材料与沟槽侧壁所暴露的半导体衬底400粘附性差、容易出现空洞、以及隔离介质层与沟槽侧壁的半导体材料不匹配形成较大应力的现象，同时可以修复在刻蚀以形成沟槽的过程中对沟槽侧壁造成的损伤。
在一个实施例中，所述衬垫层403的形成工艺为热氧化工艺，所述热氧化工艺例如为炉管热氧化法或原位水汽生成法(ISSG)。
在另一较佳的实施例中，采用沉积的方式形成衬垫层403。当采用沉积工艺形成衬垫层403时，不消耗沟槽侧壁的半导体衬底，因而不会对有源区的宽度产生影响，增强了电路的驱动能力。另外，由于在沉积工艺中温度比较低，不消耗半导体衬底，因而不会产生大的应力和晶格缺陷，最大限度地降低了器件发生漏电的风险，后续退火工艺的时间可以缩短，温度也可以降低，从而节约了生产成本和循环时间。最后，沉积工艺所形成的衬垫层403比较均匀，在沟槽不同位置的厚度差异小，从而能够避免出现薄弱环节。采用沉积工艺形成衬垫层403的具体工艺可参见示例性实施例一，在此不再赘述。
接着，执行退火工艺，以消除所述衬垫层403生长过程中所产生的应力。当采用沉积的方式形成衬垫层403时，退火的时间和温度可大幅度降低。
接着，执行步骤304，在所述沟槽中填充隔离材料，以形成浅沟槽隔离结构。具体地，首先如图4D所示，执行高密度等离子体化学气相沉积工艺，形成覆盖所述硬掩膜层403并填充满所述沟槽的隔离材料404。所述隔离材料404可以为二氧化硅、氟硅玻璃、未掺杂的硅酸盐玻璃(USG)或正硅酸四乙酯中的一种或多种。所述隔离材料404的填充工艺包括本领域熟知的各种填充工艺，例如化学气相沉积法(CVD)、高深宽比制作工艺(high aspectratio process，HARP)、高密度等离子体化学气相沉积工艺(HDPCVD)、常压化学气相沉积法(APCVD)等方法，在本实施例中所述填充采用高密度等离子体化学气相沉积(HDP-CVD)工艺。作为示例，所述高密度等离子体化学气相沉积的气源可以为SiH4和O2，其中SiH4的流量可以为51sccm～61sccm，O2的流量可以为122sccm～142sccm，O2和SiH4的流量比可以为1.8:1～2.7:1，沉积的时间可以为40s～80s，沉积的压强可以为2mTorr～10mTorr。上述工艺条件不是限制性的，本领域技术人员可以根据实际情况选择合适的工艺条件。执行填充工艺以后，隔离材料404填充满所述沟槽并覆盖硬掩膜层402。
接着，如图4E所示，去除所述硬掩膜层402上方的隔离材料404，直至暴露出硬掩膜层402。去除硬掩膜层402上方的隔离材料404的工艺为化学机械抛光工艺，以硬掩膜层402作为化学机械抛光工艺的终点。
接着，如图4F所示，去除硬掩膜层402和缓冲层401。可采用湿法刻蚀工艺去除所述硬掩膜层402和缓冲层401。作为示例，首先使用磷酸去除硬掩膜层402，接着，使用稀氢氟酸去除缓冲层401，从而暴露其下方的半导体衬底400。
接着，执行步骤305，如图4G所示，使用沉积工艺形成覆盖所述半导体衬底400的保护层405。在本实施例中，由于使用沉积工艺形成保护层405，因此保护层405还覆盖浅沟槽隔离结构的隔离材料404。所述保护层405用于作为后续离子注入以形成阱区的保护层，由此可以防止出现沟道效应，注入的深度的均匀性也更容易控制。
所述沉积工艺包括没有氧气参与的各类炉管沉积工艺。在本实施例中，采用沉积工艺代替现有技术中的热氧化工艺来形成所述保护层405，由于采用了沉积的方式形成保护层405，在工艺过程中没有氧气的参与，并且反应的温度比热氧化工艺的温度低，因而可以避免氧气通过隔离材料404扩散到STI侧壁并与侧壁的半导体衬底发生反应，并且避免了氧化过程中产生的应力诱导半导体衬底生成晶格缺陷。
在一个实施例中，所述沉积工艺为LPTEOS(低压四乙基原硅酸盐沉积)工艺。所述LPTEOS工艺是利用TEOS((四乙基原硅酸盐，又称正硅酸乙酯，化学式为SI(OC2H5)4)的热分解生成氧化层，其工艺温度在600℃至700℃之间，例如为650℃，沉积时间在15min至20min之间。采用LPTEOS工艺所形成的保护层405具备台阶覆盖性好，均匀性好的优点。
在另一实施例中，所述沉积工艺为HTO(高温氧化物沉积)工艺。所述HTO工艺的主工艺气体为DCS(二氯硅烷，SiH2CL2)和N2O，主工艺温度在750℃-800℃之间，沉积时间为30min-50min。采用HTO技术形成的保护层405具备致密性好、厚度均匀、可控性强的优点。
示例性地，在执行所述沉积工艺之前，还需进行清洗动作，以保持衬底表面干净。
接着，以常规步骤完成后续工艺。例如，执行阱离子注入以形成阱区以及去除所述保护层405；在有源区上形成包括栅极介电层和栅电极层的栅极结构；执行源漏离子注入以在栅极结构两侧形成源漏区；执行后段工艺以形成互连层等。
至此，完成了根据本发明示例性实施例二的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
与现有工艺相比，本实施例提供的半导体器件的制造方法，改用沉积工艺产生保护层，在工艺过程中没有氧气参加，因而不会引进应力，从而避免了晶格缺陷，最大限度降低了产生器件漏电现象的风险。当所述方法采用沉积工艺形成衬垫层时，还可以避免减小有源区的宽度，避免产生大的应力和晶格缺陷，并且形成的衬垫层更加均匀。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述制造方法包括：
提供半导体衬底；
在所述半导体衬底中形成沟槽；
形成覆盖所述沟槽底部和侧壁的衬垫层；
在所述沟槽中填充隔离材料，以形成浅沟槽隔离结构；
形成覆盖所述半导体衬底的保护层；
其中，形成所述衬垫层和/或所述保护层的工艺为沉积工艺。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述衬垫层和/或所述保护层的材料包括氧化物。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述沉积工艺包括低压四乙基原硅酸盐沉积工艺或高温氧化物沉积工艺。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述低压四乙基原硅酸盐沉积工艺的工艺参数包括：工艺温度为600℃-700℃，沉积时间为15min-20min。
5.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述高温氧化物沉积工艺的工艺参数包括：主工艺气体为二氯硅烷和N2O，主工艺温度为750℃-800℃，沉积时间为30min-50min。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体衬底上形成有图案化的硬掩膜层。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，在填充所述隔离材料的步骤之后，形成所述保护层的步骤之前，还包括去除所述图案化的硬掩膜层的步骤。
8.根据权利要求6所述的半导体器件的制造方法，其特征在于，在所述沟槽中填充隔离材料的步骤包括：
执行高密度等离子体化学气相沉积工艺，形成覆盖所述硬掩膜层并填充满所述沟槽的隔离材料；
执行化学机械研磨工艺，去除所述隔离材料位于所述硬掩膜层上方的部分。
9.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述沟槽中填充隔离材料的步骤之前，还包括：执行退火工艺，以消除所述衬垫层生长过程中所产生的应力。
10.根据权利要求1所述的半导体器件的制造方法，其特征在于，在形成覆盖所述半导体衬底的保护层之后，还包括对所述半导体衬底进行阱离子注入以及去除所述保护层的步骤。
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