CN104425278B - 半导体器件及半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件及半导体器件的形成方法，其中半导体器件的形成方法包括：提供半导体衬底，所述半导体衬底表面形成有衬垫氧化层以及位于衬垫氧化层表面的硬掩膜层；依次刻蚀衬垫氧化层和部分厚度的半导体衬底形成第一沟槽；侧向回刻蚀第一沟槽两侧的部分硬掩膜层；形成填充满所述第一沟槽的第一隔离层；回刻蚀去除衬垫氧化层和部分厚度的第一隔离层，直至第一隔离层顶部低于半导体衬底表面，形成第二沟槽；在所述第二沟槽内的半导体衬底表面及侧壁形成外延层，且所述外延层与半导体衬底材料相同。本发明形成的半导体器件具有较大的有源区宽度，半导体器件的驱动电流得到了提高。
Description
技术领域
本发明涉及半导体制作领域，特别涉及半导体器件及半导体器件的形成方法。
背景技术
半导体集成电路的发展方向为增加密度与缩小元件，因此在集成电路制作中，隔离结构是一种重要的技术，形成在半导体衬底上的元件必须与其他元件隔离。随着半导体制作技术的进步，浅沟槽隔离（STI：Shallow Trench Isolation）方法已经取代了传统半导体器件制作所采用的隔离方法，如局部氧化法（LOCOS）等其他隔离方法。
浅沟槽隔离方法与其他隔离方法相比有许多优点，主要包括：浅沟槽隔离方法可以获得较窄的半导体器件隔离宽度，减少占用半导体衬底的面积同时增加器件的有源区宽度，进而提高器件的密度；浅沟槽隔离方法可以提升表面平坦度，因而在光刻时有效控制最小线宽。
在半导体器件制作过程中，浅沟槽隔离结构的浅沟槽宽度越窄，则器件有源区宽度越大，有利于提高器件的驱动电流，优化器件的电学性能。然而，当浅沟槽隔离结构的浅沟槽宽度变窄又会造成其他负面影响，如增加浅沟槽隔离结构填充工艺（gap-filling）的难度。
因此，为了提高半导体器件的驱动电流，研究如何在不增加浅沟槽隔离结构填充工艺难度的条件下，减小浅沟槽隔离结构宽度，增加器件有源区宽度成为亟需解决的问题。
发明内容
本发明解决的问题是提供一种优化的半导体器件及半导体器件的形成方法，形成的半导体器件具有较窄的浅沟槽宽度以及较大的有源区宽度，进而提高半导体器件的驱动电流。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有衬垫氧化层以及位于衬垫氧化层表面的硬掩膜层；图形化所述硬掩膜层，以图形化的硬掩膜层为掩膜，依次刻蚀衬垫氧化层和部分厚度的半导体衬底形成第一沟槽；侧向回刻蚀第一沟槽两侧的部分硬掩膜层，暴露出部分衬垫氧化层表面；形成填充满所述第一沟槽的第一隔离层；回刻蚀去除衬垫氧化层和部分厚度的第一隔离层，直至第一隔离层顶部低于半导体衬底表面，形成第二沟槽；在所述第二沟槽内的半导体衬底表面及侧壁形成外延层，暴露出部分第一隔离层表面，且所述外延层与半导体衬底材料相同；去除硬掩膜层和衬垫氧化层。
可选的，所述外延层的材料为Si、Ge、SiGe或GaAs。
可选的，所述外延层的材料为Si时，采用选择性外延工艺形成外延层的具体工艺参数为：反应气体包括硅源气体和HCl，硅源气体为SiH4、SiH2Cl2、SiHCl3或SiH3Cl中的一种或几种，硅源气体流量为5sccm至500sccm，HCl流量为5sccm至500sccm，反应腔室温度为600度至850度，反应腔室压强为1托至100托。
可选的，在形成所述外延层后去除硬掩膜层和衬垫氧化层之前，还包括步骤：形成填充满所述第二沟槽的第二隔离介质层，所述第二隔离层介质层顶部与硬掩膜层表面平齐。
可选的，去除所述硬掩膜层和衬垫氧化层，同时去除位于外延层表面的第二隔离介质层。
可选的，所述第二隔离介质层的材料为SiO2。
可选的，所述衬垫氧化层的材料为SiO2。
可选的，所述硬掩膜层的材料为SiN、SiCN或SiON。
可选的，形成所述第一沟槽的工艺为干法刻蚀。
可选的，所述第一隔离层为单层结构或多层结构。
可选的，所述第一隔离层为单层结构时，所述第一隔离层包括填充满第一沟槽的第一隔离介质层；所述第一隔离层为多层结构时，所述第一隔离层包括位于第一沟槽底部和侧壁的第一隔离氧化层，以及位于第一隔离氧化层表面且填充满第一沟槽的第一隔离介质层。
可选的，所述第一隔离介质层的材料为SiO2。
本发明还提供一种半导体器件，包括：半导体衬底以及位于半导体衬底内的第一沟槽；填充第一沟槽的第一隔离层，且第一隔离层顶部低于半导体衬底表面；覆盖第一沟槽顶角区域半导体衬底表面和侧壁的外延层，外延层与半导体衬底材料相同，且外延层和第一隔离层之间的区域构成第二沟槽。
可选的，所述外延层的材料为Si、Ge、SiGe或GaAs。
可选的，所述半导体器件还包括：填充满第二沟槽的第二隔离介质层。
可选的，所述第二隔离介质层顶部高于外延层上表面或与外延层上表面齐平。
可选的，所述第二隔离介质层的材料为SiO2。
可选的，所述第一隔离层的材料为SiO2。
与现有技术相比，本发明提供半导体器件形成方法的技术方案具有以下优点：
本发明提供的实施例，形成第一沟槽后，侧向回刻蚀第一沟槽两侧的硬掩膜层；形成填充满第一沟槽的第一隔离层形成后，回刻蚀去除衬垫氧化层和部分厚度的第一隔离层，暴露出第一沟槽内的半导体衬底表面；在第一沟槽内的半导体衬底表面和侧壁形成外延层，且所述外延层与半导体衬底材料相同。由于外延层与半导体衬底的材料相同，则外延层也可以作为半导体器件有源区的工作平台，增加了半导体器件有源区的宽度，从而提高了半导体器件的驱动电流。
同时，由于去除了衬垫氧化层附近区域的第一隔离层，则本发明实施例中第一沟槽的宽度与现有技术相比更小，且不影响形成的浅沟槽隔离结构的质量。具体的，现有技术中，为了提高半导体器件的驱动电流，需要减小浅沟槽隔离结构的沟槽宽度，沟槽宽度减小后，填充隔离层的工艺难度增加，特别的，在衬垫氧化层附近区域出现顶角尖锐化现象，严重影响半导体器件的电学性能；而本发明实施例中，减小第一沟槽的宽度后，尽管在衬垫氧化层附近的第一隔离层也存在顶角尖锐化问题，但是后续有回刻蚀去除衬垫氧化层和部分第一隔离层至暴露出半导体衬底表面工艺的存在，因此，本发明实施例中形成半导体器件的浅沟槽隔离结构宽度小，且不影响填充工艺的难度。
进一步，本发明实施例中，在形成外延层后，在第二沟槽内填充满第二隔离介质层，所述第二隔离介质层顶部与硬掩膜层表面齐平；半导体器件的形成工艺中存在若干干法刻蚀或湿法刻蚀等工艺，所述第二隔离介质层可以避免由于后续的刻蚀工艺造成浅沟槽隔离结构中的隔离层被过多的刻蚀，避免发生浅沟槽隔离结构击穿或漏电的问题，进而提高半导体器件的电学性能和可靠性。
与现有技术相比，本发明提供的半导体器件的技术方案具有以下优点：
本发明实施例中，在第一沟槽顶角区域的半导体衬底表面和侧壁形成有外延层，且所述外延层的材料与半导体衬底材料相同；因此，外延层内也可以形成有源区，与现有技术相比，本发明实施例中有源区宽度明显增加，半导体器件具有更高的驱动电流，性能更优异。
进一步，本发明半导体器件还包括填充满第二沟槽的第二隔离介质层，第一隔离层和第二隔离介质层共同构成半导体器件的浅沟槽隔离结构，因而能有效防止半导体器件的浅沟槽隔离结构发生漏电或击穿，提高半导体器件的可靠性。
附图说明
图1至图5为一实施例半导体器件形成过程的剖面结构示意图；
图6至图12为本发明第一实施例半导体器件形成过程的剖面结构示意图；
图13至图14为本发明第二实施例半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，研究如何在不增加浅沟槽隔离结构填充工艺难度的条件下，减小浅沟槽隔离结构的宽度从而增加半导体器件有源区宽度，进而提高半导体器件驱动电流成为亟需解决的问题。
在半导体器件制作工艺中，为提高半导体器件驱动电流，通常有两种方法可行。一种为通过减小半导体器件沟道长度，从而提高半导体器件驱动电流，但是减小沟道长度容易引起短沟道效应（SCE：Short Channel Effect），严重影响半导体器件的电学性能；另一种方法为减小浅沟槽隔离结构的宽度，以增加半导体器件有源区的宽度，从而提高半导体器件的驱动电流，这种方法可以避免短沟道效应的出现，具有更高的可行性。
为此，针对半导体器件的形成方法进行研究。
图1至图5为一实施例半导体器件形成过程的剖面结构示意图。
请参考图1，提供半导体衬底100，半导体衬底100表面形成有衬垫氧化层101以及位于衬垫氧化层101表面的硬掩膜层102。
请参考图2，图形化硬掩膜层102，以图形化的硬掩膜层102为掩膜，依次刻蚀衬垫氧化层101以及部分厚度的半导体衬底100形成浅沟槽103。
请参考图3，在所述浅沟槽103的侧壁及底部形成线性氧化层104。
请参考图4，在所述线性氧化层104表面形成隔离层105，所述隔离层105填充满浅沟槽103，且所述隔离层105顶部与硬掩膜层102表面齐平。
请参考图5，去除硬掩膜层102和衬垫氧化层101。
通过减小浅沟槽隔离结构的浅沟槽宽度，可以提高半导体器件的驱动电流。但是，当浅沟槽103宽度减小时，浅沟槽103的纵宽比增大，则填充浅沟槽103的工艺难度增加，如填充的隔离层105孔洞增多，浅沟槽103顶部顶角尖锐，严重影响半导体器件的电学性能。
为了获得更好的填充效果，填充浅沟槽103之前，在浅沟槽103的侧壁和底部形成线性氧化层104。所述线性氧化层104在一定程度上可以起到尖角圆化（corner roundingprofile）的作用，且所述线性氧化层104为隔离层105的形成提供良好的界面态，有助于提高填充浅沟槽103的隔离层105的质量。
但是针对上述浅沟槽隔离结构的形成方法进行进一步研究发现，尽管线性氧化层104在一定程度上可以提高形成的隔离层105的质量，但是由于浅沟槽103的纵宽比较大，填充浅沟槽103的隔离层105中仍然出现较多的孔洞现象，导致浅沟槽隔离结构的可靠性变差，严重的，浅沟槽隔离结构中甚至会出现漏电现象，影响半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
图6至图12为本发明第一实施例半导体器件形成过程的剖面结构示意图。
请参考图6，提供半导体衬底200，所述半导体衬底200表面形成有衬垫氧化层201以及位于衬垫氧化层201表面的硬掩膜层202。
所述半导体衬底200用于为后续工艺提供平台。
所述半导体衬底200为单晶硅、多晶硅、非晶硅或绝缘体上的硅其中的一种；所述半导体衬底200也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底。
本实施例中，所述半导体衬底200为硅衬底。
在所述半导体衬底200中通过掺杂工艺例如离子注入工艺定义有源区（AA：ActiveAreas）。
所述衬垫氧化层201为后续形成的硬掩膜层202提供缓冲层。
具体地，若硬掩膜层202直接在半导体衬底200表面形成，则由于硬掩膜层202与半导体衬底200间应力较大，半导体衬底200表面会出现位错；而衬垫氧化层201形成在半导体衬底200和硬掩膜层202之间，可以避免半导体衬底200表面产生位错，并且衬垫氧化层201还可以作为后续图形化硬掩膜层202步骤中的刻蚀停止层。
本实施例中，所述衬垫氧化层201的材料为SiO2，厚度为10埃至50埃，采用热氧化工艺形成所述衬垫氧化层201。
所述硬掩膜层202作为后续刻蚀半导体衬底200形成沟槽的掩膜层，所述硬掩膜层202也可以作为后续化学机械抛光工艺的停止层。
所述硬掩膜层202的材料为SiN、SiON或SiCN。
本实施例中，所述硬掩膜层202的材料为SiN，厚度为100埃至500埃，采用化学气相沉积工艺形成所述硬掩膜层202。
请参考图7，图形化所述硬掩膜层202，以图形化的硬掩膜层202为掩膜，依次刻蚀衬垫氧化层201和部分厚度的半导体衬底200形成第一沟槽210。
图形化所述硬掩膜层202的工艺为等离子体刻蚀工艺，具体包括：在所述硬掩膜层202表面形成具有第一开口的光刻胶图形；以所述光刻胶图形为掩膜，采用等离子体刻蚀工艺刻蚀硬掩膜层202，直至暴露出衬垫氧化层201，在硬掩膜层202内形成第二开口，所述第二开口定义出了后续形成的第一沟槽210的宽度和位置；形成第二开口后采用灰化工艺或者化学试剂去除工艺去除光刻胶图形。
以具有第二开口的硬掩膜层202为掩膜，依次刻蚀衬垫氧化层201和部分厚度的半导体衬底200形成第一沟槽210。
形成第一沟槽210的工艺为干法刻蚀。
作为一个实施例，采用等离子干法刻蚀工艺形成第一沟槽210，所述等离子干法刻蚀工艺的具体参数为：刻蚀气体为Ar和含氟气体，所述含氟气体为CF4、C2F6或CHF3，Ar流量为100sccm至300sccm，含氟气体流量为10sccm至200sccm，反应腔室压强为50毫托至100毫托，腔室温度为20度至100度，将含氟气体电流为等离子体的射频功率源的输出功率为50瓦至1000瓦，射频偏置功率源的输出功率为50瓦至300瓦。
所述第一沟槽210的形状为U形、凹形或V形。
本实施例中，所述第一沟槽210的形状为V形，所述第一沟槽210的深度为3000埃至5000埃。
需要说明的是，所述第一沟槽210的深度取决于沟槽所需隔离的器件的类型，可根据实际需要选择。
请参考图8，侧向回刻蚀第一沟槽210两侧的部分硬掩膜层202，暴露出部分衬垫氧化层201表面。
侧向回刻蚀（pull back）部分硬掩膜层202的目的在于：增大后续填充第一沟槽210的工艺窗口，提高后续形成的隔离层的质量。
所述侧向回刻蚀部分硬掩膜层202的工艺为湿法刻蚀；采用对半导体衬底200以及衬垫氧化层201刻蚀速率小，而对硬掩膜层202刻蚀速率大的刻蚀液体回刻蚀部分硬掩膜层202。
本实施例中，所述湿法刻蚀的刻蚀液体为热磷酸溶液，其中，热磷酸溶液温度为120度至200度，磷酸的质量百分比为60%至85%。
请参考图9，形成填充满所述第一沟槽210的第一隔离层203。
本实施例中，以所述第一隔离层203顶部与硬掩膜层202顶部齐平作示范性说明。在本发明其他实施例中，所述第一隔离层203顶部可以高于硬掩膜层202顶部，在后续回刻蚀工艺中，去除高于硬掩膜层202顶部的第一隔离层203。
所述第一隔离层203为单层结构或多层结构。
所述第一隔离层203为单层结构时，所述第一隔离层203包括填充满第一沟槽210的第一隔离介质层；所述第一隔离层203为多层结构时，所述第一隔离层包括位于第一沟槽210侧壁和底部的第一隔离氧化层，以及位于第一隔离氧化层表面且填充满第一沟槽210的第一隔离介质层。
本实施例以所述第一隔离层203为多层结构作示范性说明。
所述第一隔离层203包括位于第一沟槽210侧壁和底部的第一隔离氧化层，以及位于第一隔离氧化层表面且填充满第一沟槽210的第一隔离介质层。
形成所述第一隔离氧化层的好处为：所述第一隔离氧化层有助于获得沟槽顶角圆滑化（corner rounding）的效果；所述第一隔离氧化层避免直接在所述第一沟槽210填充第一隔离介质层时，第一隔离介质层与第一沟槽210的侧壁的硅粘附性差，容易出现孔洞；所述第一隔离氧化层还可以避免第一隔离介质层与第一沟槽210侧壁的硅不匹配形成较大应力，同时可以修复在刻蚀第一沟槽210的过程中，刻蚀工艺对第一沟槽210侧壁硅表面造成的损伤。
本实施例中，所述第一隔离氧化层的材料为SiO2，所述第一隔离氧化层的形成工艺为热氧化法。
所述第一隔离介质层用于填充满第一沟槽210，隔离半导体器件有源区。
所述第一隔离介质层的材料为SiO2、氟硅玻璃、未掺杂的硅酸盐玻璃或正硅酸四乙酯。
所述第一隔离介质层的形成工艺为化学气相沉积，形成过程为：采用化学气相沉积工艺形成填充满第一沟槽210且覆盖在硬掩膜层202表面的第一隔离介质厚膜，采用化学机械抛光工艺平坦化第一隔离介质厚膜，去除位于硬掩膜层202表面的第一隔离介质厚膜，在第一沟槽210内形成第一隔离介质层，所述第一隔离介质层顶部与硬掩膜层202表面齐平。
本实施例中，所述第一隔离介质层的材料为SiO2，采用高密度等离子体（HDP：HighDensity Plasma）化学气相沉积形成第一隔离介质层。
作为一个实施例，采用高密度等离子体化学气相沉积工艺形成第一隔离介质层的具体参数为：反应气体为SiH4、H2和O2，SiH4流量为10sccm至100sccm，O2流量为10sccm至100sccm，H2流量为100sccm至1000sccm，反应腔室温度为500度至800度，反应腔室压强为1毫托至50毫托，射频功率为3000瓦至5000瓦，射频偏置功率为2000瓦至4000瓦。
为增加半导体器件有源区宽度，本实施例中，所述第一沟槽210宽度较小，第一隔离层203的填充工艺窗口较小，则形成的第一隔离层203在衬垫氧化层201附近区域出现边角尖锐问题和孔洞较多的问题。
请参考图10，回刻蚀去除衬垫氧化层201和部分厚度的第一隔离层203，直至第一隔离层203顶部低于半导体衬底200表面，形成第二沟槽220。
由于形成第一隔离层203的工艺窗口较小，在衬垫氧化层201附近区域的第一隔离层203出现边角尖锐问题和孔洞较多的问题；而回刻蚀去除位于衬垫氧化层201附近区域的第一隔离层203，则上述问题得到解决。
因此，本实施例中，填充第一隔离层203的工艺窗口大小不再是限制填充第一隔离层203质量的主要影响因素，本发明实施例中，第一沟槽210的宽度减小对形成浅沟槽隔离结构的质量影响小。
所述回刻蚀的工艺为湿法刻蚀；选用对第一隔离层203刻蚀速率大，对硬掩膜层202刻蚀速率小的化学物质作为刻蚀液体。
本实施例中，所述湿法刻蚀的刻蚀液体为稀释的氢氟酸（DHF）溶液，其中，水和氢氟酸的体积比为50:1至500：1。
请参考图11，在所述第二沟槽220内的半导体衬底200表面及侧壁形成外延层204，所述外延层204暴露出部分第一隔离层203表面。
所述外延层204与半导体衬底200材料相同，因此，在第二沟槽220内形成外延层204后，外延层204的功能也与半导体衬底200功能相同，外延层204与半导体衬底200一样，可以作为形成半导体器件有源区的工作平台，因此半导体器件有源区的宽度得到增加。
所述外延层204的材料为Si、Ge、SiGe或GaAs。
本实施例中，半导体衬底200为硅衬底，则外延层204的材料为Si。
作为一个实施例，所述外延层204的材料为Si时，采用选择性外延工艺形成外延层204的具体工艺参数为：反应气体包括硅源气体和HCl，所述硅源气体为SiH4，硅源气体流量为5sccm至500sccm，HCl流量为5sccm至500sccm，反应腔室温度为600度至850度，反应腔室压强为1托至100托。
外延层204的形成，增加了半导体器件有源区的宽度，从而提高半导体器件的驱动电流。
请参考图12，去除硬掩膜层202和衬垫氧化层201。
去除硬掩膜层202的工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为热磷酸溶液，其中，温度为120度至200度，磷酸的质量百分比为65%至85%。
去除衬垫氧化层201的工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为稀释的氢氟酸。
由于第一隔离层203的材料为SiO2，因此稀释的氢氟酸对第一隔离层203也具有较大的刻蚀速率。在采用湿法刻蚀工艺去除衬垫氧化层201过程中，刻蚀液体也对第一隔离层203暴露出的表面进行了部分刻蚀。
后续在半导体衬底200以及外延层204内进行半导体器件的制作工艺，由于外延层204的存在，增加了半导体器件有源区的宽度，从而提高半导体器件的驱动电流。
综上，本发明第一实施例提供的半导体器件形成方法的技术方案具有以下优点：
本发明第一实施例提供的半导体器件的形成方法，形成的半导体器件具有较大的器件有源区宽度，且半导体器件浅沟槽隔离结构具有较小的宽度，从而提高半导体器件的驱动电流。
首先，回刻蚀去除衬垫氧化层及部分厚度的第一隔离层，暴露出半导体衬底表面，形成第二沟槽；在第二沟槽的半导体衬底表面及侧壁形成外延层，且所述外延层与半导体衬底材料相同。本发明形成的外延层也可作为半导体器件的形成工艺的工作平台，在外延层内形成半导体器件的有源区，从而增加了半导体气体的有源区宽度，提高半导体器件的驱动电流。
其次，由于本发明实施例在形成第一隔离层后，回刻蚀去除部分厚度的第一隔离层，衬垫氧化层附近易出现顶角尖锐化的第一隔离层均被去除，因此，本发明实施例中，无需过多考虑减小浅沟槽隔离结构的宽度对第一隔离层质量造成不良影响。因此，与现有技术相比，本发明第一实施例半导体器件的浅沟槽隔离结构具有更小的宽度，从而进一步增加半导体器件有源区宽度，提高半导体器件的驱动电流。
本发明第一实施例还提供一种半导体器件，所述半导体器件是由第一实施例提供的半导体器件形成方法所形成的。
请继续参考图12，本发明第一实施例提供的半导体器件，包括：
半导体衬底200以及位于半导体衬底200内的第一沟槽；
填充第一沟槽的第一隔离层203，且第一隔离层203顶部低于半导体衬底200表面；
覆盖第一沟槽顶角区域半导体衬底200表面和侧壁的外延层204，外延层204与半导体衬底200材料相同，且外延层204和第一隔离层203之间的区域构成第二沟槽220。
所述外延层204的材料为Si、Ge、SiGe或GaAs，且所述外延层204与半导体衬底200材料相同。
本发明具体实施例中，所述半导体衬底200的材料为Si，所述外延层204的材料为Si，所述第一隔离层203的材料为SiO2。
由于外延层204与半导体衬底200材料相同，外延层204也可作为半导体器件的有源区，因此，本发明实施例提供的半导体器件有源区宽度大，半导体器件的驱动电流大。
综上，本发明第一实施例提供的半导体器件的技术方案具有以下优点：
半导体器件结构性能优越，在第一沟槽内形成有第一隔离层，且第一隔离层顶部低于半导体衬底表面，在第一沟槽顶角区域半导体衬底表面和侧壁形成外延层，且外延层材料与半导体衬底材料相同；外延层也可以作为半导体器件的有源区，与现有技术相比，本发明第一实施例增加了有源区宽度，从而提高了半导体器件的驱动电流。
第二实施例
第一实施例中，外延层204形成后，去除硬掩膜层202以及衬垫氧化层201，由于浅沟槽隔离结构中的第一隔离层203较薄，所述第一隔离层203会被后续半导体器件形成工艺中的刻蚀工艺所刻蚀，可能会造成不良影响。
为避免上述不良影响，本发明还提供一种更优化的半导体器件的形成方法。
第二实施例与第一实施例的区别在于，在形成外延层后去除硬掩膜层和衬垫氧化层之前，还包括步骤：形成填充满所述第二沟槽的第二隔离介质层，所述第二隔离介质层顶部与硬掩膜层表面平齐。
需要说明的是，本发明第二实施例形成外延层204以及外延层204形成之前的工艺与本发明第一实施例类似，本发明第二实施例外延层204以及外延层204形成之前的工艺请相应参考本发明第一实施例图6至图11所示的工艺过程，在此不再赘述。
图13至图14为本发明第二实施例半导体器件形成过程的剖面结构示意图。
请参考图13，外延层204形成后，形成填充满第二沟槽220（请参考图11）的第二隔离介质层205，所述第二隔离介质层205顶部与硬掩膜层202表面齐平。
所述第二隔离介质层205的形成工艺为化学气相沉积。
作为一个实施例，所述第二隔离介质层205的形成过程为：在第二沟槽220内形成填充满第二沟槽的第二隔离介质厚膜，所述第二隔离介质厚膜覆盖硬掩膜层202表面，采用化学机械抛光工艺平坦化第二隔离介质厚膜，去除硬掩膜层202表面的第二隔离介质厚膜，形成位于第二沟槽220内的第二隔离介质层205，且所述第二隔离介质层205顶部与硬掩膜层202表面齐平。
本实施例中，所述第二隔离介质层205的材料为SiO2，采用高密度等离子体化学气相沉积工艺形成。
第二隔离介质层205作为浅沟槽隔离结构隔离层的一部分，避免浅沟槽隔离结构的隔离层被刻蚀工艺过刻蚀，起到提高半导体器件可靠性的作用。
请参考图14，去除硬掩膜层202和衬垫氧化层201，同时去除位于外延层204表面的第二隔离介质层205。
去除外延层204表面的第二隔离介质层205的目的为暴露出全部外延层204表面，将整个外延层204都作为后续半导体器件制作工艺的平台，从而增加半导体器件有源区的宽度。
去除硬掩膜层202的工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为热磷酸溶液，其中，温度为120度至200度，磷酸的质量百分比为65%至85%。
去除衬垫氧化层201的工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为稀释的氢氟酸。
由于第二隔离介质层205的材料为SiO2，因此稀释的氢氟酸对第二隔离介质层205也具有较大的刻蚀速率。在采用湿法刻蚀工艺去除衬垫氧化层201过程中，刻蚀液体也对第二隔离介质层205进行了部分刻蚀。
第一隔离层203和第二隔离介质层205共同构成了半导体器件浅沟槽隔离结构的隔离层。
后续在半导体衬底200以及外延层204内进行半导体器件的制作工艺，由于外延层204的存在，增加了半导体器件有源区的宽度，从而提高半导体器件的驱动电流；且由于第二隔离介质层205的存在，避免后续半导体器件工艺中的刻蚀工艺对浅沟槽隔离结构中的隔离层造成过刻蚀，影响浅沟槽隔离结构的可靠性。
综上，本发明第二实施例提供的半导体器件形成方法的技术方案具有以下优点：
本发明第二实施例提供的技术方案具有第一实施例半导体器件形成方法的技术方案的优点，即形成的半导体器件有源区宽度大，有利于提高半导体器件的驱动电流。
其次，在浅沟槽隔离结构形成后，半导体器件的形成工艺中包括若干干法刻蚀和湿法刻蚀的刻蚀工艺，所述刻蚀工艺会刻蚀浅沟槽隔离结构的隔离层；而本发明第二实施例中，在第二沟槽内填充第二隔离介质层，所述第二隔离介质层可以防止刻蚀工艺对浅沟槽隔离结构中的隔离层造成过刻蚀，避免浅沟槽隔离结构出现漏电或击穿等问题，提高半导体器件的可靠性。
本发明第二实施例还提供一种半导体器件，所述半导体器件由第二实施例提供的半导体器件的形成方法形成的。
请继续参考图14，本发明第二实施例提供的半导体器件，包括：
半导体衬底200以及位于半导体衬底200内的第一沟槽；
填充第一沟槽的第一隔离层203，且第一隔离层203顶部低于半导体衬底200表面；
覆盖第一沟槽顶角区域半导体衬底200表面和侧壁的外延层204，外延层204与半导体衬底200材料相同，且外延层204和第一隔离层203构成第二沟槽220。
填充满第二沟槽的第二隔离介质层205，所述第二隔离介质层205顶部高于外延层204上表面或与外延层204上表面齐平。
所述外延层204的材料为Si、Ge、SiGe或GaAs。
本发明具体实施例中，所述半导体衬底200的材料为Si，所述外延层204的材料为Si，所述第一隔离层203的材料为SiO2，所述第二隔离介质层205的材料为SiO2，所述第二隔离介质层205顶部高于外延层204上表面。
外延层204以及半导体衬底200作为半导体器件有源区，本发明实施例中半导体器件有源区宽度大，半导体器件的驱动电流大；且第二隔离介质层205和第一隔离层203共同组成半导体器件浅沟槽隔离结构的隔离层，避免隔离层厚度过小发生击穿和漏电现象，提高了半导体器件的可靠性。
综上，本发明第二实施例提供的半导体器件的技术方案具有以下优点：
半导体器件结构性能优越，在第一沟槽内形成有第一隔离层，且第一隔离层顶部低于半导体衬底表面，在第一沟槽顶角区域半导体衬底表面和侧壁形成外延层，且外延层材料与半导体衬底材料相同；外延层也可以作为半导体器件的有源区，与现有技术相比，本发明第二实施例增加了有源区宽度，从而提高了半导体器件的驱动电流。
进一步的，本发明第二实施例中，在第一隔离层表面形成有第二隔离介质层，所述第二隔离介质层和第一隔离层共同组成半导体器件浅沟槽隔离结构的隔离层，避免因浅沟槽隔离结构中的隔离层过薄而发生漏电或击穿现象，提高半导体器件的可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有衬垫氧化层以及位于衬垫氧化层表面的硬掩膜层；
图形化所述硬掩膜层，以图形化的硬掩膜层为掩膜，依次刻蚀衬垫氧化层和部分厚度的半导体衬底形成第一沟槽；
侧向回刻蚀第一沟槽两侧的部分硬掩膜层，暴露出部分衬垫氧化层表面；
形成填充满所述第一沟槽的第一隔离层，其中，所述第一隔离层为多层结构，所述第一隔离层包括位于第一沟槽底部和侧壁的第一隔离氧化层，以及位于第一隔离氧化层表面且填充满第一沟槽的第一隔离介质层；
回刻蚀去除衬垫氧化层和部分厚度的第一隔离层，直至第一隔离层顶部低于半导体衬底表面，形成第二沟槽；
在所述第二沟槽内的半导体衬底表面及侧壁形成外延层，暴露出部分第一隔离层表面，且所述外延层与半导体衬底材料相同；
去除硬掩膜层和衬垫氧化层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述外延层的材料为Si、Ge、SiGe或GaAs。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述外延层的材料为Si时，采用选择性外延工艺形成外延层的具体工艺参数为：反应气体包括硅源气体和HCl，硅源气体为SiH4、SiH2Cl2、SiHCl3或SiH3Cl中的一种或几种，硅源气体流量为5sccm至500sccm，HCl流量为5sccm至500sccm，反应腔室温度为600度至850度，反应腔室压强为1托至100托。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述外延层后去除硬掩膜层和衬垫氧化层之前，还包括步骤：形成填充满所述第二沟槽的第二隔离介质层，所述第二隔离层介质层顶部与硬掩膜层表面平齐。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，去除所述硬掩膜层和衬垫氧化层，同时去除位于外延层表面的第二隔离介质层。
6.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述第二隔离介质层的材料为SiO2。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述衬垫氧化层的材料为SiO2。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的材料为SiN、SiCN或SiON。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一沟槽的工艺为干法刻蚀。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一隔离介质层的材料为SiO2。
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