CN114999896B - 半导体器件及形成方法 - Google Patents
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Abstract
本申请公开一种半导体器件及其形成方法，包括以下步骤：提供衬底，所述衬底内形成有多个隔离结构，且所述衬底上表面形成有开口以暴露所述隔离结构，相邻两隔离结构之间的衬底表面低于所述隔离结构的上表面，且所述衬底与所述隔离结构的衔接处形成有第一功能层，所述第一功能层呈楔形，且所述楔形的大边与沟槽相邻，尖嘴背离所述沟槽，并指向所述衬底表面；在所述衬底表面以及所述第一功能层表面形成第二功能层，与所述第一功能层一同形成均一功能层，且所述均一功能层的厚度标准差小于预设值。
Description
技术领域
本申请涉及半导体器件领域，具体涉及半导体器件及形成方法。
背景技术
在半导体器件的生产过程中，在浅沟道隔离结构（STI，Shallow TrenchIsolation）的沟槽侧壁和衬底上表面之间的衔接转角表面形成的栅极氧化物层厚度较小，容易发生经时击穿或漏电，亟需提供一种新的半导体器件或半导体器件的形成方法来克服上述问题。
发明内容
鉴于此，本申请提供一种半导体器件及其形成方法，降低半导体器件容易发生经时击穿或漏电的几率。
本申请提供了一种半导体器件的形成方法，包括以下步骤：提供衬底，所述衬底内形成有多个隔离结构，且所述衬底上表面形成有开口以暴露所述隔离结构，相邻两隔离结构之间的衬底表面低于所述隔离结构的上表面，且所述衬底与所述隔离结构的衔接处形成有第一功能层，所述第一功能层呈楔形，且所述楔形的大边与沟槽相邻，尖嘴背离所述沟槽，并指向所述衬底表面；在所述衬底表面以及所述第一功能层表面形成第二功能层，与所述第一功能层一同形成均一功能层，且所述均一功能层的厚度标准差小于预设值。
可选的，所述第一功能层的材料与所述第二功能层的材料相同，所述第一功能层的材料包括氧化硅、氮氧化硅中的至少一种，所述第二功能层的材料包括氧化硅、氮氧化硅中的至少一种。
可选的，形成所述隔离结构时，包括以下步骤：在所述衬底表面形成堆叠结构，所述堆叠结构包括形成在所述衬底上表面的氧化物层，以及形成在所述氧化物层上表面的硬掩膜层；在所述堆叠结构的上表面形成图形化光掩膜，所述图形化光掩膜暴露隔离结构的预计形成区域；基于所述图形化光掩膜暴露的区域，刻蚀所述堆叠结构的上表面，直至形成暴露所述衬底内部的沟槽；沿所述沟槽内壁，依次形成衬里层和绝缘层，从而填满所述沟槽，形成所述隔离结构；去除所述图形化光掩膜；对所述衬底表面剩余的氮化层进行回蚀处理，且回蚀处理时，使用的刻蚀液对所述衬底表面以及对所述硬掩膜层的刻蚀速率比大于500：1。
可选的，所述衬里层包括衬里氧化物层，形成所述衬里氧化物层时，所述氧化物层下方的衬底内的第一区域也被氧化，所述第一区域位于所述氧化物层两侧，并靠近所述沟槽，从而在所述衬底与所述隔离结构的衔接处形成所述第一功能层。
可选的，所述绝缘层包括氮化硅层、氧化硅层、氢氧化硅层中的至少一种。
可选的，所述去除包括以下步骤：通过各向同性刻蚀工艺，去除所述图形化光掩膜；和/或：通过化学机械研磨工艺，去除所述图形化光掩膜。
可选的，所述均一功能层的厚度标准差小于20。
可选的，所述均一功能层的厚度为50Å至100Å。
本申请还提供了一种半导体器件，采用所述的形成方法制备形成，包括：衬底，所述衬底内形成有多个隔离结构，且所述衬底上表面形成有开口以暴露所述隔离结构，且相邻两隔离结构之间的衬底表面低于所述隔离结构的上表面，且所述衬底与所述隔离结构的衔接处形成有第一功能层，所述第一功能层呈楔形，且所述楔形的大边与沟槽相邻，尖嘴背离所述沟槽，并指向所述衬底表面；均一功能层，包括分布在所述第一功能层，以及分布在所述衬底上表面的第二部分，且所述均一功能层的厚度标准差小于预设值。
本申请的半导体器件以及形成方法基于所述第一功能层形成第二功能层，且所述第一功能层与第二功能层共同构成均一功能层，以使得所述均一功能层的厚度标准差小于预设值。进一步的，所述均一功能层的厚度足够大，避免了该均一功能层的厚度较小时导致的经时击穿问题以及漏电问题，并且所述形成方法在实现器件优化的同时，不增加任何掩膜以及工艺流程，同时还可以降低工艺难度，减少工艺成本。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中所述半导体器件的形成方法的步骤流程示意图。
图2至图12为一实施例中形成所述半导体器件时各步骤对应的结构示意图。
图13为一实施例中形成所述第一功能层后的电镜图。
图14为一实施例中形成所述第一功能层后的俯视结构示意图。
具体实施方式
研究发现，发生上述问题的重要原因在于，浅沟道隔离结构（STI，Shallow TrenchIsolation）的沟槽侧壁和衬底上表面之间的衔接转角在正常的工艺制备流程中会呈圆弧状，具有弧形表面，直接在该衔接转角上形成栅极氧化物层时，由于弧形表面的存在，会导致所述栅极氧化物层在该衔接转角上的部分偏薄，导致非常容易出现经时击穿或漏电。
并且，研究还发现，可以通过后续的离子注入等工艺，或者进一步促进转角的圆弧化，或者其他手段，来降低所述衔接转角上的栅极氧化层与衬底上表面的栅极氧化层的厚度差异，但这种方法只能对栅极氧化层的一部分区域进行调整，效果不佳，并且工艺复杂，难以实现。
为了解决上述问题，以下提供了一种新的半导体器件及其形成方法。
以下结合附图以及实施例，对所述半导体器件及其形成方法作进一步的说明。
本申请在第一方面提供了一种半导体器件的形成方法。
请参阅图1至图12，其中图1为一实施例中所述半导体器件的步骤流程示意图，图2至图12为一实施例中形成所述半导体器件时各步骤对应的结构示意图。
在该实施例中，所述半导体器件的形成方法包括以下步骤：
步骤S1：提供衬底101，所述衬底101内形成有多个隔离结构102，且所述衬底101上表面形成有开口以暴露所述隔离结构102，相邻两隔离结构102之间的衬底101表面低于所述隔离结构102的上表面，且所述衬底101与所述隔离结构102的衔接处形成有第一功能层1025，所述第一功能层1025呈楔形，且所述楔形的大边与沟槽相邻，尖嘴背离所述沟槽，并指向所述衬底101表面，尖嘴和大边的具体形态，可以参阅图7中的标注。
步骤S2：在所述衬底101表面以及所述第一功能层表面形成第二功能层1027，与所述第一功能层1025一同形成均一功能层104，且所述均一功能层104的厚度标准差小于预设值。
在该实施例中，基于所述第一功能层1025形成第二功能层1027，且所述第一功能层1025与第二功能层1027共同构成均一功能层104，以使得所述均一功能层104的厚度标准差小于预设值。进一步的，所述均一功能层104的厚度足够大，避免了该均一功能层104的厚度较小时导致的经时击穿问题以及漏电问题，并且所述形成方法在实现器件优化的同时，不增加任何掩膜以及工艺流程，同时还可以降低工艺难度，减少工艺成本。
请参阅图2，提供一衬底101，所述衬底101可以是由硅、锗、绝缘体上硅、绝缘体上锗等常见半导体材料制备形成。
请参阅图12，所述第一功能层1025的材料与所述第二功能层1027的材料相同，所述第一功能层1025的材料包括氧化硅、氮氧化硅中的至少一种，所述第二功能层1027的材料包括氧化硅、氮氧化硅中的至少一种。
在一些实施例中，形成所述隔离结构102时，包括以下步骤：在所述衬底101表面形成堆叠结构100，所述堆叠结构100包括形成在所述衬底101上表面的氧化物层1011，以及形成在所述氧化物层1011上表面的硬掩膜层1012，此处可参阅图3；在所述堆叠结构100的上表面形成图形化光掩膜1014，所述图形化光掩膜1014暴露隔离结构102的预计形成区域，此处可参阅图4和图5；基于所述图形化光掩膜1014暴露的区域，刻蚀所述堆叠结构100的上表面，直至形成暴露所述衬底101内部的沟槽1022，此处可参阅图6；沿所述沟槽1022内壁，依次形成衬里层1023和绝缘层，从而填满所述沟槽1022，形成所述隔离结构102，其中形成所述衬里层1023可以参阅图7，形成所述绝缘层可以参阅图8；去除所述图形化光掩膜1014，可以参阅图9；对所述衬底101表面剩余的氮化层进行回蚀处理，此处请参阅图10。并且，回蚀处理时，使用的刻蚀液对所述衬底101表面以及对所述硬掩膜层1012的刻蚀速率比大于500：1。
请参阅图3，所述半导体器件为高压MOS器件，所述堆叠结构100包括依次形成在所述衬底101表面的氧化物层1011以及硬掩膜层1012，且使用高压栅极氧化物沉积工艺和氮化硅沉积工艺在所述衬底101表面依次形成上述两个膜层。
在一些实施例中，所述硬掩膜层1012包括氮化物层、氮氧化物层等常见硬掩膜层1012中的至少一种。
在图4、图5所示的实施例中，在所述堆叠结构100的上表面形成图形化光掩膜1014。所述图形化光掩膜1014基于光刻胶1013形成，为进行了曝光处理后的光刻胶1013。利用感光与未感光的光刻胶的溶解度的差异，就可以实现掩模版图形的转移。
在图6所示的实施例中，在所述衬底101内形成了所述沟槽1022，且所述沟槽1022的开口位于所述堆叠结构100的上表面。所述沟槽1022沟槽1022可以用于制备所述隔离结构102，所述隔离结构102包括半导体存储器结构中常见的浅沟道隔离结构（STI，shallowtrench isolation），用于隔开相邻两个有源区。所述沟槽1022的开口大小与预计要形成的结构的尺寸相匹配。
在图7所示的实施例中，在所述沟槽1022内壁形成了所述衬里层1023。在一些实施例中，所述衬里层1023包括衬里氧化物层。可以采用ISSG原位水汽法形成所述衬里氧化物层，也可以采用热氧化法形成所述衬里氧化物层。实际上，也可根据需要选择所述衬里氧化物层的制备工艺。
形成所述衬里氧化物层时，所述氧化物层1011下方的衬底101内的第一区域也会被氧化，所述第一区域位于所述氧化物层1011两侧，并靠近所述沟槽1022，从而在所述衬底101与所述隔离结构102的衔接处形成所述第一功能层1025。并且，所述氧化物层1011下方的衬底101中越靠近所述沟槽1022的区域越容易被氧化处理，因此在所述衬底101与所述隔离结构102的衔接处形成所述楔形的第一功能层1025。
具体的，由于形成所述衬里层时，越深入所述衬底，形成所述衬里层时的氧化作用对衬底的影响越小，因此，所述第一功能层1025呈楔形，与所述第二功能层1027一起构建所述均一功能层104，以加厚所述均一功能层104在该衔接处的厚度，防止因衔接处与衬底101表面的厚度不均匀，导致的电性问题。
并且，所述楔形的第一功能层1025的下表面，即远离所述氧化物层1011，且位于尖嘴和大边之间的表面，可以如图7所示为一切面，也可能为一弧面，或其他更复杂的面型。此处为了形容第一功能层1025从大边到尖端的逐渐减薄。
在图8所示的实施例中，在所述衬里层1023上方，填充了所述绝缘层，以填满所述沟槽1022。所述绝缘层包括氮化硅层、氧化硅层、氢氧化硅层中的至少一种，用于隔开相邻两个有源区之间的电信号。
采用化学气相沉积、物理气相沉积和原子层沉积中的至少一种制备所述绝缘层。
所述去除包括以下步骤：通过各向同性刻蚀工艺，去除所述图形化光掩膜1014；和/或：通过化学机械研磨工艺，去除所述图形化光掩膜1014。
采用化学机械研磨（CMP，Chemical Mechanical Polish）工艺去除所述图形化光掩膜1014时，可根据需要选择研磨液以及研磨时长等参数。
请参阅图9，经过了去除后，所述衬底101表面保留有氧化物层1011，以及至少部分硬掩膜层1012。当采用化学机械研磨工艺时，由于对中间区域和边缘区域的研磨参数等因素，会导致对边缘区域的附带研磨。为了防止化学机械研磨工艺对边缘区域的隔离结构造成大的硬性，部分保留所述中间区域的硬掩膜层1012，并进行进一步的回蚀处理，以去除剩余的所述硬掩膜层1012，并降低化学机械研磨工艺对边缘区域的隔离结构的影响。
请参阅图10，通过所述回蚀处理去除了所述硬掩膜层1012，并且，由于所述回蚀处理时使用的刻蚀液对所述衬底101表面以及对所述硬掩膜层1012的刻蚀速率比大于500：1，几乎对所述隔离结构102无影响。此时，相邻两个隔离结构102之间的衬底101表面低于隔离结构102上表面，且相邻两个隔离结构102之间的氧化物层1011呈两端比中间厚的双喇叭口形状，可以作为栅极硅氧化物使用。
请参阅图11，去除位于所述衬底101上表面的氧化物层1011，保留位于衔接处的氧化物层作为所述第一功能层1025。具体的，采用各向异性刻蚀的方法，去除所述位于所述衬底101上表面的氧化物层1011，并且，在去除之前，在需要进行保留的区域上方形成掩膜，基于掩膜暴露的区域进行刻蚀，部分去除位于所述衬底101上表面的氧化物层1011。
实际上，也可以采用化学机械研磨等方法，去除某一平面以上的所有氧化物，保留位于所述衔接处的氧化物，构成所述第一功能层1025。
并且，在一些优选的实施例中，基于该第一功能层1025形成所述第二功能层1027时，采用物理气相沉积、化学气相沉积、原子层沉积等中的至少一种工艺，通过控制离子气体等的方向，第二功能层1027在所述衬底101表面部分的厚度略大于第二功能层1027在所述第一功能层1025表面部分的厚度。
在一些其他的实施例中，所述第二功能层1027在各处的厚度一致，从而在所述衔接处具有更厚的厚度，隔绝衔接处的漏电流。
该实施例中所用的形成均一功能层104的方法没有引入新的工艺流程，并且可以降低工艺难度，减少工艺成本来实现器件表面优化的结果。并且该实施例避免了将所述衬底101表面的氧化物层1011全部去除后形成所述栅极氧化物时，栅极氧化物层1011在衔接处薄于非衔接区域表面的栅极氧化物层1011的问题，降低了最终形成的半导体器件的经时击穿以及漏电发生的几率。
在一些实施例中，为了具有足够的厚度均匀性，优化半导体器件的性能，所述均一功能层104的厚度标准差小于20。在一些更优的实施例中，所述均一功能层104的厚度标准差小于15。
所述均一功能层104的厚度标准差越小，所述均一功能层104的厚度越均匀，所述均一功能层104在各处的电性表现趋于一致，有助于获取到电性表现更优的半导体器件。
在一些实施例中，为了具有足够的绝缘性能，防止经时击穿以及漏电，所述均一功能层104的厚度为50Å至100Å。在一些更优的实施例中，所述均一功能层104的厚度为75Å至95Å。
请参阅图13、图14，其中图13为一实施例中减薄所述堆叠结构100后的电镜图，图14为一实施例中形成第一功能层1025后的俯视结构示意图。
可以看出环绕所述有源区AA有一圈所述第一功能层1025，在该实施例中，第一功能层1025由氧化物材料制备，对应至图13中的OX标注。在所述沟槽1022内形成填充材料层后，可以作为隔离结构102，即对应至图中的STI，隔开相邻的两个有源区AA。且所述有源区AA的边缘保留了一圈第一功能层1025。
本申请在第二方面还提供了一种半导体器件。
请参阅图5，所述半导体器件采用所述形成方法制备形成，包括：半导体器件，采用所述的形成方法制备形成，包括：衬底101，所述衬底101内形成有多个隔离结构102，且所述衬底101上表面形成有开口以暴露所述隔离结构102，且相邻两隔离结构102之间的衬底101表面低于所述隔离结构102的上表面，且所述衬底101与所述隔离结构102的衔接处形成有第一功能层1025，所述第一功能层1025呈楔形，且所述楔形的大边与沟槽1022相邻，尖嘴背离所述沟槽，并指向所述衬底101表面；均一功能层104，包括分布在所述第一功能层1025，以及分布在所述衬底101上表面的第二部分，且所述均一功能层104的厚度标准差小于预设值。
该实施例中，所述半导体器件基于所述第一功能层1025形成第二功能层1027，且所述第一功能层1025与第二功能层1027共同构成均一功能层104，以使得所述均一功能层104的厚度标准差小于预设值。进一步的，所述均一功能层104的厚度足够大，避免了该均一功能层104的厚度较小时导致的经时击穿问题以及漏电问题，并且所述形成方法在实现器件优化的同时，不增加任何掩膜以及工艺流程，同时还可以降低工艺难度，减少工艺成本。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括以下步骤：
提供衬底，
在所述衬底表面形成堆叠结构，刻蚀所述堆叠结构的上表面，直至形成暴露所述衬底内部的沟槽，并沿所述沟槽内壁，依次形成衬里层和绝缘层，从而填满所述沟槽，形成隔离结构，相邻两隔离结构之间的衬底表面低于所述隔离结构的上表面，且所述衬底与所述隔离结构的衔接处形成有第一功能层，所述第一功能层呈楔形，且所述楔形的大边与沟槽相邻，尖嘴背离所述沟槽，并指向所述衬底表面；
在所述衬底表面以及所述第一功能层表面形成第二功能层，与所述第一功能层一同形成均一功能层，且所述均一功能层的厚度标准差小于预设值；
其中，所述衬底与所述隔离结构的衔接处形成有第一功能层，包括：部分去除位于所述衬底上表面的氧化物层，保留位于所述衔接处的氧化物层，作为所述第一功能层。
2.根据权利要求1所述的形成方法，其特征在于，所述第一功能层的材料与所述第二功能层的材料相同，所述第一功能层的材料包括氧化硅、氮氧化硅中的至少一种，所述第二功能层的材料包括氧化硅、氮氧化硅中的至少一种。
3.根据权利要求1所述的形成方法，其特征在于，所述堆叠结构包括形成在所述衬底上表面的氧化物层，以及形成在所述氧化物层上表面的硬掩膜层，形成所述隔离结构时，包括以下步骤：
在所述堆叠结构的上表面形成图形化光掩膜，所述图形化光掩膜暴露隔离结构的预计形成区域；
基于所述图形化光掩膜暴露的区域，刻蚀所述堆叠结构的上表面，直至形成暴露所述衬底内部的沟槽；
沿所述沟槽内壁，依次形成衬里层和绝缘层，从而填满所述沟槽，形成所述隔离结构；
去除所述图形化光掩膜；
对所述衬底表面剩余的氮化层进行回蚀处理，且回蚀处理时，使用的刻蚀液对所述衬底表面以及对所述硬掩膜层的刻蚀速率比大于500：1。
4.根据权利要求3所述的形成方法，其特征在于，所述衬里层包括衬里氧化物层，形成所述衬里氧化物层时，所述氧化物层下方的衬底内的第一区域也被氧化，所述第一区域位于所述氧化物层两侧，并靠近所述沟槽，从而在所述衬底与所述隔离结构的衔接处形成所述第一功能层。
5.根据权利要求3所述的形成方法，其特征在于，所述堆叠结构还包括硬掩膜层，所述硬掩膜层形成于所述氧化物层的上表面。
6.根据权利要求3所述的形成方法，其特征在于，所述绝缘层包括氮化硅层、氧化硅层、氢氧化硅层中的至少一种。
7.根据权利要求3所述的形成方法，其特征在于，所述去除包括以下步骤：
通过各向同性刻蚀工艺，去除所述图形化光掩膜；和/或：
通过化学机械研磨工艺，去除所述图形化光掩膜。
8.根据权利要求3所述的形成方法，其特征在于，所述均一功能层的厚度标准差小于20。
9.根据权利要求1所述的形成方法，其特征在于，所述均一功能层的厚度为50Å至100Å。
10.一种半导体器件，其特征在于，采用如权利要求1至9中任一项所述的形成方法制备形成，包括：
衬底，所述衬底内形成有多个隔离结构，且所述衬底上表面形成有开口以暴露所述隔离结构，且相邻两隔离结构之间的衬底表面低于所述隔离结构的上表面，且所述衬底与所述隔离结构的衔接处形成有第一功能层，所述第一功能层呈楔形，且所述楔形的大边与沟槽相邻，尖嘴背离所述沟槽，并指向所述衬底表面；
均一功能层，其包括第一功能层，以及分布在所述第一功能层表面和所述衬底上表面的第二部分，且所述均一功能层的厚度标准差小于预设值。
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