JP4158621B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置、特に素子間分離領域に隣接するゲート酸化膜が好適な構造を有する半導体装置、及びその製造方法に関する。
【0002】
【従来の技術】
半導体装置の素子間の電気的な隔離を図るために、素子間分離領域の形成が用いられていた。素子間分離領域の形成方法としては、従来、LOCOS(Local Oxidation Of Silicone)法がよく用いられてきた。このLOCOS法では、熱酸化を用いることにより、素子間分離領域にバーズビークが形成される等の問題があった。そのため、素子間分離領域の小型化に限界があり、従って、半導体装置の高集積化の障害となっていた。
【0003】
そこで、近年、トレンチ構造を利用した素子間分離領域の形成方法であるSTI(Shallow Trench Isolation)法が提案されている。
【0004】
STI法による素子間分離領域は、例えば、以下のようにして形成される。
【0005】
シリコン基板(以下、Si基板ともいう。)の表面に、パッド酸化膜及びマスク窒化膜を順次に形成する。ホトリソ・エッチングによってパターニングして素子間分離領域に相当する領域を開口する。パターニングされたマスク窒化膜をエッチングマスクとして用いて、RIE(Reactive Ion Etching)法によって、トレンチを形成する。その後、RIE法によってトレンチの内部に生じた欠陥等のダメージの影響を低減するために、熱酸化によってトレンチの底面及び側壁に酸化膜(一般には側壁酸化膜と称する。)を形成する。続いて、トレンチの形成されているシリコン基板に、CVD(Chemical Vapor Deposition)法によってシリコン酸化膜(CVD酸化膜ともいう。)を埋め込む。その後、CMP(Chemical Mechanical Polish:化学的機械的研磨)法によって平坦化し、然る後、マスク窒化膜及びパッド酸化膜の除去を行って、素子間分離領域を得る。素子間分離領域(以下、STI酸化膜ともいう。)は、側壁酸化膜及びCVD酸化膜で形成されている。
【0006】
この後、活性領域にゲート酸化膜を形成する際には、エッチングによるダメージを除去してゲート酸化膜の膜質を向上するために、熱酸化による酸化膜の形成及び除去を行う。このダメージを除去するための酸化膜を犠牲酸化膜という。ゲート酸化膜を活性領域上に例えば熱酸化により形成した後、ゲート電極を形成する。
【0007】
このような従来のSTI法では、エッチングによってSTI酸化膜の側壁付近に凹みが生じてしまう。凹みのある状態でゲート酸化膜を形成すると、ゲート酸化膜の膜厚が一部薄くなったり、或いは尖った形状(尖り部ともいう。)になったりする。このようなゲート酸化膜の形状で、活性領域から素子間分離領域(STI酸化膜)にわたってゲート電極を形成すると、ゲート耐圧の低下、リーク電流の発生等の不具合を起こしやすい。
【0008】
素子間分離領域に生じる凹みの形成を防ぐ方法として、素子間分離領域の側壁に沿って保護膜を形成し、パッド酸化膜をエッチングする方法が提案されている(特許文献1参照)。特許文献1では、エッチングにより凹みの生じてしまう素子間分離領域の側壁に保護膜を形成することで、平坦なゲート酸化膜を形成し、トランジスタのチャネル長が短くなるのを防いでいる。
【0009】
【特許文献1】
特開2000−306989号公報(段落0010〜0012、図1)
【0010】
【発明が解決しようとする課題】
従来のSTI酸化膜形成方法におけるCMPによる平坦化では、一般に、マスク窒化膜がストッパーの役目を果たすので、STI酸化膜の表面は、シリコン基板の表面よりも高い位置に形成される。このCMPによる平坦化において、ウエハ面は、一様に平坦化されるのが理想である。しかし、実際には、素子パターンの疎密やウエハ面上の位置の違いで削られる速度に差が生じる。このため、ウエハ表面の一部で、STI酸化膜の表面の高さが、シリコン基板の表面と同じ或いは低くなる場合がある。
【0011】
STI酸化膜の表面が、Si基板の表面と同じ高さか或いは低い高さに形成されると、エッチングによる凹みの影響を受けやすくなる。
【0012】
図4(A)は、従来のSTI酸化膜の形成方法の側壁酸化膜の形成工程を示したものである。Si基板200上にパッド酸化膜202及びマスク窒化膜204が順に積層され、然る後、トレンチ206が形成されている。このトレンチ206の側壁及び底面を、熱酸化法により酸化して、側壁酸化膜208が形成される。このとき、図中破線で示したシリコン基板の表面付近の、側壁酸化膜208の一部分の領域とシリコン基板200の境界領域とを、エッジ領域218とする。トレンチ206の側壁の熱酸化では、パッド酸化膜202の影響によりエッジ領域が酸化されやすい。
【0013】
図4(B)は、ゲート電極形成後の素子分離領域周辺を示した図である。Si基板200の活性領域220上にゲート酸化膜214が形成されている。素子間分離領域すなわちSTI酸化膜212は、側壁酸化膜208及びCVD酸化膜210で構成されている。活性領域220からSTI酸化膜212の一部の領域にわたってゲート電極216が形成されている。
【0014】
また、STI酸化膜212の表面は、CMPによって削られて、Si基板200の表面とほぼ同じ高さに形成されている。
【0015】
このように、STI酸化膜の表面がSi基板の表面と同じ高さで、或いはより低い高さで形成された領域では、エッチングによって生じた凹みの影響を受けやすくなる。また、図4(A)で示したように、エッジ領域の側壁酸化が深いため、エッチング後にゲート酸化膜を形成すると、ゲート酸化膜214に尖り部224が生じやすくなる。また、エッジ領域でのゲート酸化膜214の薄膜化も起こりやすい。
【0016】
チャネル長方向(紙面に垂直な方向)では、ゲート酸化膜は拡散領域(ドレイン及びソース領域)に接しているが、図4(B)のように、ゲート電極がアクティブ領域から素子間分離領域にわたって形成される場合、すなわち、チャネル長方向と垂直方向の場合には、ゲート酸化膜214は、STI酸化膜212に隣接する。ゲート酸化膜214のエッジ領域218には、電荷が集中しやすいので、ここに尖り部224があったり、ゲート酸化膜214の薄膜化が起きていると、ゲート耐圧の低下やリーク電流の発生等の不具合を起こしやすい。
【0017】
よって、ウエハ面上の全ての領域で、素子間分離領域、すなわちSTI酸化膜の表面がシリコン基板の表面よりも高い位置に形成され、且つ、ゲート酸化膜の耐圧性が向上した半導体装置及びその製造方法が望まれていた。
【0018】
【課題を解決するための手段】
この出願に係る発明者は、CMPによってSTI酸化膜を形成した後に、シリコン基板をエッチングすることにより、STI酸化膜の表面の高さをシリコン基板表面より高い位置に形成でき、且つゲート酸化膜のゲート耐圧を向上することができるという結論に達した。
【0019】
そこで、この発明の製造方法の対象となる半導体装置によれば、シリコン基板と、シリコン基板に設けられた素子間分離領域により互いに分離された複数の活性領域と、活性領域上に形成されたゲート酸化膜を具えた半導体装置において、下記の特徴を有している。すなわち、素子間分離領域は、その表面の高さが、シリコン基板の表面の高さより高く形成されている。そして、ゲート酸化膜が、素子間分離領域に隣接する領域で、素子間分離領域の側壁に近づくにつれて膜厚が厚くなり且つせり上がって形成されている。「せり上がる」とは、ゲート酸化膜の表面が、素子間分離領域の側壁の上端側へ向かって、なめらかな或いはなめらかなとみなせる曲線を描いて上向きに反っている状態を示している。
【0020】
この発明の製造方法の対象となる半導体装置によれば、ウエハ上の素子間分離領域の表面の高さが、シリコン基板の表面よりも高く形成されているので、エッジ部におけるゲート酸化膜の尖りや薄膜化が起こりにくい。また、ゲート酸化膜が素子間分離領域の側壁近傍で厚く形成されているため、電流のリークが生じにくく、ゲート耐圧も向上する。よって、デバイス特性が保証されるため、製造歩どまりも向上する。
【0021】
この発明の半導体装置の製造方法によれば、シリコン基板上に素子間分離領域を形成後、ゲート酸化膜を形成する半導体装置の製造方法において、シリコン基板の表面を異方性エッチングすることにより、素子間分離領域の表面の高さを前記シリコン基板の表面より高くする(a)工程と、(a)工程により、異方性エッチングされた、シリコン基板の表面を酸化して犠牲酸化膜を形成する(b)工程と、犠牲酸化膜を除去する(c)工程と、犠牲酸化膜を除去したシリコン基板の表面にゲート酸化膜を形成する(d)工程とを含む。
【0022】
この発明の半導体装置の製造方法によれば、素子間分離領域の形成後にシリコン基板のエッチングを行うので、ウエハ上の素子間分離領域の表面の高さが、確実に基板の表面より高く形成できる。よって、CMPによって生じるウエハ面の高さについての不具合が解消され、エッジ部におけるゲート酸化膜の尖りや薄膜化を防止することができる。また、ゲート酸化膜が素子間分離領域の側壁近傍で厚く形成できるため、電流のリークが生じにくく、ゲート耐圧も向上する。よって、デバイス特性が保証されるため、製造歩どまりも向上する。
【0023】
【発明の実施の形態】
以下、図1〜図3を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明を図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング(斜線)は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【0024】
<第1の実施の形態>
図1(A)は、この発明による半導体装置の第1の実施の形態の説明に供する、部分的断面図である。Si基板100に、溝状のトレンチが形成され、STI酸化膜106によって素子間分離領域が形成されている。STI酸化膜106は、外側のSi基板と接している部分が側壁酸化膜102、内側の部分がCVD酸化膜104で構成されている。また、STI酸化膜106の頂部側は、Si基板100の表面から突出するように形成されている。従って、STI酸化膜106の頂面106aは、Si基板100の表面100aよりも高い位置にある。
【0025】
Si基板100のうち素子間分離領域で分離されている基板領域は、活性領域113として用いられ、図1に示した素子間分離領域に隣接した活性領域113には、ゲート酸化膜108が形成されている。このゲート酸化膜108は、STI酸化膜106の側壁112近傍では、側壁112に近づくにつれてゲート酸化膜の膜厚が厚くなり、かつ側壁112の上端側へとせり上がって形成されている。ゲート電極110は、ゲート酸化膜108からSTI酸化膜106の表面にわたって形成されている。
【0026】
図1(B)は、図1(A)の破線で囲んだエッジ領域111の拡大図であって、基板100の表面と直交する面内での断面を概略的に表している。ゲート酸化膜108の膜厚は、側壁112から離れた領域での膜厚をL1、側壁に近い領域での膜厚をL2とすると、L1よりL2の方が厚くなっている。また、側壁112に近づくにつれてゲート酸化膜108の表面108aは、滑らかなカーブを描いて側壁112の上端側へとせり上がっている。
【0027】
このように、図1(B)の断面図からも理解できるように、ゲート酸化膜108は、その膜厚が、側壁112に近づくにつれて厚くなり、かつせり上がった形状になっているので、従来のような尖り部の形成や薄膜化は起こらなくなる。また、膜厚が電荷の集中しやすいエッジ領域で厚くなっているので、ゲート耐圧性が向上し、リーク電流も生じにくくなる。
【0028】
図2(A)は、素子間分離領域、すなわちSTI酸化膜を形成した後、マスク窒化膜及びパッド酸化膜を除去した状態の半導体装置の一部分を概略的に示す断面図である。この図2(A)で示した例では、CMPによってSTI酸化膜106の表面106aが、Si基板100の表面100bとほぼ同じ高さに削られている。
【0029】
この図2(A)に示す構造体を得る工程までの製造方法は、公知であるが、その一例を簡単に説明する。
【0030】
Si基板100上にパッド酸化膜を熱酸化法により例えば10nm〜100nmの膜厚で形成する。マスク窒化膜をCVD法により例えば150nm〜350nmの膜厚で形成する。公知のホトリソ・エッチング技術により、素子間分離領域を形成する部分を開口する。RIE法により例えば深さ400nmのトレンチを形成する。熱酸化によってトレンチの側面及び底面を酸化し、10nm〜30nmの厚さで側壁酸化膜102を形成する。CVD法により、トレンチの深さ、パッド酸化膜の厚さ及びマスク酸化膜の厚さ以上にCVD酸化膜を形成する。VCMPによる平坦化を行い、ウエットエッチングにより順次マスク窒化膜、パッド酸化膜を除去する。このようにして、この第1の実施の形態の半導体装置の製造方法で用いるSi基板100の前処理工程が行える。図2(A)で示された半導体装置の断面図は、このような前処理工程が行われ、Si基板100のSTI酸化膜の表面の高さが、Si基板100の表面とほぼ同じ高さに形成されている領域を示したものである。
【0031】
上述のSi基板に素子間分離領域を形成し、パッド酸化膜除去までの前処理工程は、一例をあげたにすぎず、一般的に行われている素子間分離領域の製造方法を用いればよい。
【0032】
次に、このようにして得られたSi基板100の表面100bに対して、例えばHBrガスを用いた異方性エッチングにより、Si基板を厚み方向に5〜20nmエッチングする(図2(B))。このときのエッチングの深さは、後に形成するゲート酸化膜の厚さの1倍〜数倍程度であれば良い。STI酸化膜106の表面106aの高さは、Si基板より高くなる。また、Si基板100の表面100aは、STI酸化膜106の側壁112に近づくにつれてなめらかにせり上がった状態になる。この異方性エッチングにより、従来の半導体装置で生じていたゲート酸化膜の尖り部を形成する原因になるようなSi基板の表面の形状も削り取ることができる。
【0033】
Si基板100の表面100aに、例えば熱酸化法により犠牲酸化膜114aを形成し、続いて犠牲酸化膜114aを除去する(図2(C))。これにより、エッチングにより受けたダメージを除去し、後に形成するゲート酸化膜の膜質を良好にすることができる。
【0034】
次いで、Si基板100の表面100aに、例えば熱酸化法により、膜厚2〜10nmでゲート酸化膜108を形成する(図2(D))。ゲート酸化膜108を熱酸化により形成する際、STI酸化膜106と隣接している領域は、酸素濃度が高いため酸化されやすい。よって、STI酸化膜106の近傍すなわち、エッジ領域111のSi基板100の表面では、ゲート酸化膜108の膜厚がSTI酸化膜106から離れた領域よりも厚く形成される。このように形成されたゲート酸化膜上に、ゲート電極を公知技術により形成する(図示せず。)。
【0035】
上述したこの発明の製造方法により得られた半導体装置の構造によれば、図1に示したような、STI酸化膜106の高さがSi基板100の表面より高く、ゲート酸化膜108が、STI酸化膜106に隣接するエッジ領域111で、STI酸化膜106の側壁112に近づくにつれて膜厚が厚くなりかつせり上がっている。
【0036】
CMPによる平坦化を行った後で、Si基板100をエッチングして基板面の高さを下げるので、確実にSTI酸化膜106の表面の高さが、Si基板100の表面より高くなる。よって、後に形成するゲート酸化膜に尖り部が生じたり、薄膜化したりする不具合が起こらない。
【0037】
また、ゲート酸化膜108をSTI酸化膜106の側壁112に近づくにつれて膜厚を厚くかつせり上がった状態に形成できるので、電流のリークが生じにくく、ゲート耐圧も向上する。よって、デバイス特性が保証されるため、製造歩どまりも向上する。
【0038】
このSi基板の他の領域では、パッド酸化膜を除去した段階で、既にSTI酸化膜の高さがSi基板の表面より高く形成されている部分もある。この部分についても、上述の工程が施されることになるが、これにより、より確実にSTI酸化膜の表面の高さがSi基板の表面よりも高くなる。また、STI酸化膜の高さが低く形成されている領域と同様に、ゲート酸化膜をその膜厚が、STI酸化膜の側壁に近づくにつれて膜厚が厚く、かつせり上がった形状にすることができる。
【0039】
これにより、ウエハ上の素子間分離領域の表面の高さが、確実に基板の表面より高く形成できる。すなわち、CMPによるウエハ面の高さについての不具合が解消され、エッジ部におけるゲート酸化膜の尖りや薄膜化を防止することができる。
【0040】
<第2の実施の形態>
この発明の半導体装置の製造方法の第2の実施の形態では、Si基板の異方性エッチング後に、酸素イオンをイオン注入する。このようなイオン注入を行うことで、犠牲酸化膜の膜厚が素子間分離領域近傍では薄く、かつ離れた領域では厚く形成されるので、より良好なゲート酸化膜の形状が得られる。
【0041】
図3(A)は、図2(A)と同様に、パッド酸化膜の除去後の半導体装置の一部分の概略的断面図であり、CMPによってSTI酸化膜の表面が、Si基板の表面とほぼ同じ高さにまで削られている領域を示している。
【0042】
Si基板100の表面100bに対して、例えばHBrガスを用いた異方性エッチングにより、Si基板を10〜25nmエッチングする(図2(B))。このときのエッチングの深さは、第1の実施の形態より若干深く行う。これは、後の酸素イオンのイオン注入の際の遮蔽効果を確実に得るためである。ここで、第1の実施の形態と同様に、STI酸化膜106の表面100cの高さは、Si基板より高くなる。
【0043】
続いて、Si基板100の表面100cに、酸素イオンを例えば注入エネルギー3〜6keV及びドーズ量1×1012〜5×1016cm-2でイオン注入する(図3(B))。このとき、STI酸化膜106の遮蔽効果により、酸素イオンの注入量は、STI酸化膜106に近い領域では少なく及び離れた領域では多くなる。
【0044】
Si基板100の表面100cに、例えば熱酸化法により犠牲酸化膜114bを形成する(図3(C))。注入された酸素イオン濃度が薄いSTI酸化膜106に近い領域では、犠牲酸化膜114bは薄く形成され、注入された酸素イオン濃度が濃いSTI酸化膜106から離れた領域では、犠牲酸化膜114bは厚く形成される。続いて犠牲酸化膜を除去する(図示せず。)。Si基板100の表面は、STI酸化膜に近い領域では、犠牲酸化膜114bが薄く形成されるため、STI酸化膜106の側壁112に近づくにつれて、第1の実施の形態よりもさらになめらかにせり上がった状態になる。
【0045】
次いで、Si基板100の表面100cに、例えば熱酸化法により、膜厚2〜10nmでゲート酸化膜108を形成する(図3(D))。このとき、STI酸化膜106の側壁112に接している部分は、STI酸化膜中の酸素によって酸素濃度が高くなるため、STI酸化膜の側壁に近いほどゲート酸化膜の膜厚が厚く形成される。このように形成されたゲート酸化膜108上に、ゲート電極110を、公知技術によって形成する(図示せず。)。
【0046】
第2の実施の形態では、異方性エッチング後であって、犠牲酸化膜114bを形成する前に酸素イオンをイオン注入している。Si基板の表面及び素子間分離領域表面に、酸素イオンを注入すると、Si基板の表面では、酸素イオンの正電荷がすぐに拡散するが、素子間分離領域では、正電荷が帯電したままの状態になる。よって、酸素イオンは素子間分離領域に帯電した正電荷の遮蔽効果により、Si基板の素子間分離領域近傍は、酸素イオンの注入量が少なくなる。このようなSi基板に対して、犠牲酸化膜を形成すると、犠牲酸化膜は素子間分離領域近傍では膜厚が薄く形成され、素子間分離領域から離れた領域では、酸素イオンの注入量が多いので、膜厚が厚く形成される。
【0047】
このようにして形成された犠牲酸化膜114bを除去し、ゲート酸化膜を形成すると、第1の実施の形態よりも急峻な勾配でなめらかに側壁に向かってせり上がった形状でゲート酸化膜が形成できる。また、第1の実施の形態と同様に、ゲート酸化膜の膜厚は、素子間分離領域の側壁に近づくほど厚く形成されている。
【0048】
このように形成したゲート酸化膜上に、素子間分離領域に亘ってゲート電極を形成すると、ゲート耐圧が向上し、リーク電流も生じにくい。
【0049】
【発明の効果】
上述した実施の形態からも明らかなように、この発明の製造方法の対象となる半導体装置によれば、ウエハ上の素子間分離領域の表面の高さが、シリコン基板の表面よりも高く形成されているので、エッジ部におけるゲート酸化膜の尖りや薄膜化が起こりにくい。また、ゲート酸化膜が素子間分離領域の側壁近傍で厚く形成されているため、電流のリークが生じにくく、ゲート耐圧も向上する。
【0050】
また、この発明の半導体装置の製造方法によれば、素子間分離領域の形成後にシリコン基板のエッチングを行うので、ウエハ上の素子間分離領域の表面の高さが、確実に基板の表面より高く形成できる。よって、CMPによって生じるウエハ面の高さについての不具合が解消され、エッジ部におけるゲート酸化膜の尖りや薄膜化を防止することができる。また、ゲート酸化膜が素子間分離領域の側壁近傍で厚く形成できるため、電流のリークが生じにくく、ゲート耐圧も向上する。よって、デバイス特性が保証されるため、製造歩どまりも向上する。
【図面の簡単な説明】
【図1】(A)〜(B)は、この発明による半導体装置の第1の実施の形態の構成例についての説明に供する概略断面図及び部分的概略断面図である。
【図2】(A)〜(C)は、この発明による半導体装置の製造方法の第1の実施の形態の説明に供する工程図である。
【図3】(A)〜(C)は、この発明による半導体装置の製造方法の第2の実施の形態の説明に供する工程図である。
【図4】(A)〜(B)は、従来の半導体装置の構造についての説明に供する断面図である。
【符号の説明】
100、200:Si基板
100a、100b、100c、108a:表面
102、208:側壁酸化膜
104、210:CVD酸化膜
106、212:STI酸化膜
106a:頂面
108、214:ゲート酸化膜
110、216:ゲート電極
111、218:エッジ領域
112:側壁
113、220:活性領域
114a、114b:犠牲酸化膜
202:パッド酸化膜
204:マスク窒化膜
206:トレンチ
222:凹み
224:尖り部
Claims (2)
- シリコン基板と、前記シリコン基板に設けられた素子間分離領域により互いに分離された複数の活性領域と、前記活性領域上に形成されたゲート酸化膜を具えた半導体装置であって、前記素子間分離領域の表面の高さが、前記シリコン基板の表面の高さより高く、及び、前記ゲート酸化膜が、前記素子間分離領域に隣接する領域で、前記素子間分離領域の側壁に近づくにつれて膜厚が厚くなり、かつせり上がっている半導体装置を、前記シリコン基板上に前記素子間分離領域を形成後、前記ゲート酸化膜を形成して製造するにあたり、
(a)前記シリコン基板の表面を異方性エッチングすることにより、前記素子間分離領域の表面の高さを前記シリコン基板の表面より高くする工程と、
(b)(a)工程により、異方性エッチングされた、前記シリコン基板の表面を酸化して犠牲酸化膜を形成する工程と、
(c)前記犠牲酸化膜を除去する工程と、
(d)前記犠牲酸化膜を除去したシリコン基板の表面に前記ゲート酸化膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(a)工程後であって、かつ前記(b)工程の前に、前記シリコン基板の表面に酸素イオン注入を行う
ことを特徴とする半導体装置の製造方法。
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