CN100481398C - 存储器的制造方法及半导体元件的制造方法 - Google Patents

Abstract

本发明公开了一种存储器元件的制造方法。首先，在基底上依次形成隧穿介电层、第一硅材料层及掩模层。而后，在基底上形成沟槽，其都用隔离结构填满。接着，移除掩模层以暴露出第一硅材料层。随后，通过选择性硅生长工艺在第一硅材料层上形成第二硅材料层，用以填满隔离结构间的间隙。接着，移除部分隔离结构使其表面低于第二硅材料层表面。之后在基底上形成栅间介电层，其上再形成导体层。图案化导体层即形成控制栅极，并同时图案化第二硅材料层与第一硅材料层即形成浮置栅极。

Description

存储器的制造方法及半导体元件的制造方法

技术领域

本发明涉及一种半导体元件，且特别涉及一种存储器的制造方法及半导体元件的制造方法。

背景技术

闪存元件因其可重复进行数据存入、读取及擦除等动作的特性，以及存入数据断电后仍续存的优点，故其已经广泛地被个人计算机和电子设备所采用。

典型的闪存元件为堆栈式栅极结构，是以掺杂多晶硅制作浮置栅极与控制栅极。浮置栅极处于浮动状态，无任何电路与其连接。浮置栅极与控制栅极间是以栅间介电层相隔。浮置栅极与基底是以隧穿介电层相隔。而控制栅极则与字线相连接。

图1A至图1D是示出现有存储器的制造流程剖面示意图。首先，请参照图1A，基底100上划分为存储器单元区102与周边电路区104。然后在基底100上依次形成层隧穿介电层106、多晶硅层108、掩模层110与图案化光刻胶层(未示出)。

然后，请参照图1B，以图案化光刻胶层为蚀刻掩模，在基底100上的存储器单元区102与周边电路区104分别形成多个沟槽112a与114a，其中沟槽112a分布较密集，沟槽114a分布较松散。接着，在沟槽112a与114a中填充绝缘材料，以分别形成隔离结构112b与114b。

接着，请参照图1C，移除图案化的光刻胶层及掩模层110。

然后，请参照图1D，形成多晶硅层(未示出)，覆盖于基底100以及隔离结构112b和114b。接着，平坦化此多晶硅层，使用的方式为多晶硅化学机械抛光工艺(poly CMP)，分别在存储器单元区102及周边电路区104形成多晶硅层116a和116b。由于，多晶硅化学机械抛光工艺的磨除率实则与晶片上图案的尺寸及图案的密度相关。因此，进行多晶硅化学机械抛光工艺时，晶片上图案密度低的区域(周边电路区104)容易造成过度抛光的情形，而导致区域内的多晶硅层下凹的现象，此即所谓的浅碟效应(dishing effect)。于是，所形成的多晶硅层116a的厚度t1以及多晶硅层116b的厚度t2，二者的厚度不均匀，造成整个晶片的表面平坦性不佳。

进而言之，上述因多晶硅化学机械抛光工艺造成的晶片平坦性不佳的问题，对存储器元件的效能影响很大。并且在后续的工艺中，也容易因多晶硅层厚度不均匀，导致形成栅极结构后的光刻或蚀刻工艺产生问题，影响工艺的可靠度。

发明内容

有鉴于此，本发明的目的就是在提供一种存储器的制造方法，以改善现有平坦化过程中使用多晶硅化学机械抛光工艺所造成的多晶硅层厚度不均匀以及浅碟效应的问题。

本发明的再一目的是提供一种半导体元件的制造方法，以改善现有平坦化过程中使用多晶硅化学机械抛光工艺所造成的多晶硅层厚度不均匀以及浅碟效应的问题。

本发明提出一种存储器的制造方法，此方法例如是先提供基底，并在基底上依次形成隧穿介电层、第一硅材料层与掩模层。之后，图案化掩模层、第一硅材料层、隧穿介电层与基底，而在基底中形成多个沟槽。接着，形成多个隔离结构填满沟槽。而后，移除掩模层以暴露出第一硅材料层。接下来，进行选择性硅生长工艺，在第一硅材料层上形成第二硅材料层，第二硅材料层填满隔离结构之间的间隙。随后，移除部分隔离结构，使隔离结构表面低于第二硅材料层表面。之后，在基底上形成栅间介电层并在栅间介电层上形成导体层，以及图案化导体层以形成控制栅极、图案化第二硅材料层与第一硅材料层以形成多个浮置栅极。

依照本发明的优选实施例所述的存储器的制造方法，上述选择性硅生长工艺例如是使用硅烷气体作为反应气体。

依照本发明的优选实施例所述的存储器的制造方法，上述硅烷气体进一步包括硅甲烷、硅乙烷或硅丙烷。

依照本发明的优选实施例所述的存储器的制造方法，上述选择性硅生长工艺以该掩模层作为硅生长终止层。

依照本发明的优选实施例所述的存储器的制造方法，上述选择性硅生长工艺进一步包括外延工艺。

依照本发明的优选实施例所述的存储器的制造方法，上述第一硅材料层的材质例如是掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。上述第二硅材料层的材质例如是掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。

依照本发明的优选实施例所述的存储器的制造方法，上述第一硅材料层的形成方法包括化学气相沉积法。

依照本发明的优选实施例所述的存储器的制造方法，上述掩模层的材质例如是氮化硅。

依照本发明的优选实施例所述的存储器的制造方法，上述隧穿介电层的材质例如是氧化硅。

依照本发明的优选实施例所述的存储器的制造方法，上述栅间介电层的材质包括氧化硅/氮化硅/氧化硅。

依照本发明的优选实施例所述的存储器的制造方法，上述栅间介电层的形成方法包括化学气相沉积法。

本发明的存储器制造方法是采用选择性硅生长工艺形成硅材料层，而可以避免因使用化学机械抛光工艺所造成的浮置栅极厚度不均匀及浅碟效应的问题。

此外，移除部分隔离结构可以使控制栅极与浮置栅极间的电容接触面积增加，因此也可提升存储器的栅间耦合系数(gate coupling ratios)，进而使得元件的操作电压降低。

本发明提出一种半导体元件的制造方法，此方法例如是先提供基底，基底具有沟槽密集区与沟槽疏松区。在沟槽密集区的基底中形成多个第一沟槽隔离结构，并同时在沟槽疏松区额基底中形成多个第二沟槽隔离结构，且在第一沟槽隔离结构之间以及第二沟槽隔离结构之间的间隙依次形成第一硅材料层与掩模层。然后，移除掩模层，暴露出第一硅材料层。随后，进行选择性硅生长工艺，在第一硅材料层上形成第二硅材料层，第二硅材料层填满第一沟槽隔离结构之间以及第二沟槽隔离结构之间的间隙。

依照本发明的优选实施例所述的半导体元件的制造方法，上述掩模层的材质例如是氮化硅。

依照本发明的优选实施例所述的半导体元件的制造方法，进一步包括在该基底与该掩模层之间形成垫层。

依照本发明的优选实施例所述的半导体元件的制造方法，上述垫层的材质包括氧化硅。

依照本发明的优选实施例所述的半导体元件的制造方法，上述沟槽密集区与沟槽疏松区分别包括存储器单元区与周边电路区。

依照本发明的优选实施例所述的半导体元件的制造方法，上述选择性硅生长工艺例如是使用硅烷气体作为反应气体。

依照本发明的优选实施例所述的半导体元件的制造方法，上述硅烷气体进一步包括硅甲烷、硅乙烷或硅丙烷。

依照本发明的优选实施例所述的半导体元件的制造方法，上述选择性硅生长工艺以该掩模层作为硅生长终止层。

依照本发明的优选实施例所述的半导体元件的制造方法，上述选择性硅生长工艺进一步包括外延工艺。

依照本发明的优选实施例所述的半导体元件的制造方法，上述第一硅材料层的材质例如是掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。上述第二硅材料层的材质例如是掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。

依照本发明的优选实施例所述的半导体元件的制造方法，上述第一硅材料层的形成方法包括化学气相沉积法。

本发明因采用选择性硅生长工艺，因此可以避免因多晶硅化学机械抛光工艺所导致的沟槽密集区与沟槽疏松区的多晶硅层厚度不均匀以及浅碟效应的问题。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1A至图1D示出现有存储器制造剖面示意图。

图2A至图2F为依照本发明实施例所示出的选择性硅生长工艺形成控制栅极与浮置栅极的方法的剖面示意图。

附图标记说明

100、200：基底                        102、202：存储器单元区

104、204：周边电路区                  106、206：隧穿介电层

108、116a、116b：多晶硅层      110、210：掩模层

112a、114a、212a、214a：沟槽   112b、114b、212b、214b：隔离结构

208：第一硅材料层               216：第二硅材料层

218：栅间介电层                220：导体层

222：控制栅极                  224：浮置栅极

具体实施方式

图2A至图2F是示出本发明优选实施例的一种存储器制造的流程剖面示意图。

首先，请参照图2A，提供基底200，此基底例如是硅基底。基底200上具有沟槽密集区和沟槽疏松区。在本实施例中是以沟槽密集区为存储器单元区202，沟槽疏松区为周边电路区204作为说明。然而，本发明并非限定于此。然后在基底200上依次形成隧穿介电层206、第一硅材料层208与掩模层210。隧穿介电层206的材质例如是氧化硅。第一硅材料层208的材质例如是掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅，其形成方法例如是化学气相沉积法。掩模层210的材质例如是氮化硅，其形成方法例如是化学气相沉积法。

然后，请参照图2B，在掩模层210形成之后，进行光刻与蚀刻工艺以移除部分掩模层210。接着，以保留的掩模层210为蚀刻掩模，蚀刻第一硅材料层208、隧穿介电层206与部分的基底200，以分别在存储器单元区202的基底200中形成沟槽212a以及在周边电路区204的基底200中形成沟槽214a。接着，进行化学气相沉积工艺，以形成绝缘材料层(未示出)，此绝缘材料层填满沟槽212a和214a。绝缘材料的材质例如是氧化硅。之后移除沟槽212a以及沟槽214a以外的绝缘材料层，即可在存储器单元区202的基底200中形成多个沟槽隔离结构212b，并同时在周边电路区204的基底200中形成多个沟槽隔离结构214b。其中，存储器单元区202的沟槽隔离结构212b的图案密度大于周边电路区204的沟槽隔离结构214b的图案密度。

接着，请参照图2C，移除掩模层210，直至暴露出第一硅材料层208表面。移除掩模层210的方法例如是进行湿式蚀刻工艺以移除该掩模层。

随后，请参照图2D，在第一硅材料层208上形成第二硅材料层216，以填满存储器单元区202的沟槽隔离结构212b和周边电路区204的沟槽隔离结构214b间的间隙。第二硅材料层216的材质例如是掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。第二硅材料层216的形成方法包括选择性硅生长工艺。第二硅材料层216的形成方法例如是选择性外延法。外延硅将选择性地生长在具有硅的表面，且生长后的外延硅将具有与其下的硅材料(第一硅材料层208)同样的晶格取向(crystal orientation)。选择性硅生长工艺包括使用硅烷气体作为反应气体，并且以掩模层210为硅生长终止层。硅烷气体例如是硅甲烷、硅乙烷或硅丙烷。

接着，移除部分存储器单元区202的沟槽隔离结构212b和部分周边电路区204的沟槽隔离结构214b，使其表面低于第二硅半导体216表面。移除部分存储器单元区202的沟槽隔离结构212b和部分周边电路区204的沟槽隔离结构214b的方法例如是进行蚀刻工艺以移除这些沟槽隔离结构。

然后，请参照图2E，在该基底上形成栅间介电层218。栅间介电层218的材质例如是氧化硅/氮化硅/氧化硅。此栅间介电层218的形成方法例如是先以热氧化法形成底氧化硅层，接着，再利用化学气相沉积法形成氮化硅层，其后再在氮化硅层上形成顶氧化硅层。之后，在栅间介电层218上形成导体层220。

之后，请参照图2F，图案化该导体层220以形成控制栅极222，并且图案化第二硅材料层216与第一硅材料层208以形成多个浮置栅极224。后续完成存储器的工艺为现有技术中的技术人员所周知，在此不再赘述。

在本发明的存储器的制造方法中，由于采用选择性硅生长工艺形成第二硅材料层216，而无须经过多晶硅化学机械抛光工艺的平坦化处理，因此不会产生现有的多晶硅层厚度不均匀与浅碟效应的现象。

而且，移除部分沟槽隔离结构，使沟槽隔离结构的表面低于第二硅材料层116表面，可以使控制栅极222与浮置栅极224间的电容接触面积增加，因此也可提升存储器的栅间耦合系数(gate coupling ratios)，进而使得元件的操作电压降低。

此外，在上述实施例中，沟槽密集区是以存储器单元区为例做说明，而沟槽疏松区是以周边电路区为例做说明。当然，沟槽密集区与沟槽疏松区也可以同时是周边电路区或存储器单元区。而且，本发明的方法也可以应用于其他半导体元件的工艺中，通过采用选择性硅生长工艺形成填满沟槽之间的硅材料层，可以避免因化学机械抛光工艺所导致的沟槽密集区与沟槽疏松区的硅材料层厚度不均匀以及浅碟效应的问题。

综上所述，本发明的存储器的制造方法是采用选择性硅生长工艺形成硅材料层，而可以避免因使用化学机械抛光工艺所造成的浮置栅极厚度不均匀及浅碟效应的问题。

而且，移除部分隔离结构可以使控制栅极与浮置栅极间的电容接触面积增加，因此也可提升存储器的栅间耦合系数(gate coupling ratios)，进而使得元件的操作电压降低。

本发明的半导体元件的制造方法，采用选择性硅生长工艺形成填满沟槽之间的硅材料层，因此可以避免因化学机械抛光工艺所导致的沟槽密集区与沟槽疏松区的硅材料层厚度不均匀以及浅碟效应的问题。

虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许改动与润饰，因此本发明的保护范围当以权利要求所界定的为准。

Claims (23)

1.一种存储器的制造方法，包括：

提供基底；

在该基底上依次形成隧穿介电层、第一硅材料层与掩模层；

图案化该掩模层、该第一硅材料层、该隧穿介电层与该基底，而在该基底中形成多个沟槽；

形成多个隔离结构填满该多个沟槽；

移除该掩模层以暴露出该第一硅材料层；

进行选择性硅生长工艺，在该第一硅材料层上形成第二硅材料层，该第二硅材料层填满该多个隔离结构之间的间隙；

移除部分该多个隔离结构，使该多个隔离结构表面低于该第二硅材料层表面；

在该基底上形成栅间介电层；

在该栅间介电层上形成导体层；以及

图案化该导体层以形成控制栅极，并图案化该第二硅材料层与该第一硅材料层以形成多个浮置栅极。

2.如权利要求1所述的存储器的制造方法，其中该选择性硅生长工艺包括使用硅烷气体作为反应气体。

3.如权利要求2所述的存储器的制造方法，其中硅烷气体包括硅甲烷、硅乙烷或硅丙烷。

4.如权利要求1所述的存储器的制造方法，其中该选择性硅生长工艺以该掩模层作为硅生长终止层。

5.如权利要求1所述的存储器的制造方法，其中该选择性硅生长工艺包括外延工艺。

6.如权利要求1所述的存储器的制造方法，其中该第二硅材料层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。

7.如权利要求1所述的存储器的制造方法，其中该第一硅材料层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。

8.如权利要求1所述的存储器的制造方法，其中该第一硅材料层的形成方法包括化学气相沉积法。

9.如权利要求1所述的存储器的制造方法，其中该掩模层的材质包括氮化硅。

10.如权利要求1所述的存储器的制造方法，其中该隧穿介电层的材质包括氧化硅。

11.如权利要求1所述的存储器的制造方法，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅。

12.一种半导体元件的制造方法，包括：

提供基底，该基底具有沟槽密集区与沟槽疏松区；

在该沟槽密集区的基底中形成多个第一沟槽隔离结构，并同时在该沟槽疏松区的基底中形成多个第二沟槽隔离结构，且在该多个第一沟槽隔离结构之间以及该多个第二沟槽隔离结构之间的间隙依次形成第一硅材料层与掩模层；

移除该掩模层，暴露出该第一硅材料层；以及

进行选择性硅生长工艺，在该第一硅材料层上形成第二硅材料层，该第二硅材料层填满该多个第一沟槽隔离结构之间以及该多个第二沟槽隔离结构之间的间隙。

13.如权利要求12所述的半导体元件的制造方法，其中该掩模层的材质包括氮化硅。

14.如权利要求12所述的半导体元件的制造方法，进一步包括在该基底与该掩模层之间形成垫层。

15.如权利要求12所述的半导体元件的制造方法，其中该垫层的材质包括氧化硅。

16.如权利要求12所述的半导体元件的制造方法，其中该沟槽密集区与该沟槽疏松区分别包括存储器单元区与周边电路区。

17.如权利要求12所述的半导体元件的制造方法，其中该选择性硅生长工艺包括使用硅烷气体作为反应气体。

18.如权利要求17所述的半导体元件的制造方法，其中硅烷气体包括硅甲烷、硅乙烷或硅丙烷。

19.如权利要求12所述的半导体元件的制造方法，其中该选择性硅生长工艺以该掩模层作为硅生长终止层。

20.如权利要求12所述的半导体元件的制造方法，其中该选择性硅生长工艺包括外延工艺。

21.如权利要求12所述的半导体元件的制造方法，其中该第二硅材料层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。

22.如权利要求12所述的半导体元件的制造方法，其中该第一硅材料层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。

23.如权利要求12所述的半导体元件的制造方法，其中该第一硅材料层的形成方法包括化学气相沉积法。

Images