CN101207029A - 浮置栅极的制造方法及存储器的制造方法 - Google Patents
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Abstract
一种浮置栅极的制造方法。此方法包括提供已形成有多数个沟槽隔离结构的基底，且在这些沟槽隔离结构之间的基底上依序形成有第一硅半导体层与掩模层。移除部分沟槽隔离结构，使沟槽隔离结构的表面低于掩模层表面。随后，于掩模层的侧壁形成多数个间隙壁，其中间隙壁的材质与掩模层的材质具有不同的蚀刻选择性。移除掩模层以暴露出第一硅半导体层。进行选择性硅生长工艺，于第一硅半导体层上形成填满间隙壁之间的间隙的第二硅半导体层。移除间隙壁后，图案化第二硅半导体层与第一硅半导体层以形成多数个浮置栅极。
Description
技术领域
本发明是有关于一种存储器的制造方法，且特别是有关于一种浮置栅极的制造方法。
背景技术
存储器组件因具有可重复进行数据存入、读取及抹除等动作的特性，以及存入的数据在断电后仍续存的优点，故其已广为个人计算机和电子设备所采用。
典型的存储器组件乃堆栈式栅极结构，以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。浮置栅极处于浮置状态，无任何电路与之连接，浮置栅极与控制栅极间以栅极间介电层相隔，浮置栅极与基底以隧穿介电层相隔；而控制栅极则与字线相连接。
在目前存储器制造的许多工艺中，多晶硅化学机械研磨工艺(Poly-CMP)是广被应用于平坦化多晶硅层的技术。然而，多晶硅化学机械研磨工艺的磨除率实则与晶片上图案的尺寸及图案的密度相关。一般说来，存储器组件会包含记忆胞区和周边电路区。记忆胞区的图案密度大于周边电路区的图案密度。因此，进行多晶硅化学机械研磨工艺时，晶片上图案密度低的周边电路区容易造成过度抛光的情形，而导致周边电路区内的多晶硅层呈现下凹的现象，此即所谓的浅碟效应(Dishing Effect)。于是，在记忆胞区与周边电路区形成的多晶硅层，二者的厚度不均，使得整个晶片的表面平坦性不佳。多晶硅层厚度不均与晶片表面平坦性不佳的问题，对存储器组件的效能影响甚巨。甚者，在后续的工艺中，也容易因多晶硅层厚度不均，导致形成栅极结构后的光刻或蚀刻工艺产生问题，影响工艺的可靠度。
再者，耦合系数(Coupling Ratio)是决定存储器组件操作效能的重要性质之一。存储器组件的耦合系数越高，则所需的组件操作电压就越低。耦合系数与浮置栅极和控制栅极间的电容接触面积呈正相关的关系，亦即两者间电容接触面积越大，耦合系数亦越高。而使用酸液蚀刻工艺移除部分隔离结构是目前增加浮置栅极和控制栅极间的电容接触面积的常用方法。然而，进行酸液蚀刻工艺移除部分隔离结构的同时，隧穿介电层亦可能遭到破坏，而使得基底与控制栅极直接接触，导致漏电流现象的产生。
因此，本发明将针对多晶硅化学机械研磨工艺造成的问题、提升耦合系数与防止漏电流现象等方面提出改善之道。
发明内容
有鉴于此，本发明的目的就是在提供一种浮置栅极的制造方法，以改善因进行多晶硅化学机械研磨工艺所造成的多晶硅层厚度不均的现象，并且提升耦合系数与防止漏电流现象的产生。
本发明的另一目的就是在提供一种存储器的制造方法，以改善因进行多晶硅化学机械研磨工艺所造成的多晶硅层厚度不均的现象，并且提升耦合系数与防止漏电流现象的产生。
本发明提出一种浮置栅极的制造方法。此工艺包括下列步骤。首先提供基底，此基底中已形成有多数个沟槽隔离结构，且在沟槽隔离结构之间的基底上依序包括第一硅半导体层与掩模层。然后，移除部分隔离结构，使隔离结构的表面低于掩模层表面。接着，于掩模层的侧壁形成多数个间隙壁，其中间隙壁的材质与掩模层的材质具有不同的蚀刻选择性。随后，移除掩模层以暴露出第一硅半导体层。随后，进行选择性硅生长工艺，于第一硅半导体层上形成第二硅半导体层，第二硅半导体层填满间隙壁之间的间隙。接着，移除间隙壁。而后，图案化第二硅半导体层与第一硅半导体层以形成多数个浮置栅极。
依照本发明的较佳实施例所述的浮置栅极的制造方法，上述的间隙壁的材质包括氮氧化硅。
依照本发明的较佳实施例所述的浮置栅极的制造方法，上述的掩模层的材质包括氮化硅。
依照本发明的较佳实施例所述的浮置栅极的制造方法，上述的移除间隙壁的方法包括湿式蚀刻法。
依照本发明的较佳实施例所述的浮置栅极的制造方法，上述的移除间隙壁的步骤中，还包括移除间隙壁间的部分隔离结构，而于沟槽侧壁处形成突起结构。
依照本发明的较佳实施例所述的浮置栅极的制造方法，上述的选择性硅生长工艺包括使用硅烷气体作为反应气体。
依照本发明的较佳实施例所述的浮置栅极的制造方法，上述的硅烷气体包括硅甲烷、硅乙烷或硅丙烷。
依照本发明的较佳实施例所述的浮置栅极的制造方法，上述的选择性硅生长工艺包括外延工艺。
依照本发明的较佳实施例所述的浮置栅极的制造方法，上述的第二硅半导体层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。
依照本发明的较佳实施例所述的浮置栅极的制造方法，上述的第一硅半导体层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。
依照本发明的较佳实施例所述的浮置栅极的制造方法，上述的第一硅半导体层的形成方法包括化学气相沉积法。
本发明的浮置栅极制造方法采用选择性硅生长工艺形成多晶硅层，使得习知平坦化过程中因使用多晶硅化学机械研磨工艺造成的多晶硅层厚度不均及浅碟效应的问题获得改善。
此外，移除部分隔离结构可以使控制栅极与浮置栅极间的电容接触面积增加，因此，可提升存储器的耦合系数，进而使得组件的操作电压降低。
再者，由于进行移除间隙壁工艺的同时，会在沟槽隔离结构的顶部表面且靠近沟槽侧壁处形成一个突起结构。此突起结构使得控制栅极与硅基底隔离距离增大，因此可避免在控制栅极与硅基底之间产生漏电流。
本发明提出一种存储器的制造方法。此工艺包括下列步骤。首先提供基底，此基底包括记忆胞区与外围电路区。然后，于记忆胞区的基底中形成多数个第一沟槽隔离结构，并同时于外围电路区的基底中形成多数个第二沟槽隔离结构，且在第一沟槽隔离结构之间以及第二沟槽隔离结构之间的间隙依序形成介电层、第一硅半导体层与掩模层。接着，移除第一沟槽隔离结构以及第二沟槽隔离结构的一部分，使第一沟槽隔离结构以及第二沟槽隔离结构的表面低于掩模层表面。随后，于掩模层的侧壁形成多数个间隙壁，其中间隙壁的材质与掩模层的材质具有不同的蚀刻选择性。随后，移除掩模层，暴露出第一硅半导体表面。接着，进行选择性硅生长工艺，于第一硅半导体层上形成第二硅半导体层，第二硅半导体层填满间隙壁之间的间隙。随之，移除间隙壁。然后，于基底上形成栅极间介电层。之后，移除外围电路区上的栅极间介电层。再来，于基底上形成导体层，然后，图案化记忆胞区的导体层以形成控制栅极，并图案化第二硅半导体层与第一硅半导体层以形成多数个浮置栅极。
依照本发明的较佳实施例所述的存储器的制造方法，上述的间隙壁的材质包括氮氧化硅。
依照本发明的较佳实施例所述的存储器的制造方法，上述的掩模层的材质包括氮化硅。
依照本发明的较佳实施例所述的存储器的制造方法，上述的移除间隙壁的方法包括湿式蚀刻法。
依照本发明的较佳实施例所述的存储器的制造方法，上述的移除间隙壁的步骤中，还包括移除间隙壁之间的部分隔离结构，而于沟槽侧壁处形成突起结构。
依照本发明的较佳实施例所述的存储器的制造方法，上述的选择性硅生长工艺包括使用硅烷气体作为反应气体。
依照本发明的较佳实施例所述的存储器的制造方法，上述的硅烷气体包括硅甲烷、硅乙烷或硅丙烷。
依照本发明的较佳实施例所述的存储器的制造方法，上述的选择性硅生长工艺包括外延工艺。
依照本发明的较佳实施例所述的存储器的制造方法，上述的第二硅半导体层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。
依照本发明的较佳实施例所述的存储器的制造方法，上述的第一硅半导体层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。
依照本发明的较佳实施例所述的存储器的制造方法，上述的第一硅半导体层的形成方法包括化学气相沉积法。
依照本发明的较佳实施例所述的存储器的制造方法，上述的介电层的材质包括氧化硅。
依照本发明的较佳实施例所述的存储器的制造方法，上述的栅极间介电层的材质包括氧化硅/氮化硅/氧化硅。
本发明的存储器制造方法采用选择性硅生长工艺形成多晶硅层，使得习知平坦化过程中因使用多晶硅化学机械研磨工艺造成的多晶硅层侵蚀及浅碟效应的问题获得改善。
此外，移除部分隔离结构可以使得控制栅极与浮置栅极间的电容接触面积增加，因此，亦可提升耦合系数，进而使得组件的操作电压降低。
再者，由于进行移除间隙壁工艺的同时，会在沟槽隔离结构的顶部表面且靠近沟槽侧壁处形成一个突起结构。此突起结构使得控制栅极与硅基底隔离距离增大，因此可避免在控制栅极与硅基底之间产生漏电流。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A至图1H是依照本发明实施例所绘示的存储器制作方法的流程剖面示意图。
主要组件符号说明
200：基底
202：记忆胞区
204：外围电路区
206：介电层
208：第一硅半导体层
210：掩模层
212a、214a：沟槽
212b、214b：沟槽隔离结构
216：间隙壁
218：第二硅半导体层
220：突起结构
222：栅极间介电层
224a、224b：导体层
226：控制栅极
228：浮置栅极
具体实施方式
图1A至图1H是依照本发明实施例所绘示的存储器制作方法的流程剖面示意图。
首先，请参照图1A，提供基底200，此基底200例如是硅基底。基底200中例如是具有记忆胞区202与外围电路区204。然而，本发明并非限定于此。于此基底200上依序形成一层介电层206、一层第一硅半导体层208与一层掩模层210。介电层206的材质例如是氧化硅，其形成方法例如是热氧化法。第一硅半导体层208的材质例如是掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅，其形成方法例如是化学气相沉积法。掩模层210的材质例如是氮化硅，其形成方法例如是化学气相沉积法。
然后，请参照图1B，先进行光刻与蚀刻工艺以移除部分掩模层210。随后，以剩余的掩模层210为蚀刻掩模，蚀刻第一硅半导体层208、介电层206与部分基底200，以分别在记忆胞区202的基底200中形成多个沟槽212a并同时在外围电路区204的基底200中形成多个沟槽214a。接着，于此基底200上形成一层绝缘材料层填满沟槽212a与214a。然后移除部分绝缘材料层，以在记忆胞区202形成多数个沟槽隔离结构212b并同时在外围电路区204形成多数个沟槽隔离结构214b。绝缘材料层的材质例如是氧化硅。绝缘材料层的形成方法例如是化学气相沉积法。然后，移除部分绝缘材料层的方法例如是化学机械研磨法或回蚀刻法。在移除部分绝缘材料层的步骤中，例如是以掩模层210作为研磨终止层或蚀刻终止层。其中，在记忆胞区202中的多数个沟槽隔离结构212b的图案密度大于在外围电路区204中的多数个沟槽隔离结构214b的图案密度。
随后，请参照图1C，进行蚀刻工艺，移除部分记忆胞区202中的沟槽隔离结构212b和外围电路区204中的沟槽隔离结构214b，使其顶部表面低于掩模层210的顶部表面。
接着，请继续参照图1C，于掩模层210表面与沟槽隔离结构212b和214b的表面形成一层材料层(未绘示)。此材料层与掩模层210具有相异的蚀刻选择性。此材料层的材质例如是氮氧化硅，其形成方法例如是以四乙基氧硅烷(TEOS)为反应气体源的化学气相沉积法。然后，进行非等向性蚀刻(Anisotropic Etch)工艺，移除此材料层的大部分。残留于掩模层210侧壁的剩余材料层即形成间隙壁216。
随后，请参照图1D，移除掩模层210直至暴露出第一硅半导体层208表面。移除掩模层210的方法包括湿式蚀刻工艺，例如是以热磷酸作为蚀刻剂。
接着，请参照图1E，于裸露的第一硅半导体层208上形成一层第二硅半导体层218，且第二硅半导体层218填满间隙壁216间的间隙。第二硅半导体层218的材质例如是掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅，其形成方法例如是选择性硅生长工艺。其中，选择性硅生长工艺还包括外延工艺。选择性硅生长工艺所使用的反应气体例如是硅烷气体。
随后，请参照图1F，移除间隙壁216。移除间隙壁216的方法包括湿蚀刻工艺，例如是以氢氟酸作为蚀刻剂。此湿蚀刻工艺亦同时侵蚀未被间隙壁216覆盖的沟槽隔离结构212b与214b的顶部表面，以于沟槽隔离结构212b与214b的顶部表面靠近沟槽212a与214a侧壁处形成突起结构220。此突起结构220可使得后续形成的控制栅极与基底200之间的间隔距离增大，因此可避免控制栅极与硅基底之间的漏电流。接着，于第二硅半导体层218的表面及沟槽隔离结构212b与214b的顶部表面形成一层栅极间介电层222。栅极间介电层222的材质例如是氧化硅/氮化硅/氧化硅。氧化硅的形成方法例如为热氧化法与化学气相沉积法，而氮化硅的形成方法例如为化学气相沉积法。
然后，请参照图1G，移除外围电路区204上的栅极间介电层222。移除外围电路区204上的栅极间介电层222的方法例如是干式蚀刻工艺。接下来，于记忆胞区202的栅极间介电层222上以及外围电路区204的第二硅半导体层218上分别形成导体层224a与224b。
最后，请参照图1H，图案化记忆胞区202上的导体层224a以形成控制栅极226，并同时图案化记忆胞区202上的第一硅半导体层208与第二硅半导体层218以形成浮置栅极228。后续完成存储器的工艺为习知技术者所周知，在此不再赘述。
在本发明的存储器的制造方法中，由于采用选择性硅生长工艺形成第二硅半导体层218，而无须经过多晶硅化学机械研磨工艺的平坦化处理，因此，不会产生习知的多晶硅层厚度不均与浅碟效应的现象。
而且，移除部分沟槽隔离结构212b与214b，使沟槽隔离结构212b与214b的顶部表面低于第二硅半导体层218表面，可以使控制栅极226与浮置栅极228间的电容接触面积增加，因此亦可提升存储器的耦合系数，进而使得组件的操作电压降低。
此外，在本发明的存储器制造过程中，于沟槽隔离结构212b与214b的顶部表面且靠近沟槽212a与214a侧壁处会形成一个突起结构220。此突起结构220加大控制栅极226与基底200间的距离，可避免了基底200与控制栅极226的直接接触，因此避免了漏电流现象的产生。
综上所述，本发明的浮置栅极制造方法采用选择性硅生长工艺形成多晶硅层，使得习知平坦化过程中因使用多晶硅化学机械研磨工艺造成的多晶硅层厚度不均及浅碟效应的问题获得改善。
而且，藉由使控制栅极与浮置栅极间的电容接触面积增加，而可提升存储器的耦合系数，进而使得组件的操作电压降低。
再者，由于在沟槽隔离结构的顶部表面且靠近沟槽侧壁处形成一个突起结构，此突起结构使得控制栅极与硅基底隔离距离增大，因此免除了漏电流现象的产生。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
Claims (24)
1.一种浮置栅极的制造方法，包括：
提供基底，该基底中已形成有多数个沟槽隔离结构，且在该些沟槽隔离结构之间的该基底上依序包括第一硅半导体层与掩模层；
移除该些隔离结构的一部分，使该些隔离结构的表面低于该掩模层表面；
于该掩模层的侧壁形成多数个间隙壁，其中该些间隙壁的材质与该掩模层的材质具有不同的蚀刻选择性；
移除该掩模层以暴露出该第一硅半导体层；
进行一选择性硅生长工艺，于该第一硅半导体层上形成第二硅半导体层，该第二硅半导体层填满该些间隙壁之间的间隙；
移除该些间隙壁；以及
图案化该第二硅半导体层与该第一硅半导体层以形成多数个浮置栅极。
2.如权利要求1所述的浮置栅极的制造方法，其中该些间隙壁的材质包括氮氧化硅。
3.如权利要求1所述的浮置栅极的制造方法，其中该掩模层的材质包括氮化硅。
4.如权利要求1所述的浮置栅极的制造方法，其中移除该些间隙壁的方法包括湿式蚀刻法。
5.如权利要求1所述的浮置栅极的制造方法，其中移除该些间隙壁的步骤中，还包括移除该些间隙壁之间的部分该些隔离结构，而于该些沟槽侧壁处形成突起结构。
6.如权利要求1所述的浮置栅极的制造方法，其中该选择性硅生长工艺包括使用硅烷气体作为反应气体。
7.如权利要求6所述的浮置栅极的制造方法，其中硅烷气体包括硅甲烷、硅乙烷或硅丙烷。
8.如权利要求1所述的浮置栅极的制造方法，其中该选择性硅生长工艺包括外延工艺。
9.如权利要求1所述的浮置栅极的制造方法，其中该第二硅半导体层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。
10.如权利要求1所述的浮置栅极的制造方法，其中该第一硅半导体层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。
11.如权利要求1所述的浮置栅极的制造方法，其中该第一硅半导体层的形成方法包括化学气相沉积法。
12.一种存储器的制造方法，包括：
提供基底，该基底包括记忆胞区与外围电路区；
于该记忆胞区的该基底中形成多数个第一沟槽隔离结构，并同时于该外围电路区的该基底中形成多数个第二沟槽隔离结构，且在该些第一沟槽隔离结构之间以及该些第二沟槽隔离结构之间的间隙依序形成有介电层、第一硅半导体层与掩模层；
移除该些第一沟槽隔离结构以及该些第二沟槽隔离结构的一部分，使该些第一沟槽隔离结构以及该些第二沟槽隔离结构的表面低于该掩模层表面；
于该掩模层的侧壁形成多数个间隙壁，其中该些间隙壁的材质与该掩模层的材质具有不同的蚀刻选择性；
移除该些掩模层，暴露出该第一硅半导体表面；
进行选择性硅生长工艺，于该第一硅半导体层上形成第二硅半导体层，该第二硅半导体层填满该些间隙壁之间的间隙；以及
移除该间隙壁；
于该基底上形成栅极间介电层；
移除该外围电路区上的该栅极间介电层；
于该基底上形成导体层；以及
图案化该记忆胞区的该导体层以形成控制栅极，并图案化该第二硅半导体层与该第一硅半导体层以形成多数个浮置栅极。
13.如权利要求12所述的存储器的制造方法，其中该间隙壁的材质包括氮氧化硅。
14.如权利要求12所述的存储器的制造方法，其中该掩模层的材质包括氮化硅。
15.如权利要求12所述的存储器的制造方法，其中移除该间隙壁的方法包括湿式蚀刻法。
16.如权利要求12所述的存储器的制造方法，其中移除该些间隙壁的步骤中，还包括移除该些间隙壁之间的部分该些隔离结构，而于该些沟槽侧壁处形成突起结构。
17.如权利要求12所述的存储器的制造方法，其中该选择性硅生长工艺包括使用硅烷气体作为反应气体。
18.如权利要求17所述的存储器的制造方法，其中硅烷气体包括硅甲烷、硅乙烷或硅丙烷。
19.如权利要求12所述的存储器的制造方法，其中该选择性硅生长工艺包括外延工艺。
20.如权利要求12所述的存储器的制造方法，其中该第二硅半导体层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。
21.如权利要求12所述的存储器的制造方法，其中该第一硅半导体层的材质包括掺杂或未掺杂的单晶硅、掺杂或未掺杂的多晶硅。
22.如权利要求12所述的存储器的制造方法，其中该第一硅半导体层的形成方法包括化学气相沉积法。
23.如权利要求12所述的存储器的制造方法，其中该介电层的材质包括氧化硅。
24.如权利要求12所述的存储器的制造方法，其中该栅极间介电层的材质包括氧化硅/氮化硅/氧化硅。
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