CN113284898A - 半导体器件及其形成方法 - Google Patents

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Abstract

半导体器件包括半导体衬底，并且金属栅极对从半导体衬底向上延伸。第一沟道区域和第二沟道区域设置在金属栅极对的内侧壁之间。第一漏极区域和第二漏极区域分别设置在金属栅极对的内侧壁之间，并且分别设置在第一沟道区域和第二沟道区域正上方。第一源极区域和第二源极区域分别设置在第一沟道区域和第二沟道区域正下方的金属栅极对的内侧壁之间。电容器介电结构设置在第一源极区域和第二源极区域下方。底部电容器电极设置在电容器电介质下方。电容器介电结构将第一漏极区域和第二漏极区域与底部电容器电极分隔开。本申请的实施例还涉及形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
动态随机存取存储器(DRAM)是半导体存储器的一种类型。本质上，DRAM器件通常包括DRAM单元阵列，其中每个DRAM单元存储数据位。为了存储其位，每个DRAM单元包括电容器和存取晶体管。电容器具有耦接至固定电压(例如，接地)的电极，而另一电极耦接至该DRAM单元的存取晶体管。可以选择性启用存取晶体管，以便在写入操作期间可以将分别对应于不同数据状态的不同电荷量放置在电容器上。例如，在电容器上放置大电荷量对应于逻辑“1”，而在电容器上放置小电荷量(或从电容器去除电荷)可以对应于逻辑“0”。因为随着时间流逝电荷可以从DRAM的电容器“泄漏”，所以随着时间流逝需要通过将电荷水平重新写入电容器来定期“刷新”DRAM单元。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：半导体衬底；金属栅极对，从所述半导体衬底向上彼此平行延伸，并且具有彼此间隔开的内侧壁；第一沟道区域和第二沟道区域，设置在所述金属栅极对的所述内侧壁之间；第一漏极区域和第二漏极区域，分别设置在所述金属栅极对的所述内侧壁之间，并且分别设置在所述第一沟道区域和所述第二沟道区域正上方；第一源极区域和第二源极区域，分别设置在所述第一沟道区域和所述第二沟道区域正下方的所述金属栅极对的所述内侧壁之间，所述第一沟道区域和所述第二沟道区域将所述第一漏极区域和所述第二漏极区域与所述第一源极区域和所述第二源极区域分隔开；电容器介电结构，设置在所述金属栅极对的所述内侧壁之间，并且设置在所述第一源极区域和所述第二源极区域下方；以及底部电容器电极，设置在所述金属栅极对的所述内侧壁之间，并且设置在所述电容器介电结构下方，所述电容器介电结构将所述第一漏极区域和所述第二漏极区域与所述底部电容器电极分隔开。
本申请的另一些实施例提供了一种半导体器件，包括：半导体衬底；底部电容器电极，设置在所述半导体衬底上方；下部电容器介电结构，设置在所述底部电容器电极上方；第一下部源极区域和第二下部源极区域，设置在所述下部电容器介电结构上方并且彼此横向间隔开；下部沟道区域，设置在所述第一下部源极区域和所述第二下部源极区域正上方；第一下部漏极区域和第二下部漏极区域，位于所述下部沟道区域正上方，其中，所述下部沟道区域将所述第一下部漏极区域和所述第二下部漏极区域分别与所述第一下部源极区域和所述第二下部源极区域分隔开；栅极介电区域对，在通常垂直于所述半导体衬底的上表面并且彼此平行的方向上向上延伸，所述栅极介电区域对具有横向限制所述底部电容器电极的外边缘、横向限制所述第一下部源极区域和所述第二下部源极区域的外边缘、横向限制所述下部沟道区域的外边缘并且横向限制所述第一下部漏极区域和所述第二下部漏极区域的外边缘的内侧壁；以及金属栅极对，与所述栅极介电区域对平行向上延伸，其中，所述金属栅极对具有分别沿所述栅极介电区域对的外侧壁延伸的内侧壁。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：形成彼此堆叠并且堆叠在半导体衬底上方的多个存储器堆叠件，其中，每个存储器堆叠件包括导电层、位于所述导电层上方的电容器介电层、位于所述电容器介电层上方的下部牺牲层、沟道隔离层、位于所述沟道隔离层上方的上部牺牲层和位于所述上部牺牲层上方的上部隔离层；实施蚀刻以将所述存储器堆叠件图案化为存储器堆叠结构的多列，其中，沟槽将所述存储器堆叠结构的多列彼此分隔开；实施第一横向蚀刻以去除存储器堆叠结构的每列中的所述上部牺牲层的最外部分和所述下部牺牲层的最外部分，从而在所述存储器堆叠结构的列的侧壁中形成第一下部凹槽和第一上部凹槽；用导电材料填充所述存储器堆叠结构的列、所述第一下部凹槽和所述第一上部凹槽之间的所述沟槽；实施第二蚀刻以从所述存储器堆叠结构的列之间的所述沟槽中去除所述导电材料，而保留所述导电材料以在所述第一下部凹槽中建立下部导电区域并且在所述第一上部凹槽中建立上部导电区域；实施第二横向蚀刻以去除所述沟道隔离层的最外部分，以在每个存储器堆叠结构的所述下部导电区域和所述上部导电区域之间的所述存储器堆叠结构的列的外边缘中形成第二凹槽；以及在所述沟槽和所述第二凹槽中形成低泄漏沟道材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1描绘了DRAM单元的一些实施例的示意图。
图2A至图2D描绘了包括四个DRAM单元的DRAM存储器器件的部分的一些实施例的立体图。
图3A描绘了包括48个DRAM单元的DRAM器件的部分的一些实施例的立体图。
图3B描绘了包括与图3A的一些实施例一致的48个DRAM单元的DRAM器件的部分的示意图。
图4A至图4D示出了与图3A的各个实施例一致的沿剖切面A-A’的一系列截面图。
图5至图16描绘了共同描绘用于制成DRAM器件的制造流程的一系列截面图。
图17描绘了根据一些实施例的描绘制造流程的流程图。
具体实施方式
本发明提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和设置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语，以描述如所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
图1示出了动态随机存取存储器(DRAM)单元100的示例性示意图。DRAM单元100包括存取晶体管102和电容器104。电容器104具有耦接至固定电压(例如，接地)的电极106，而另一个电极108耦接至存取晶体管102。存取晶体管102的栅极(G)耦接至字线(WL)，其可以被选择性启用以选择性将位线(BL)耦接至电容器104。在写入操作期间，可以通过BL和存取晶体管102在电容器104上放置分别对应于不同数据状态的不同的电荷量。此外，在读取操作期间，通过断言字线WL并且监视BL上的电流或电压，可以读取在给定时间在电容器104上存在的电荷量，从而允许读取存储在DRAM单元中的数据状态。
例如，在一些实施例中，可以将大电荷量写入电容器104以表示逻辑“1”状态；或可以将小电荷量写入电容器104(和/或可以从电容器104剥离电荷)以表示逻辑“0”状态，但是在其它实施例中可以翻转电荷量和逻辑状态。因为随着时间流逝电荷可以从电容器104“泄漏”，并且这种泄漏可能降低存储在DRAM单元中的数据状态，所以随着时间流逝需要通过将预期电荷水平重新写入其电容器来定期“刷新”DRAM器件。
与许多其它类型的存储器相比，DRAM的一个优势是DRAM单元的面积可以较小，这允许将大量DRAM单元放置在存储器芯片上，从而实现密集的存储器密度。常规的DRAM单元可以通过在半导体衬底中蚀刻沟槽，用电介质内衬沟槽，以及在电介质上方形成导电电极以形成沟槽电容器来形成。通常，具有较深沟槽的DRAM往往具有较大的电容，从而使得可以在每个电容器中存储更多的电荷，这是有利的，因为它允许刷新操作之间更长的时间。但是，较深的沟槽也需要更多的时间来制造，并且与较浅的沟槽相比可能会变得稍宽，这意味着对于给定的技术节点，较深的沟槽的覆盖区也可能趋于更大。
此外，常规DRAM单元的可扩展性受到泄漏电流的限制。例如，因为存储在DRAM电容器中的电荷水平对应于存储在DRAM单元中的数据状态，所以来自DRAM电容器的更高的泄漏导致存储的电荷(以及因此的数据状态)更快地降低。此外，通过DRAM单元的存取晶体管的电流泄漏也可能导致比期望写入DRAM电容器的电荷少的电荷。在一些情况下，这种泄漏电荷可能影响DRAM阵列中的相邻DRAM电容器，从而可能破坏存储在这些DRAM电容器中的数据状态。无论如何，泄漏可以导致性能问题和/或数据保留问题，并且不太理想。
在本发明中，提供了各个三维DRAM单元。每个DRAM单元包括设置在半导体衬底上方的存取晶体管和DRAM电容器。存取晶体管包括在源极区域和漏极区域之间垂直间隔的沟道区域。用于DRAM单元的至少一些的沟道区域由低泄漏材料制成，并且允许多级集成方案以实现密集的DRAM存储。在一些实施例中，沟道区域包括氧化物半导体，诸如铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)等，其可以表现出极低泄漏电流(ION/IOFF>1013)。因此，由于低泄漏材料，所公开的三维DRAM单元提供了高数据保留的良好平衡，并且因为由DRAM单元的多级集成提供的小覆盖区，也提供了密集的数据存储。应该理解，虽然本文关于金属氧化物半导体场效应晶体管(MOSFET)形式的存取晶体管描述了实施例，但是其它类型的晶体管(诸如双极结型晶体管(BJT)、结型FET和/或finFET等)也被认为落入本发明的范围，以代替所示/描述的存取晶体管。
现在参考图2A，可以看到根据本发明的一些实施例的存储器器件200的部分。存储器器件200的所示部分包括彼此堆叠并且布置为包括四个DRAM单元(例如，第一DRAM单元202、第二DRAM单元204、第三DRAM单元206和第四DRAM单元208)的多个存储器堆叠件(例如，第一存储器堆叠件201和第二存储器堆叠件203)。每个DRAM单元通常具有与图1所示相同的示意图。应该理解，可以在所示的第一存储器堆叠件201和第二存储器堆叠件203上方“堆叠”额外的存储器堆叠件，以提供彼此堆叠的任何数量的DRAM单元。
特别地，图2A的存储器器件200包括彼此横向间隔开的第一DRAM单元202和第二DRAM单元204。第一DRAM单元202和第二DRAM单元204具有第一存取晶体管和第二存取晶体管(分别为210、212)以及第一数据存储电容器和第二数据存储电容器(分别为214、216)。第一存取晶体管210的第一栅电极耦接至第一字线(WL1)218，并且第二存取晶体管212的第二栅电极耦接至第二字线(WL2)220。存储器器件也包括堆叠在第一DRAM单元202上方的第三DRAM单元206和堆叠在第二DRAM单元204上方的第四DRAM单元208。第三DRAM单元206和第四DRAM单元208具有第三存取晶体管和第四存取晶体管(分别为222、226)以及第三数据存储电容器和第四数据存储电容器(分别为224、228)。第三存取晶体管222的第三栅电极耦接至第一字线(WL1)218。第四存取晶体管226的第四栅电极耦接至第二字线(WL2)220。
如图所示，存储器器件200的这些组件设置在通常沿平面231延伸的半导体衬底229上。半导体衬底302可以表现为单晶硅衬底、绝缘体上半导体(SOI)衬底或另一衬底；并且可以包括彼此堆叠的多个衬底和/或互连结构。沿第一方向228(例如，x方向)和第二方向230(例如，y方向)限定平面231，其中第一方向228垂直于第二方向230。
第一字线218和第二字线220在第三方向232(例如，z方向)上从半导体衬底的平面向上延伸。第三方向232垂直于第一方向228和第二方向230。在一些实施例中，第一字线218和第二字线220包括铜(Cu)和/或钨(W)等。在一些实施例中，第一字线218和第二字线220每个具有在其相应的内侧壁和外侧壁之间在第一方向228(例如，在x方向上)上垂直测量的在10nm和30nm之间范围的厚度。
用于DRAM单元的每个的存取晶体管包括源极/漏极区域对和垂直分隔用于给定DRAM单元的源极/漏极区域对的沟道区域。第一栅极介电层258和第二栅极介电层260分别设置在第一字线218和第二字线220的内侧壁上，以将第一字线和第二字线与源极/漏极区域和沟道区域分隔开。
因此，第一DRAM单元202包括第一源极区域234和第一漏极区域236；第二DRAM单元204包括第二源极区域238和第二漏极区域240；第三DRAM单元206包括第三源极区域242和第三漏极区域244；并且第四DRAM单元208包括第四源极区域246和第四漏极区域248。应该理解，本文所使用的“源极”和“漏极”的命名约定在某种程度上是任意的，并且这些术语在其它实施例中可以互换和/或可以可选地称为源极/漏极区域。在一些实施例中，源极/漏极区域包括钨(W)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、掺杂的半导体材料(例如，p掺杂的或n掺杂的硅)和/或其它CMOS接触金属。在一些实施例中，源极/漏极区域可以每个具有在第三方向232(例如，在z方向上)上测量在10nm和30nm之间范围的的厚度。
第一DRAM单元202也包括第一沟道区域250；第二DRAM单元204包括第二沟道区域252；第三DRAM单元206包括第三沟道区域254；并且第四DRAM单元208包括第四沟道区域256。第一沟道区域250和第二沟道区域252设置在半导体衬底229的上表面上方的如在第三方向232上测量的第一高度处，而第三沟道区域254和第四沟道区域256设置在半导体衬底229的上表面上方的如在第三方向上测量的第二高度处。第二高度大于第一高度。此外，在一些实施例中，第一沟道区域250、第二沟道区域252、第三沟道区域254和第四沟道区域256包括氧化物半导体材料，诸如铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)、铟锡氧化物(ITO)或另一氧化物半导体材料。在一些实施例中，沟道区域可以每个具有在第三方向232(例如，在z方向上)上测量的在5nm和30nm之间范围的厚度。
在一些实施例中，第一栅极介电层258和第二栅极介电层260从衬底229的上表面以基本恒定的厚度连续延伸至至少对应于第一字线和第二字线之间的最上部DRAM单元的高度。在一些实施例中，第一栅极介电层258和第二栅极介电层260包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化钛(TiO2)、锶钛氧化物(SrTiO3)或其它高k介电材料等。在一些实施例中，第一栅极介电层258和第二栅极介电层260通过原子层沉积形成，并且可以每个具有在第一方向228(例如，x方向)上测量的在1nm和3nm之间范围的厚度。
在一些实施例中，介电区域将沟道区域彼此横向分隔开。因此，在图2A中，第一氧化物区域262设置在半导体衬底229上方的第一高度处，并且布置在第一字线218和第二字线220的内侧壁中间，并且将第一沟道区域250和第二沟道区域252彼此分隔开。第二氧化物区域264设置在半导体衬底229上方的第二高度处，并且与第一氧化物区域262基本对准，并且将第三沟道区域254和第四沟道区域256彼此分隔开。在一些实施例中，介电区域可以包括二氧化硅(SiO2)，并且可以具有在第三方向232(例如，z方向)上测量的在5nm和30nm之间范围的厚度。
在一些实施例中，牺牲区域设置在氧化物区域之上和下方，并且在上方那里对准，并且将源极/漏极区域彼此横向分隔开。例如，第一牺牲区域266将第一源极区域234和第二源极区域238彼此横向分隔开。第二牺牲区域268将第一漏极区域236和第二漏极区域240彼此横向分隔开。第三牺牲区域270将第三源极区域242和第四源极区域246彼此横向分隔开。第四牺牲区域272将第三漏极区域244和第四漏极区域248彼此横向分隔开。在一些实施例中，牺牲区域266、268、270、272是介电材料，并且相对于第一氧化物区域262和第二氧化物区域264具有高的蚀刻选择性，并且例如包括氮化硅(Si3N4)、氮氧化硅(SiOxNy)或另一氮化物。牺牲区域可以每个具有在第三方向232(例如，在z方向上)上测量的在10nm和30nm之间范围的厚度。
关于每个DRAM单元中的数据存储电容器(例如，数据存储电容器214、216、224、228)，每个电容器包括对应于DRAM单元的存取晶体管的漏极的上部电容器电极和通过电容器介电结构与上部电容器电极垂直间隔开的下部电容器电极。因此，在图2A中，第一数据存储电容器214具有对应于第一源极234的第一上部电极和对应于第一导电区域274的第一下部电极，其中第一电容器电介质276将第一上部电极与第一导电区域274分隔开。第二数据存储电容器216具有对应于第二源极238的第二上部电极和对应于第一导电区域274的第二下部电极，其中第一电容器电介质276将第二上部电极与第一导电区域274分隔开。第一导电区域274耦接至DC电压，诸如接地或VSS。此外，第三数据存储电容器224具有对应于第三源极242的第三上部电极和对应于第二导电区域278的第三下部电极，其中第二电容器电介质280将第三上部电极与第二导电区域278分隔开。第四数据存储电容器228具有对应于第四源极246的第四上部电极和对应于第二导电区域278的第四下部电极，其中第二电容器电介质280将第四上部电极与第二导电区域278分隔开。第二导电区域278耦接至DC电压，诸如接地或VSS。在一些实施例中，第一导电区域274和第二导电区域278可以具有10nm至30nm的厚度，并且可以包括铜、钨等。
在一些实施例中，第一电容器电介质276和第二电容器电介质280包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化钛(TiO2)、锶钛氧化物(SrTiO3)或其它高k介电材料等。第一电容器电介质276和第二电容器电介质280可以每个具有在第三方向232(例如，z方向)上测量的在1nm和5nm之间范围的厚度。
介电隔离区域282、284、286彼此平行并且垂直于第一字线和第二字线延伸，以将DRAM单元彼此分隔开。在一些实施例中，介电隔离区域282、284、286包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化钛(TiO2)、锶钛氧化物(SrTiO3)或其它高k介电材料等。介电隔离区域282、284、286可以每个具有在5nm和30nm之间范围的厚度。
图2B示出了根据一些实施例的DRAM器件200的部分的另一实施例。与图2A相比，图2B的DRAM器件200具有在栅极电介质258、260的内侧壁之间连续并且完全延伸的沟道区域250/252和254/256。由于提供更好隔离的氧化物262和264的存在，图2A的实施例可以提供在相邻沟道区域之间具有更好隔离的一些优势，但是，由于图2B中连续沟道区域250/252和254/256的存在，图2B的实施例可以提供比图2A的实施例更有效的(例如，更少的复杂性和/或费用)。图2B中的沟道区域250/252和254/256可以包括氧化物半导体材料，诸如铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)、铟锡氧化物(ITO)或另一氧化物半导体材料。此外，图2B中的栅极电介质258、260在第一字线218和第二字线220的底面下面延伸，这在一些方面页可以使制造更有效率，并且在一些实施例中可以提供更好的隔离和/或更低的污染。
如图2C所示，在一些实施例中，源极区域、漏极区域和/或沟道区域可以具有圆形的内部边缘，其可能是例如由用于形成这些相应区域的横向蚀刻引起的。在图2C的实施例中，源极区域、漏极区域和/或沟道区域的圆形内部边缘基本彼此对准。如图2D所示，在一些实施例中，源极区域和漏极区域可以具有基本对准的圆形内部边缘，而沟道区域比源极区域和漏极区域深或浅，从而提供偏移。例如，当不同的蚀刻用于形成源极/漏极区域和沟道区域时，图2D中的这种情况可能出现，从而导致区域的不同深度。
图3A以三维立体图描绘了DRAM器件300的较大部分，而图3B示出了DRAM器件的对应示意图。图3A至图3B的DRAM器件300可以包括图2A至图2B中的存储器器件200的一些方面(反之亦然)；并且因此，以上关于图2A至图2B所解释的部件和/或参考标号也适用于图3A至图3B中的器件300。
通常，鉴于图2A和图2B每个描绘了布置为使得两个下部DRAM单元(例如，202、204)在两个相邻的字线(例如218、220)之间隔开并且两个上部DRAM单元(例如，206、208)布置在两个下部DRAM单元(例如，分别为202、204)上方的四个DRAM单元的“堆叠件”；图3A和图3B每个描绘了每个包括类似于图2A和/或图2B布置的八个DRAM单元的六个“双堆叠件”。因此，鉴于图2A和图2B中的“堆叠件”包括布置在两个相邻字线之间的四个DRAM单元(例如，并排并且堆叠成两层的2单元)，图3A和图3B中的“双堆叠件”每个包括在两个相邻字线之间的八个DRAM单元(例如，并排并且堆叠成四层的2单元)。导电位线(BL)在第二方向(例如，y方向)上连续延伸，以将相邻DRAM单元的漏极区域彼此耦接。因此，在图3A至图3B中，四个DRAM单元的第一双“堆叠件”布置在字线WL1-1和WL1-2之间，四个DRAM单元的第二“堆叠件”布置在字线WL1-3和WL1-4之间，四个DRAM单元的第三“堆叠件”布置在字线WL2-1和WL2-2之间，四个DRAM单元的第四“堆叠件”布置在字线WL2-3和WL2-4之间，四个DRAM单元的第五“堆叠件”布置在字线WL3-1和WL3-2之间，并且四个DRAM单元的第六“堆叠件”布置在字线WL4-3和WL4-4之间。通常，在所描绘的架构中，DRAM单元的数量可以“堆叠”得比所示的更高，以增大芯片上的存储器密度。为了清楚和一致，在适用的情况下，图2A至图2B的标记和命名约定已重新应用于图3A至图3B和图4A至图4B，但是将意识到，术语“第一”、“第二”、“第三”等仅是通用标识符，并且可以在各个实施例之间互换/调换，并且因此，这些术语本身并不表示特定的结构关系。例如，虽然本发明的附图可以描述为具有位于第一元件上方的第三元件(和/或第一元件右边的第二元件)，但是在其它实施例中，第一元件可以位于第三元件上方(和/或第二元件可以在第一元件的左边)等等。
图4A至图4D示出了沿如图3A所示的平面A-A’的各个实施例。在图4A至图4D的每个中，可以看到位线249在第四(左)漏极区域248-1和第四(右)漏极区域248-2之间连续延伸。在一些实施例中，位线249和漏极区域248-1、248-2是在耦接在一起的在源极/漏极区域之间连续延伸的单一材料主体，并且因此，位线249和漏极区域248-1、248-2可以包括钨(W)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、掺杂的半导体材料(例如，p掺杂的或n掺杂的硅)和/或其它CMOS接触金属。
在图4A至图4B中，第四沟道区域(左)256-1和第四沟道区域(右)256-2通过低k电介质400彼此间隔开，低k电介质400也将第四源极区域(左)246-1和第四源极区域(右)246-2彼此分隔开。在图4A中，第四沟道区域(左)256-1和第四沟道区域(右)256-2分别比第四源极区域(左)246-1和第四源极区域(右)246-2窄，当不同的蚀刻用于形成沟道区域和漏极时，这可能是由制造工艺引起的。因为它们之间更厚的低k电介质400，图4A的实施例可以在第四沟道区域(左)256-1和第四沟道区域(右)256-2之间提供改善的隔离。相反，在图4B中，第四沟道区域(左)256-1和第四沟道区域(右)256-2具有分别等于第四源极区域(左)246-1和第四源极区域(右)246-2的宽度，与图4A的实施例相比，其可以提供可能更低的隔离度，但是可以更可靠/一致地制造。更进一步，在图4C中，第四沟道区域256是在第四源极区域(左)246-1和第四源极区域(右)246-2之间的材料的连续主体，这提供了更少的隔离但也提供了进一步制造的容易性。最后，图4D提供了另一实施例，其中源极区域246也是连续的主体，其提供了进一步制造的容易性，但是其提供了比图4A至图4C的实施例更低的数据保持可靠性。
现在转至图5至图17，可以看到示出制造DRAM器件的方法的一系列截面图。
在图5中，在半导体衬底229上方沉积多个层。该层可以包括彼此堆叠的多个存储器堆叠件(例如，第一存储器堆叠件201、第二存储器堆叠件203)，其中每个存储器堆叠件包括导电区域502、位于导电区域上方的电容器介电层504、位于电容器介电层上方的下部牺牲层506、位于下部牺牲层506上方的沟道隔离层508、位于沟道隔离层264上方的上部牺牲层510和位于上部牺牲层510上方的上部隔离层512。在一些实施例中，最底部存储器堆叠件(例如，201)可选地通过介电隔离区域(见图2A至图2D，282)与半导体衬底229分隔开，介电隔离区域可以是独立层或可以包括在后段制程(BEOL)互连结构中，该互连结构包括多个介电层和水平布线层以及耦接至半导体衬底229中的半导体器件(例如，晶体管)的垂直通孔。
在图6中，在最上部存储器堆叠件(例如，203)上方图案化诸如光掩模的第一掩模602，并且在第一掩模602在适当位置的情况下实施湿蚀刻或干蚀刻。湿蚀刻或干蚀刻可以向下继续进行至衬底229。因此，在图6中，形成并且由沟槽604彼此分隔开的图案化的存储器堆叠结构的两列，但是应该理解，通常可以形成任何数量的存储器堆叠结构。每个图案化的存储器堆叠结构可以包括第一下部导电区域274、第一电容器电介质276、第一下部牺牲区域266、第一氧化物区域262、第一上部牺牲区域268和第一介电隔离区域284；以及第二下部导电区域278、第二电容器电介质280、第二下部牺牲区域270、第二氧化物区域264、第二上部牺牲区域272和第二介电隔离区域286。
在图7中，在第一掩模602仍在适当位置的情况下，实施诸如例如湿蚀刻的横向蚀刻以去除每个存储器堆叠结构中的牺牲区域的最外部分，并且形成第一凹槽702。在一些实施例中，横向蚀刻可以包括磷酸(例如，H3PO4)化学物质。因此，横向蚀刻可以选择性去除牺牲区域的最外部分，而在适当位置基本保留隔离层和堆叠件的其它层。
在图8中，沉积导电材料800以填充在存储器堆叠结构的图案化的列之间的沟槽中并且填充在第一凹槽中。在一些实施例中，导电材料800通过物理沉积工艺(诸如溅射、电镀、原子层沉积或物理汽相沉积)形成。在一些实施例中，导电材料800是金属，并且可以包括钨，因为钨的良好填充特性以及在不形成空隙的情况下填充小间隙的亲和力。
在图9中，对结构的上表面实施化学机械平坦化(CMP)操作，以去除导电材料800的在最上部隔离结构上方的最上部分。然后，在实施CMP操作之后，实施蚀刻以从存储器堆叠结构的列之间去除导电材料800，从而重新打开沟槽902。例如，在一些实施例中，在存储器堆叠结构上方图案化第二掩模，并且可以在第二掩模在适当位置的情况下实施蚀刻以促进导电材料800的去除。
在图10中，实施第二横向蚀刻以去除沟道隔离层的最外部分，从而在每个存储器堆叠件的下部导电区域和上部导电区域之间的存储器堆叠列的外边缘中形成第二凹槽1002。在一些实施例中，该蚀刻是湿蚀刻或干蚀刻，并且包括氟。
在图11中，沉积低泄漏沟道材料1100以填充在图10中形成的第二凹槽，并且填充存储器堆叠件的相邻列之间的沟槽。低泄漏沟道材料1100可以包括氧化物半导体材料，并且可以通过物理汽相沉积(例如，溅射、ALD、电镀)、化学汽相沉积或原子层沉积形成。在一些实施例中，低泄漏沟道材料1100包括铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)、铟锡氧化物(ITO)或另一氧化物半导体材料。在一些实施例中，沟道区域可以每个具有在5nm和30nm之间范围的厚度。
在图12中，实施蚀刻以去除低泄漏沟道区域1100的部分，以重新打开存储器堆叠件的相邻列之间的沟槽1202。在一些实施例中，该蚀刻包括CMP操作以去除低泄漏沟道材料的在存储器堆叠件上方的最上部分。然后，在CMP之后，可以形成第三光掩模，并且在第三光掩模在适当位置的情况下实施湿蚀刻或干蚀刻，以去除低泄漏沟道材料的部分，以重新打开存储器堆叠件的相邻列之间的沟槽1202，直至底部导电层和/或半导体衬底。
在图13中，在存储器堆叠区域的上表面上方、沿存储器堆叠区域的侧壁以及在存储器堆叠区域之间的半导体衬底的暴露的上表面上方形成高k栅极电介质1300。因此，高k栅极电介质1300可以是共形层，包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化钛(TiO2)、锶钛氧化物(SrTiO3)或其它高k介电材料等。在一些实施例中，栅极介电层通过原子层沉积形成，并且可以具有在1nm和3nm之间范围的厚度。
在图14中，实施CMP操作以从存储器堆叠件顶部上方去除高k栅极电介质。
在图15中，沉积导电字线材料1500(诸如金属)以填充在存储器堆叠结构的图案化的列之间的沟槽中，从而建立字线。在一些实施例中，导电字线材料1500通过物理沉积工艺(诸如溅射、电镀、原子层沉积或物理汽相沉积)形成。在一些实施例中，导电字线材料1500包括铜(Cu)、铝和/或钨(W)等。在一些实施例中，字线每个具有如在相邻存储器堆叠件的最近的外侧壁之间的法线上测量的厚度，其中厚度在10nm和30nm之间的范围。
在图16中，实施CMP操作以从存储器堆叠件顶部上方去除导电字线材料。通过去除导电字线材料，CMP操作也将导电字线彼此分隔开，从而使得导电字线218、220、221彼此隔离以在操作期间承载不同的字线信号。
图17示出了根据一些实施例的形成DRAM器件的方法1700。虽然本文将该方法和其它方法示出和描述为一系列步骤或事件，但是应该理解，本发明不限于所示的顺序或步骤。因此，在一些实施例中，可以以与所示不同的顺序实施步骤和/或可以同时实施步骤。此外，在一些实施例中，所示的步骤或事件可以细分为多个步骤或事件，其可以在不同的时间或与其它步骤或子步骤同时实施。在一些实施例中，可以省略一些示出的步骤或事件，并且可以包括其它未示出的步骤或事件。
在步骤1702中，在半导体衬底上方形成多个存储器堆叠件。每个存储器堆叠件包括导电层、位于导电层上方的电容器介电层、位于电容器介电层上方的下部牺牲层、沟道隔离层、位于沟道隔离层上方的上部牺牲层和位于上部牺牲层上方的上部隔离层。因此，步骤1702的一些实施例例如对应于图5。
在步骤1704中，实施湿蚀刻或干蚀刻以形成图案化的存储器堆叠结构的列。因此，步骤1704的一些实施例例如对应于图6。
在步骤1706中，实施第一横向蚀刻以去除每个存储器堆叠结构中的上部牺牲层和下部牺牲层的最外部分，从而在图案化的存储器堆叠结构的侧壁中形成凹槽702。因此，步骤1706的一些实施例例如对应于图7。
在步骤1708中，用导电材料填充存储器堆叠结构的图案化的列之间的沟槽。因此，步骤1708的一些实施例例如对应于图8。
在步骤1710中，实施第一化学机械平坦化(CMP)操作以去除导电材料的在最上部隔离结构上方的最上部分。然后实施第二蚀刻以去除存储器堆叠结构的列之间的导电材料。因此，步骤1710的一些实施例例如对应于图9。
在步骤1712中，实施第二横向蚀刻以去除沟道隔离层的最外部分，从而在每个存储器堆叠件的下部导电区域和上部导电区域之间的存储器堆叠列的外边缘中形成凹槽。因此，步骤1712的一些实施例例如对应于图10。
在步骤1714中，形成低泄漏沟道材料以填充在步骤1712中形成的凹槽，并且以填充存储器堆叠件的相邻列之间的沟槽。因此，步骤1714的一些实施例例如对应于图11。
在步骤1716中，实施第三蚀刻以去除低泄漏沟道区域以重新打开存储器堆叠件的相邻列之间的沟槽。因此，步骤1716的一些实施例例如对应于图12。
在步骤1718中，在存储器堆叠区域的上表面上方、沿存储器堆叠区域的侧壁以及在半导体衬底的在存储器堆叠区域之间的暴露的上表面上方形成高k栅极电介质。因此，步骤1718的一些实施例例如对应于图13。
在步骤1720中，实施第二CMP操作以从存储器堆叠件的顶部上方去除高k电介质。因此，步骤1720的一些实施例例如对应于图14。
在步骤1722中，形成导电字线材料以填充在存储器堆叠结构的图案化的列之间的沟槽中，从而建立字线前体。因此，步骤1722的一些实施例例如对应于图15。
在步骤1724中，实施第二CMP操作以从存储器堆叠件的顶部上方去除导电字线材料，从而在存储器堆叠列之间形成不同的或有区别的字线。因此，步骤1724的一些实施例例如对应于图16。
因此，一些实施例涉及半导体器件。半导体器件包括半导体衬底，并且金属栅极对从半导体衬底向上彼此平行延伸。并且金属栅极具有彼此间隔开的内侧壁。第一沟道区域和第二沟道区域设置在金属栅极对的内侧壁之间。第一漏极区域和第二漏极区域分别设置在金属栅极对的内侧壁之间，并且分别设置在第一沟道区域和第二沟道区域正上方。第一源极区域和第二源极区域分别设置在第一沟道区域和第二沟道区域正下方的金属栅极对的内侧壁之间。第一沟道区域和第二沟道区域将第一漏极区域和第二漏极区域与第一源极区域和第二源极区域分隔开。电容器介电结构设置在金属栅极对的内侧壁之间，并且设置在第一源极区域和第二源极区域下方。底部电容器电极设置在金属栅极对的内侧壁之间，并且设置在电容器介电结构下方。电容器介电结构将第一漏极区域和第二漏极区域与底部电容器电极分隔开。
在一些实施例中，半导体器件还包括：氧化物区域，位于所述半导体衬底上方和所述金属栅极对的所述内侧壁之间，其中，所述氧化物区域位于所述金属栅极对的所述内侧壁中间，并且将所述第一沟道区域和所述第二沟道区域彼此分隔开。在一些实施例中，所述第一沟道区域和第二沟道区域包括铟镓锌氧化物(IGZO)。在一些实施例中，所述电容器介电结构在所述第一源极区域和所述第二源极区域下面从所述第一源极区域的外边缘连续延伸至所述第二源极区域的外边缘。在一些实施例中，所述底部电容器电极在所述电容器介电结构下面从所述第一源极区域的外边缘连续延伸至所述第二源极区域的外边缘。在一些实施例中，所述第一漏极区域和所述第二漏极区域分别耦接至第一位线和第二位线，其中，所述第一位线和所述第二位线配置为施加对应于不同数据状态的不同偏压；并且其中，所述底部电容器电极耦接至接地线。
一些实施例涉及半导体器件。半导体器件包括半导体衬底，并且底部电容器电极设置在半导体衬底上方。下部电容器介电结构设置在底部电容器电极上方。第一下部源极区域和第二下部源极区域设置在下部电容器介电结构上方并且彼此横向间隔开。下部沟道区域设置在第一下部源极区域和第二下部源极区域正上方。第一下部漏极区域和第二下部漏极区域设置在下部沟道区域正上方，其中，下部沟道区域将第一下部漏极区域和第二下部漏极区域分别与第一下部源极区域和第二下部源极区域分隔开。栅极介电区域对在通常垂直于半导体衬底的上表面并且彼此平行的方向上向上延伸。栅极介电区域对具有横向限制底部电容器电极的外边缘、横向限制第一下部源极区域和第二下部源极区域的外边缘、横向限制下部沟道区域的外边缘并且横向限制第一下部漏极区域和第二下部漏极区域的外边缘的内侧壁。金属栅极对与栅极介电区域对平行向上延伸。金属栅极对具有分别沿栅极介电区域对的外侧壁延伸的内侧壁。
在一些实施例中，半导体器件还包括：上部电容器电极，设置在所述第一下部漏极区域和所述第二下部漏极区域上方并且在所述金属栅极对之间横向延伸；上部电容器介电结构，设置在所述上部电容器电极上方并且在所述金属栅极对之间横向延伸；第一上部源极区域和第二上部源极区域，设置在所述上部电容器介电结构上方并且在所述金属栅极对的所述内侧壁之间横向延伸；上部沟道区域，设置在所述第一上部源极区域和所述第二上部源极区域正上方，并且在所述金属栅极对的所述内侧壁之间横向延伸；以及第一上部漏极区域和第二上部漏极区域，分别设置在所述上部沟道区域正上方，并且在所述金属栅极对的所述内侧壁之间横向延伸。在一些实施例中，所述栅极介电区域对从所述底部电容器电极连续至所述第一上部漏极区域和所述第二上部漏极区域连续。在一些实施例中，所述下部沟道区域包括从所述栅极介电区域对中的第一个的内侧壁连续延伸至所述栅极介电区域对中的第二个的内侧壁的氧化物半导体材料的主体。在一些实施例中，所述下部沟道区域包括：第一下部沟道区域和第二下部沟道区域，分别设置在所述第一下部源极区域和所述第二下部源极区域正上方；以及下部氧化物区域，设置在所述金属栅极对的所述内侧壁中间，并且将所述第一下部沟道区域和所述第二下部沟道区域彼此分隔开；并且其中，所述上部沟道区域包括：第一上部沟道区域和第二上部沟道区域，分别设置在所述第一上部源极区域和所述第二上部源极区域正上方；以及上部氧化物区域，设置在所述金属栅极对的所述内侧壁中间，并且将所述第一上部沟道区域和所述第二上部沟道区域彼此分隔开。在一些实施例中，所述第一下部源极区域和所述第二下部源极区域包括圆形的内部源极边缘，所述第一下部沟道区域和所述第二下部沟道区域包括圆形的内部沟道边缘，并且所述第一下部漏极区域和所述第二下部漏极区域包括圆形的内部漏极边缘。在一些实施例中，所述圆形的内部沟道边缘与所述第一下部漏极区域和所述第二下部漏极区域的圆形内部漏极边缘以及所述第一下部源极区域和所述第二下部源极区域的圆形内部源极边缘基本对准。在一些实施例中，所述圆形的内部沟道边缘从所述第一下部漏极区域和所述第二下部漏极区域的圆形内部漏极边缘偏移，并且同样从所述第一下部源极区域和所述第二下部源极区域的圆形内部漏极边缘偏移。
一些实施例涉及方法。在方法中，多个存储器堆叠件形成为彼此堆叠并且堆叠在半导体衬底上方。每个存储器堆叠件包括导电层、位于导电层上方的电容器介电层、位于电容器介电层上方的下部牺牲层、沟道隔离层、位于沟道隔离层上方的上部牺牲层和位于上部牺牲层上方的上部隔离层。实施蚀刻以将存储器堆叠件图案化为存储器堆叠结构的多列，其中，沟槽将存储器堆叠结构的多列彼此分隔开。实施第一横向蚀刻以去除存储器堆叠结构的每列中的上部牺牲层的最外部分和下部牺牲层的最外部分，从而在存储器堆叠结构的列的侧壁中形成第一下部凹槽和第一上部凹槽。用导电材料填充存储器堆叠结构的列、第一下部凹槽和第一上部凹槽之间的沟槽。实施第二蚀刻以从存储器堆叠结构的列之间的沟槽中去除导电材料，而保留导电材料以在第一下部凹槽中建立下部导电区域并且在第一上部凹槽中建立上部导电区域。实施第二横向蚀刻以去除沟道隔离层的最外部分，以在每个存储器堆叠结构的下部导电区域和上部导电区域之间的存储器堆叠结构的列的外边缘中形成第二凹槽。在沟槽和第二凹槽中形成低泄漏沟道材料。
在一些实施例中，方法还包括：实施第三蚀刻以去除所述低泄漏沟道材料以重新打开所述存储器堆叠结构的相邻列之间的所述沟槽，而在所述第二凹槽中保留所述低泄漏沟道材料。在一些实施例中，方法还包括：在所述存储器堆叠结构的列的上表面上方、沿所述存储器堆叠结构的列的侧壁以及在所述存储器堆叠结构的列之间的所述半导体衬底的暴露的上表面上方形成高k栅极介电材料。在一些实施例中，方法还包括：在已经形成所述高k栅极介电材料之后，形成导电字线材料以填充在所述存储器堆叠结构的列之间的所述沟槽中。在一些实施例中，方法还包括：实施化学机械平坦化操作以从所述存储器堆叠结构的列的顶部上方去除所述导电字线材料，以及从而在所述存储器堆叠结构的列之间的所述沟槽中形成不同的或有区别的字线。在一些实施例中，所述低泄漏沟道材料包括铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)或铟锡氧化物(ITO)。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
金属栅极对，从所述半导体衬底向上彼此平行延伸，并且具有彼此间隔开的内侧壁；
第一沟道区域和第二沟道区域，设置在所述金属栅极对的所述内侧壁之间；
第一漏极区域和第二漏极区域，分别设置在所述金属栅极对的所述内侧壁之间，并且分别设置在所述第一沟道区域和所述第二沟道区域正上方；
第一源极区域和第二源极区域，分别设置在所述第一沟道区域和所述第二沟道区域正下方的所述金属栅极对的所述内侧壁之间，所述第一沟道区域和所述第二沟道区域将所述第一漏极区域和所述第二漏极区域与所述第一源极区域和所述第二源极区域分隔开；
电容器介电结构，设置在所述金属栅极对的所述内侧壁之间，并且设置在所述第一源极区域和所述第二源极区域下方；以及
底部电容器电极，设置在所述金属栅极对的所述内侧壁之间，并且设置在所述电容器介电结构下方，所述电容器介电结构将所述第一漏极区域和所述第二漏极区域与所述底部电容器电极分隔开。
2.根据权利要求1所述的半导体器件，还包括：
氧化物区域，位于所述半导体衬底上方和所述金属栅极对的所述内侧壁之间，其中，所述氧化物区域位于所述金属栅极对的所述内侧壁中间，并且将所述第一沟道区域和所述第二沟道区域彼此分隔开。
3.根据权利要求1所述的半导体器件，其中，所述第一沟道区域和第二沟道区域包括铟镓锌氧化物(IGZO)。
4.根据权利要求1所述的半导体器件，其中，所述电容器介电结构在所述第一源极区域和所述第二源极区域下面从所述第一源极区域的外边缘连续延伸至所述第二源极区域的外边缘。
5.根据权利要求1所述的半导体器件，其中，所述底部电容器电极在所述电容器介电结构下面从所述第一源极区域的外边缘连续延伸至所述第二源极区域的外边缘。
6.根据权利要求1所述的半导体器件，其中，所述第一漏极区域和所述第二漏极区域分别耦接至第一位线和第二位线，其中，所述第一位线和所述第二位线配置为施加对应于不同数据状态的不同偏压；并且其中，所述底部电容器电极耦接至接地线。
7.一种半导体器件，包括：
半导体衬底；
底部电容器电极，设置在所述半导体衬底上方；
下部电容器介电结构，设置在所述底部电容器电极上方；
第一下部源极区域和第二下部源极区域，设置在所述下部电容器介电结构上方并且彼此横向间隔开；
下部沟道区域，设置在所述第一下部源极区域和所述第二下部源极区域正上方；
第一下部漏极区域和第二下部漏极区域，位于所述下部沟道区域正上方，其中，所述下部沟道区域将所述第一下部漏极区域和所述第二下部漏极区域分别与所述第一下部源极区域和所述第二下部源极区域分隔开；
栅极介电区域对，在通常垂直于所述半导体衬底的上表面并且彼此平行的方向上向上延伸，所述栅极介电区域对具有横向限制所述底部电容器电极的外边缘、横向限制所述第一下部源极区域和所述第二下部源极区域的外边缘、横向限制所述下部沟道区域的外边缘并且横向限制所述第一下部漏极区域和所述第二下部漏极区域的外边缘的内侧壁；以及
金属栅极对，与所述栅极介电区域对平行向上延伸，其中，所述金属栅极对具有分别沿所述栅极介电区域对的外侧壁延伸的内侧壁。
8.根据权利要求7所述的半导体器件，还包括：
上部电容器电极，设置在所述第一下部漏极区域和所述第二下部漏极区域上方并且在所述金属栅极对之间横向延伸；
上部电容器介电结构，设置在所述上部电容器电极上方并且在所述金属栅极对之间横向延伸；
第一上部源极区域和第二上部源极区域，设置在所述上部电容器介电结构上方并且在所述金属栅极对的所述内侧壁之间横向延伸；
上部沟道区域，设置在所述第一上部源极区域和所述第二上部源极区域正上方，并且在所述金属栅极对的所述内侧壁之间横向延伸；以及
第一上部漏极区域和第二上部漏极区域，分别设置在所述上部沟道区域正上方，并且在所述金属栅极对的所述内侧壁之间横向延伸。
9.根据权利要求8所述的半导体器件，其中，所述栅极介电区域对从所述底部电容器电极连续至所述第一上部漏极区域和所述第二上部漏极区域连续。
10.一种形成半导体器件的方法，包括：
形成彼此堆叠并且堆叠在半导体衬底上方的多个存储器堆叠件，其中，每个存储器堆叠件包括导电层、位于所述导电层上方的电容器介电层、位于所述电容器介电层上方的下部牺牲层、沟道隔离层、位于所述沟道隔离层上方的上部牺牲层和位于所述上部牺牲层上方的上部隔离层；
实施蚀刻以将所述存储器堆叠件图案化为存储器堆叠结构的多列，其中，沟槽将所述存储器堆叠结构的多列彼此分隔开；
实施第一横向蚀刻以去除存储器堆叠结构的每列中的所述上部牺牲层的最外部分和所述下部牺牲层的最外部分，从而在所述存储器堆叠结构的列的侧壁中形成第一下部凹槽和第一上部凹槽；
用导电材料填充所述存储器堆叠结构的列、所述第一下部凹槽和所述第一上部凹槽之间的所述沟槽；
实施第二蚀刻以从所述存储器堆叠结构的列之间的所述沟槽中去除所述导电材料，而保留所述导电材料以在所述第一下部凹槽中建立下部导电区域并且在所述第一上部凹槽中建立上部导电区域；
实施第二横向蚀刻以去除所述沟道隔离层的最外部分，以在每个存储器堆叠结构的所述下部导电区域和所述上部导电区域之间的所述存储器堆叠结构的列的外边缘中形成第二凹槽；以及
在所述沟槽和所述第二凹槽中形成低泄漏沟道材料。
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